EP0676068A1 - Data integrity check in buffered data transmission - Google Patents

Data integrity check in buffered data transmission

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Publication number
EP0676068A1
EP0676068A1 EP94902778A EP94902778A EP0676068A1 EP 0676068 A1 EP0676068 A1 EP 0676068A1 EP 94902778 A EP94902778 A EP 94902778A EP 94902778 A EP94902778 A EP 94902778A EP 0676068 A1 EP0676068 A1 EP 0676068A1
Authority
EP
European Patent Office
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memory
data
read
code
code generator
Prior art date
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Ceased
Application number
EP94902778A
Other languages
German (de)
French (fr)
Inventor
Gilles Gervais
Ingemar Holm
Helmut Kohler
Thomas Köhler
Norbert Schumacher
Gerhard Zilles
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of EP0676068A1 publication Critical patent/EP0676068A1/en
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled

Definitions

  • the invention relates to a device and a method for checking the data read into a pass memory and provided with check bits with a checker according to the preamble of the first claim.
  • a data transfer between two data buses using a buffer memory makes sense if the two buses work asynchronously, i.e. if they are clocked by different clock signals.
  • the buffer memory used in this type of data transmission is a so-called FIFO (First-In-First-Out) - or pass-through memory, in which the data is written on one bus and from which it is read out on the other bus after a short time.
  • FIFO First-In-First-Out
  • parity or check bits have previously been stored with the read data. After reading out the data, the parity or check bits are used to check the correctness of the data and to correct it if necessary.
  • EP-A-0 463 210 Another solution is known from European Patent Application No. EP-A-0 463 210 (IBM). Described here is a method with which the individual bits of the address of the cells in the memory, in which the data are stored, are logically combined with some of the bits of the read data in accordance with an exclusive OR function. When reading out the data, the logically linked bits are logically linked again with the bits of the cell address in accordance with an exclusive OR function and the Data parity checked. A parity mismatch indicates an error in memory.
  • the invention is therefore based on the object of specifying a device and a method which checks the function of the address logic and the memory.
  • This object is achieved in that a different code is generated for the same address line the next time the print run memory is run through.
  • the use of different codes on each pass has the advantage that the address generation mechanism and the write enable line of the pass memory are checked.
  • the code generation method is to be selected so that memory addresses whose spacing is divisible by 2 receive different codes.
  • the logic gates are exclusive-OR gates and the first and second code generators are counters.
  • the object is further achieved by a method for checking the data read into a pass memory with one or more address lines and provided with parity bits, which comprises the following steps: a) Linking the data to be read in with a code generated by a first code generator according to a first logic function;
  • the first and second code generators generate consecutive binary numbers, and the individual bits of the binary number are each linked to one of the memory input and output lines according to the first and second logic functions, respectively.
  • the logic functions are preferably exclusive OR functions. The data is checked for parity.
  • Fig. 3 shows an example of written and read data
  • Fig. 4 shows the count after each cycle.
  • the overview in Fig. 1 shows the basic structure of the buffer memory with a test mechanism according to the invention.
  • the arrangement consists of a memory array 50, a load register 40, which is connected to the memory array 50 via lines 45, an output register 90, which is connected to the memory array 50 via lines 75, and the address logic 60, which the signals WRITE_RELEASE, WRITE_ADDRESSES and READ_ADDRESSES generated and thus controls write and read operations of the memory array 50.
  • the memory array 50 has four lines in the preferred embodiment, each of which can store 8 double words.
  • the data to be stored in the memory array 50 consist of 64 data bits and 8 test bits. Therefore, the memory array can provide 50 space for up to 32 data units (64 data bits and 8 test bits).
  • a receive register 10 is connected to a data bus 5 and receives data from the data bus 5 which are to be stored in the memory array 50.
  • the reception register 10 is connected to the charging register 40 via lines 25 and 35, respectively.
  • a parity checker 100 At the output of the output register 90 is a parity checker 100, which checks the bits output on a bus 95 for the correct parity and generates an error signal if the parity is incorrect.
  • the overview picture in FIG. 1 furthermore has two code generators 20, 80, of which the first 20 is linked to four of the lines 25 by means of exclusive OR gates 30a-30d.
  • the second code generator is connected to four of the lines 55, which correspond to the four lines 25 logically linked to the first code generator 20, by means of exclusive OR gates 70a-70d.
  • the code generators 20 and 80 are linked to the lines 25 and 55, respectively, which carry the fourth, fifth, sixth and seventh test bits DATA_EIN_P (4 ... 7) and DATA_AUS_P * (4 ... 7).
  • the code generators 20 and 80 could, however, be connected to any of the lines 25 and 55, irrespective of whether they are test bits or transmit data bits as long as the second code generator 80 is linked to lines 55 corresponding to lines 25 with which the first code generator 20 is logically linked.
  • the two code generators 20 and 80 are constructed from ordinary 4-bit counters, which have an initial value of B'0000 'and an end value of B'1000', as shown in FIG. 2.
  • the value in the counter is increased by 1 in each cycle until the end value of B'1000 'is reached in the eighth cycle. After that, i.e. in the ninth cycle, the counter starts again with the initial value B'0000 '.
  • the data consist of the following data bits DATA_EIN (0 ... 63): H'01 01 01 01 00 01 00 00 * (hexadecimal representation) and the following check bits DATA_EIN_P (0 ... 7): B'OOOOlOll '(binary representation). They are read into the receive register 10 by the data bus 5.
  • the first code generator 20 has the value B'0001 'C (0 ... 3). This value is combined with the fourth to seventh bit of the test bits DATA_EIN_P (4 ... 7) of the data in accordance with an exclusive-OR operation and the changed data is written into the load register 40.
  • the data bits A_D (0 ... 63) and the first four check bits A_P (0..3) have unchanged values, ie data bits A_D (0 ... 63) are equal to the data bits DATA_EIN which have arrived from bus 5 (0 ... 63) and check bits A_P (0 ... 3) are the same as the check bits DATA_EIN_P (0 ... 3) arrived from bus 5, whereas the last four check bits A_P (4 ... 7) now have the value B'1010 ', as shown in Fig. 3.
  • the WRITE_RELEASE Signal brought up to put the memory array 50 into the write mode, so that the data from the load register 40 are written into the memory cells addressed by means of the write address. Since this data is the first data to be written into the memory array 50, it is written into the first memory cells (address B'00000 ').
  • the memory array 50 only has space for 32 data. Therefore, after data has been written into the last memory cells (address B'llll ') of the memory array 50, the subsequent data are written into the first memory locations (address B'0000 "), provided that the data previously stored in these memory locations has already been read out In practice, the data are constantly read in and read out, and so it happens only in exceptional cases that a memory array 50 is fully occupied.
  • the address of the data to be read out is generated by the address logic 60 and passed to the memory array 50 as READ_ADDRESS.
  • the addressed data appear at the output connections of the memory array 50 and are transferred to the output register 90 via the lines 55 and 75.
  • Four bits of the data, the fourth, fifth, sixth and seventh check bits DATA_AUS_P * (4 ... 7), are linked to the value of the second code generator 80 using the exclusive-OR gates 70a-70c in accordance with an exclusive-OR function .
  • the value C (0 ... 3) of the second code generator 80 is B'0001 '. This is the same value as the four check bits
  • DATEN_EIN_P (4 ... 7) when reading into the memory array 50 were linked in accordance with an exclusive OR function. Therefore, as long as the data has been written correctly and into the correct memory cells, its original values are restored by the second logic operation according to an exclusive-OR function in the exclusive-OR gates 70a-70d. This recovery is also shown in Fig. 3. Each time the data is read from the memory array 50, the counter value of the second code generator is increased by 1 and the data is read from the memory locations with the next highest address.
  • the parity checker 100 checks the data in the output register 90 for the correct parity. In the example shown in FIG. 3, the data had an odd parity when reading in the data. After logically combining the data in the exclusive-OR gates 30a-30d and restoring the data in the exclusive-OR gates 70a-70d, the data to be written in the receiving register 10 should have the same parity as the read-out data in the output register 90. If this is not the case, an error has occurred in the buffer memory 50 and a remedial action can be taken.
  • the detection of an error when writing the data into the memory array 50 can also be explained with reference to FIGS. 3 and 4. It is assumed here that the correct data are written into the memory cells at the address B'0000 'in the first write cycle. As described above, this data is read out in the first read cycle without an error message. After 31 further write cycles, the next data arriving on bus 5 must be written back into the memory cells at address B'0000 '.
  • the fourth, fifth, sixth and seventh test bits DATA_EIN_P (4 ... 7) are linked to one another with the value of the first code generator 20 in accordance with an exclusive OR function. In the 33rd cycle, however, the meter reading not the value of B'0001 'as in the first cycle, but the value of B'0110' as shown in FIG. 4.
  • this new data logically linked with the value BOllO ', does not enter the memory cells of the memory array 50 at the address B. '0000 1 can be registered. Instead, the old data logically linked with the value B'0001 'is retained in these memory cells.
  • the second code generator 80 has a counter reading of B'0110 '. This value is logically combined with the old data logically linked with the value B'0001 'in the exclusive-OR gates 70a-70d in accordance with an exclusive-OR function and forwarded to the output register 90.
  • the parity checker 100 checks the parity of this incorrectly logically linked data and reports an error because the parity of the data is no longer correct. Corrective actions can then be taken to restore data integrity.

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Abstract

A process and device are disclosed for checking data provided with parity bits and read into a buffer memory by means of a parity checker (100). The device has a first counter (20) connected with some of the memory input lines (25) by exclusive OR gates (30a-d) and a second counter (80) connected to the memory output lines (55) which correspond to the memory input lines (25) by means of exclusive OR gates (70a-d) between the parity checker (100) and the memory (50). Both the first (20) and the second (80) counters generate continuous binary values. The process comprises the following steps: linking the read data with a value generated by the first counter (20) by an exclusive OR operation; writing the logically linked data into the memory (50); reading the logically linked data out of the memory (50); logically linking the read-out logically linked data to a value generated by the second counter (80) by an exclusive OR operation; and checking the read-out data for parity in the parity checker (100). The invention is useful in a buffer memory (50) between two asynchronously timed busses.

Description

B E S C H R E I B U N G DESCRIPTION
NACHPRÜFUNG DER DATENINTEGRITÄT BEI GEPUFFERTER DATENÜBERTRAGUNGVERIFICATION OF DATA INTEGRITY WHEN BUFFERED DATA TRANSFER
Die Erfindung betrifft eine Vorrichtung und ein Verfahren zum Nachprüfen der in einen Durchlaufspeicher eingelesenen, mit Prüfbits versehenen Daten mit einem Prüfer gemäß dem Oberbegriff des ersten Anspruchs.The invention relates to a device and a method for checking the data read into a pass memory and provided with check bits with a checker according to the preamble of the first claim.
Eine Datenübertragung zwischen zwei Datenbussen mittels eines Pufferspeichers ist dann sinnvoll, wenn die beiden Busse asynchron arbeiten, d.h. wenn sie durch verschiedene Taktsignale getaktet werden. Der bei dieser,Art Datenübertragung verwendete Pufferspeicher ist ein sogenannter FIFO (First-In-First-Out)- oder DurchlaufSpeicher, in den die Daten auf dem einem Bus eingeschrieben werden und aus dem sie nach kurzer Zeit auf dem anderen Bus ausgelesen werden. Durch Benutzung dieses Pufferspeichers können sich die zwei unterschiedlichen Taktsignale nicht gegenseitig beeinflussen.A data transfer between two data buses using a buffer memory makes sense if the two buses work asynchronously, i.e. if they are clocked by different clock signals. The buffer memory used in this type of data transmission is a so-called FIFO (First-In-First-Out) - or pass-through memory, in which the data is written on one bus and from which it is read out on the other bus after a short time. By using this buffer memory, the two different clock signals cannot influence each other.
Es ist bereits bekannt, festzustellen, ob die Daten in den Pufferspeicher vollständig, am richtigen Platz und in der rich¬ tigen Reihenfolge eingelesen worden sind. Hierzu wurden bisher Paritäts- oder Prüfbits mit den eingelesen Daten mitgespeichert. Die Paritäts- oder Prüfbits werden nach Auslesen der Daten verwendet, um die Richtigkeit der Daten nachzuprüfen und um sie, falls nötig, zu korrigieren.It is already known to determine whether the data have been read into the buffer memory completely, in the correct place and in the correct order. For this purpose, parity or check bits have previously been stored with the read data. After reading out the data, the parity or check bits are used to check the correctness of the data and to correct it if necessary.
Eine andere Lösung ist aus der europäischen Patentanmeldung Nr. EP-A-0 463 210 (IBM) bekannt. Beschrieben ist hier ein Verfahren, mit dem die einzelnen Bits der Adresse der Zellen im Speicher, worin die Daten abgespeichert werden, mit einigen der Bits der eingelesenen Daten gemäß einer Exklusiv-ODER-Funktion logisch verknüpft werden. Beim Auslesen der Daten werden die logisch verknüpften Bits wieder mit den Bits der Zellenadresse gemäß einer Exklusiv-ODER-Funktion logisch verknüpft und die Parität der Daten überprüft. Eine Unstimmigkeit in der Parität zeigt einen Fehler im Speicher an.Another solution is known from European Patent Application No. EP-A-0 463 210 (IBM). Described here is a method with which the individual bits of the address of the cells in the memory, in which the data are stored, are logically combined with some of the bits of the read data in accordance with an exclusive OR function. When reading out the data, the logically linked bits are logically linked again with the bits of the cell address in accordance with an exclusive OR function and the Data parity checked. A parity mismatch indicates an error in memory.
Diese Verfahren haben den Nachteil, daß nur geprüft wird, ob die Zellen im Speicher richtig arbeiten: Es wird nicht geprüft, ob die Daten in die richtigen Speicherzellen eingeschrieben wurden oder aus den richtigen Speicherzellen ausgelesen wurden. Es könnte ja sein, daß die Adreßlogik, die die Adressen der Spei¬ cherzellen erzeugt, unrichtige Adressen erzeugt hat oder daß die Schreibfreigabeleitung zwischen der Adreßlogik und dem Speicherarray defekt ist. Solche Fehler schaden der Integrität der Daten, indem unrichtige Daten mit korrekten Paritäts- oder Prüf its ohne Kenntnis, weder des Benutzers noch des Systems aus dem Pufferspeicher ausgelesen werden.The disadvantage of these methods is that only a check is made as to whether the cells in the memory are working correctly: it is not checked whether the data have been written into the correct memory cells or have been read from the correct memory cells. It could be that the address logic that generates the addresses of the memory cells has generated incorrect addresses or that the write enable line between the address logic and the memory array is defective. Such errors damage the integrity of the data by reading out incorrect data from the buffer memory with the correct parity or check data without knowledge of either the user or the system.
Der Erfindung liegt somit die Aufgabe zugrunde, eine Vorrichtung und ein Verfahren anzugeben, die die Funktion der Adreßlogik und des Speichers überprüft.The invention is therefore based on the object of specifying a device and a method which checks the function of the address logic and the memory.
Diese Aufgabe wird dadurch gelöst, daß ein unterschiedlicher Code für die gleiche Adreßzeile beim folgenden Durchlauf des DrucklaufSpeichers generiert wird. Die Verwendung von unterschiedlichen Codes bei jedem Durchlauf hat den Vorteil, daß der Adreßerzeugungsmechanismus und der Schreibfreigabeleitung des DurchlaufSpeichers einer Prüfung unterzogen werden. In einer Ausführungsform ist das Codegenerierungsverfahren so zu wählen, daß Speicheradressen, deren Abstand durch 2 teilbar sind, verschiedene Codes erhalten.This object is achieved in that a different code is generated for the same address line the next time the print run memory is run through. The use of different codes on each pass has the advantage that the address generation mechanism and the write enable line of the pass memory are checked. In one embodiment, the code generation method is to be selected so that memory addresses whose spacing is divisible by 2 receive different codes.
In einer bevorzugten Ausführungsform sind die logischen Gatter Exklusiv-ODER-Gatter und der erste und der zweite Codegenerator Zähler.In a preferred embodiment, the logic gates are exclusive-OR gates and the first and second code generators are counters.
Die Aufgabe wird weiterhin durch ein Verfahren zum Nachprüfen der in einen Durchlaufspeicher mit einem oder mehreren Adreßzeilen eingelesenen, mit Paritätsbits versehenen, Daten gelöst, das die folgenden Schritte aufweist: a) Verknüpfen der einzulesenen Daten mit einem von einem ersten Codegenerator generierten Code gemäß einer ersten logischen Funktion;The object is further achieved by a method for checking the data read into a pass memory with one or more address lines and provided with parity bits, which comprises the following steps: a) Linking the data to be read in with a code generated by a first code generator according to a first logic function;
b) Einlesen der logisch verknüpften Daten in den Speicher;b) reading the logically linked data into the memory;
c) Auslesen der logisch verknüpften Daten aus dem Speicher;c) reading the logically linked data from the memory;
d) Verknüpfen der ausgelesenen, logisch verknüpften Daten mit einem von einem zweiten Codegenerator generierten Code, der mit dem von dem ersten Codegenerator erzeugten Code gemäß einer zweiten logischen Funktion abgestimmt wird;d) Linking the read, logically linked data with a code generated by a second code generator, which is coordinated with the code generated by the first code generator according to a second logic function;
e) Prüfen der ausgelesen Daten nach einem Prüfcode, wobei ein unterschiedlicher Code für die gleiche Adreßzeile beim folgenden Durchlauf des DurchlaufSpeichers generiert wird.e) Checking the data read out according to a check code, a different code being generated for the same address line during the subsequent run through the run-through memory.
In der bevorzugten Ausführungsform generieren der erste und der zweite Codegenerator fortlaufende binäre Zahlen, und die einzelnen Bits der binären Zahl werden jeweils mit einer der Speicherein- beziehungsweise Speicherausgangsleitungen gemäß der ersten beziehungsweise zweiten logischen Funktion verknüpft. Die logischen Funktionen sind vorzugsweise Exklusiv-ODER-Funktionen. Die Daten werden hinsichtlich ihrer Parität geprüft.In the preferred embodiment, the first and second code generators generate consecutive binary numbers, and the individual bits of the binary number are each linked to one of the memory input and output lines according to the first and second logic functions, respectively. The logic functions are preferably exclusive OR functions. The data is checked for parity.
Die Erfindung wird nachfolgend anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Im einzelnen zeigen:The invention is explained in more detail below with reference to an embodiment shown in the drawing. In detail show:
Fig. 1 ein Übersichtsbild des Pufferspeichers mit Prüfmechanismus,1 is an overview of the buffer memory with a test mechanism,
Fig. 2 die möglichen Zahlstände des Codegenerators,2 shows the possible payment statuses of the code generator,
Fig. 3 ein Beispiel von eingeschriebenen und ausgelesenen Daten undFig. 3 shows an example of written and read data and
Fig. 4 den Zählerstand nach jedem Zyklus. Das Übersichtsbild in Fig. 1 zeigt den prinzipiellen Aufbau des Pufferspeichers mit Prüfmechanismus gemäß der Erfindung. Die Anordnung besteht aus einem Speicherarray 50, einem Laderegister 40, das mit dem Speicherarray 50 über Leitungen 45 verbunden ist, einem Ausgangsregister 90, das mit dem Speicherarray 50 über Leitungen 75 verbunden ist, und der Adreßlogik 60, welche die Signale SCHREIB_FREIGABE, SCHREIB_ADRESSEN und LESE_ADRESSEN erzeugt und damit Schreib- und Lesevorgänge des Speicherarrays 50 steuert.Fig. 4 shows the count after each cycle. The overview in Fig. 1 shows the basic structure of the buffer memory with a test mechanism according to the invention. The arrangement consists of a memory array 50, a load register 40, which is connected to the memory array 50 via lines 45, an output register 90, which is connected to the memory array 50 via lines 75, and the address logic 60, which the signals WRITE_RELEASE, WRITE_ADDRESSES and READ_ADDRESSES generated and thus controls write and read operations of the memory array 50.
Das Speicherarray 50 hat in der bevorzugten Ausführungsform vier Zeilen, die je 8 Doppelwörter speichern können. Die in dem Speicherarray 50 abzuspeichernden Daten bestehen aus 64 Datenbits und 8 Prüf its. Deshalb kann das Speicherarray 50 Platz für bis zu 32 Dateneinheiten (64 Datenbits und 8 Prüfbits) bereitstellen.The memory array 50 has four lines in the preferred embodiment, each of which can store 8 double words. The data to be stored in the memory array 50 consist of 64 data bits and 8 test bits. Therefore, the memory array can provide 50 space for up to 32 data units (64 data bits and 8 test bits).
Ein Empfangsregister 10 ist mit einem Datenbus 5 verbunden und nimmt vom Datenbus 5 Daten auf, die in das Speicherarray 50 einzuspeichern sind. Das Empfangsregister 10 ist mit dem Ladere¬ gister 40 über Leitungen 25 bzw. 35 verbunden. Am Ausgang des Ausgangsregisters 90 ist ein Paritätsprüfer 100, der die auf einem Bus 95 ausgegeben Bits hinsichtlich der richtigen Parität prüft und ein Fehlersignal erzeugt, falls die Parität unrichtig ist.A receive register 10 is connected to a data bus 5 and receives data from the data bus 5 which are to be stored in the memory array 50. The reception register 10 is connected to the charging register 40 via lines 25 and 35, respectively. At the output of the output register 90 is a parity checker 100, which checks the bits output on a bus 95 for the correct parity and generates an error signal if the parity is incorrect.
Das Übersichtsbild in Fig. 1 weist weiterhin zwei Codegeneratoren 20, 80 auf, von denen der erste 20 mit vier von den Leitungen 25 mittels Exklusiv-ODER-Gatter 30a-30d verknüpft ist. Der zweite Codegenerator ist mit vier von den Leitungen 55, die den vier mit dem ersten Codegenerator 20 logisch verknüpften Leitungen 25 entsprechen, mittels Exklusiv-ODER-Gatter 70a-70d verbunden. In dem dargestellten Ausführungsbeispiel sind die Codegeneratoren 20 bzw 80 mit den Leitungen 25 bzw 55 verknüpft, die die vierten, fünften, sechsten und siebten Prüfbits DATA_EIN_P(4...7) bzw. DATA_AUS_P*(4...7) tragen. Die Codegeneratoren 20 und 80 könnten aber mit beliebigen der Lei¬ tungen 25 und 55 verbunden sein, gleichgültig ob sie Prüfbits oder Datenbits übertragen, solange der zweite Codegenerator 80 mit den Leitungen 55 verknüpft ist, die den Leitungen 25 entsprechen, mit denen der erste Codegenerator 20 logisch verknüpft ist.The overview picture in FIG. 1 furthermore has two code generators 20, 80, of which the first 20 is linked to four of the lines 25 by means of exclusive OR gates 30a-30d. The second code generator is connected to four of the lines 55, which correspond to the four lines 25 logically linked to the first code generator 20, by means of exclusive OR gates 70a-70d. In the exemplary embodiment shown, the code generators 20 and 80 are linked to the lines 25 and 55, respectively, which carry the fourth, fifth, sixth and seventh test bits DATA_EIN_P (4 ... 7) and DATA_AUS_P * (4 ... 7). The code generators 20 and 80 could, however, be connected to any of the lines 25 and 55, irrespective of whether they are test bits or transmit data bits as long as the second code generator 80 is linked to lines 55 corresponding to lines 25 with which the first code generator 20 is logically linked.
Die zwei Codegeneratoren 20 und 80 sind aus gewöhnlichen 4-Bit- Zählern aufgebaut, die einen Anfangswert von B'0000' und einen Endwert von B'1000' haben, wie in Fig. 2 dargestellt ist. Der Wert im Zähler wird in jedem Zyklus um 1 erhöht, bis der Endwert von B'1000' im achten Zyklus erreicht wird. Danach, d.h. im neunten Zyklus, beginnt der Zähler wieder mit dem Anfangswert B'0000'.The two code generators 20 and 80 are constructed from ordinary 4-bit counters, which have an initial value of B'0000 'and an end value of B'1000', as shown in FIG. 2. The value in the counter is increased by 1 in each cycle until the end value of B'1000 'is reached in the eighth cycle. After that, i.e. in the ninth cycle, the counter starts again with the initial value B'0000 '.
Die Wirkungsweise der Erfindung wird jetzt anhand der Figuren 3 und 4 beschreiben. Es wird angenommen, daß eine Leseoperation jedesmal nach einer Schreiboperation bei der gleichen Speicher¬ stelle ausgeführt werden muß. Es ist nicht erlaubt, Daten in die gleiche Speicherstelle zweimal, ohne eine Zwischenleseoperation, einzuschreiben.The mode of operation of the invention will now be described with reference to FIGS. 3 and 4. It is assumed that a read operation must be carried out every time after a write operation at the same memory location. It is not allowed to write data to the same memory location twice without an intermediate read operation.
Fig. 3 zeigt die Anfangsbedingung für das Einlesen von Daten in das Speicherarray 50. In diesem Beispiel bestehen die Daten aus den folgenden Datenbits DATA_EIN(0...63) : H'01 01 01 01 00 01 00 00* (hexadezimale Darstellung) und den folgenden Prüfbits DATA_EIN_P(0...7) : B'OOOOlOll' (binäre Darstellung) . Sie werden vom Datenbus 5 in das Empfangsregister 10 eingelesen. Im ersten Zyklus danach hat der erste Codegenerator 20 den Wert B'0001' C(0...3). Dieser Wert wird mit dem vierten bis siebten Bit der Prüfbits DATA_EIN_P(4...7) der Daten gemäß einer Exklusiv-ODER- Operation verknüpft und die geänderten Daten in das Laderegister 40 eingeschrieben. Im Laderegister 40 haben die Datenbits A_D(0...63) und die ersten vier Prüfbits A_P(0..3) ungeänderte Werte, d.h. Datenbits A_D (0....63) sind gleich den vom Bus 5 angekommenen, Datenbits DATA_EIN (0...63) und Prüfbits A_P (0...3) sind gleich den vom Bus 5 angekommenen Prüfbits DATA_EIN_P(0...3) , wohingegen die letzten vier Prüfbits A_P(4...7) jetzt den Wert B'1010' haben, wie in Fig. 3 dargestellt ist. Im nächsten Zyklus wird das SCHREIB_FREIGABE Signal hoch gebracht, um das Speicherarray 50 in den Schreibmodus zu setzen, damit die Daten aus dem Laderegister 40 in die, mittels Schreibadresse, adressierten Speicherzellen eingeschrieben werden. Da diese Daten die ersten Daten sind, die in das Speicherarray 50 einzuschreiben sind, werden sie in die ersten Speicherzellen (Adresse B'00000') eingeschrieben.3 shows the initial condition for reading data into the memory array 50. In this example, the data consist of the following data bits DATA_EIN (0 ... 63): H'01 01 01 01 00 01 00 00 * (hexadecimal representation) and the following check bits DATA_EIN_P (0 ... 7): B'OOOOlOll '(binary representation). They are read into the receive register 10 by the data bus 5. In the first cycle thereafter, the first code generator 20 has the value B'0001 'C (0 ... 3). This value is combined with the fourth to seventh bit of the test bits DATA_EIN_P (4 ... 7) of the data in accordance with an exclusive-OR operation and the changed data is written into the load register 40. In the load register 40, the data bits A_D (0 ... 63) and the first four check bits A_P (0..3) have unchanged values, ie data bits A_D (0 ... 63) are equal to the data bits DATA_EIN which have arrived from bus 5 (0 ... 63) and check bits A_P (0 ... 3) are the same as the check bits DATA_EIN_P (0 ... 3) arrived from bus 5, whereas the last four check bits A_P (4 ... 7) now have the value B'1010 ', as shown in Fig. 3. In the next cycle, the WRITE_RELEASE Signal brought up to put the memory array 50 into the write mode, so that the data from the load register 40 are written into the memory cells addressed by means of the write address. Since this data is the first data to be written into the memory array 50, it is written into the first memory cells (address B'00000 ').
Beim Einschreiben der nächsten, am Bus 5 angekommenen Daten wird der Zählerwert um 1 erhöht, so daß die vier Prüfbits DATA_EIN_P(4...7) der nächsten Daten jetzt mit dem Wert B'0010' gemäß einer Exklusiv-ODER-Funktion verknüpft werden. Diese nächsten Daten werden in die Speicherzellen des Speicherarrays 50 an der Adresse B'00001' eingeschrieben. Dieses Verfahren wird für alle am Bus 5 ankommenden Daten wiederholt, wobei der Zählerwert vom Codegenerator 20 und *die Adresse, unter welcher die Daten einzuschreiben sind, jedes Mal um 1 erhöht werden, wie in Fig. 4 dargestellt ist.When the next data arriving on bus 5 is written in, the counter value is increased by 1, so that the four check bits DATA_EIN_P (4 ... 7) of the next data are now linked with the value B'0010 'in accordance with an exclusive OR function . This next data is written into the memory cells of the memory array 50 at the address B'00001 '. This process is repeated for all data arriving on the bus 5, the counter value from the code generator 20 and * the address at which the data are to be written being increased by 1 each time, as shown in FIG. 4.
In dem dargestellten Beispiel hat das Speicherarray 50 nur Platz für 32 Daten. Deswegen, nachdem Daten in die letzten Speicher¬ zellen (Adresse B'llll') des Speicherarrays 50 eingeschrieben wurden, werden die darauffolgenden Daten in die ersten Speicherstellen (Adresse B'0000") eingeschrieben, sofern die früher in diesen Speicherstellen abgespeicherten Daten schon ausgelesen wurden. In der Praxis werden die Daten ständig ein- und ausgelesen und so kommt es nur in Ausnahmefällen vor, daß ein Speicherarray 50 voll belegt ist.In the example shown, the memory array 50 only has space for 32 data. Therefore, after data has been written into the last memory cells (address B'llll ') of the memory array 50, the subsequent data are written into the first memory locations (address B'0000 "), provided that the data previously stored in these memory locations has already been read out In practice, the data are constantly read in and read out, and so it happens only in exceptional cases that a memory array 50 is fully occupied.
Um die Daten aus den Speicherzellen im Speicherarray 50 auszulesen, wird die Adresse der auszulesenden Daten durch die Adreßlogik 60 erzeugt und an das Speicherarray 50 als LESE_ADRESSE geleitet. Die angesprochenen Daten erscheinen an den Ausgangsanschlußen des Speicherarrays 50 und werden über die Leitungen 55 und 75 an das Ausgangsregister 90 übertragen. Vier Bits der Daten, die vierten, fünften, sechsten und siebten Prüfbits DATA_AUS_P*(4...7) , werden mittels der Exklusiv-ODER- Gatter 70a-70c gemäß einer Exklusiv-ODER-Funktion mit dem Wert des zweiten Codegenerators 80 verknüpft. Beim Auslesen der ersten Daten aus den durch Adresse B'00000* angezeigten Speicherzellen im Speicherarray 50 ist der Wert C(0...3) des zweiten Codegenerators 80 gleich B'0001'. Dieser ist der gleiche Wert mit dem die vier PrüfbitsIn order to read the data from the memory cells in the memory array 50, the address of the data to be read out is generated by the address logic 60 and passed to the memory array 50 as READ_ADDRESS. The addressed data appear at the output connections of the memory array 50 and are transferred to the output register 90 via the lines 55 and 75. Four bits of the data, the fourth, fifth, sixth and seventh check bits DATA_AUS_P * (4 ... 7), are linked to the value of the second code generator 80 using the exclusive-OR gates 70a-70c in accordance with an exclusive-OR function . When reading out the first data from the memory cells 50 indicated by address B'00000 * in the memory array 50, the value C (0 ... 3) of the second code generator 80 is B'0001 '. This is the same value as the four check bits
DATEN_EIN_P(4...7) beim Einlesen in das Speicherarray 50 gemäß einer Exklusiv-ODER-Funktion verknüpft wurden. Deswegen, solange die Daten korrekt und in die richtigen Speicherzellen eingeschrieben wurden, werden ihre ursprünglichen Werte durch die zweite logische Verknüpfung gemäß einer Exklusiv-ODER- Funktion in den Exklusiv-ODER-Gattern 70a-70d wiederhergestellt. Diese Wiederherstellung ist ebenfalls in Fig. 3 dargestellt. Bei jedem Auslesen der Daten aus dem Speicherarray 50 wird der Zählerwert des zweiten Codegenerators um 1 erhöht und die Daten aus den Speicherstellen mit der nächsthöhen Adresse ausgelesen.DATEN_EIN_P (4 ... 7) when reading into the memory array 50 were linked in accordance with an exclusive OR function. Therefore, as long as the data has been written correctly and into the correct memory cells, its original values are restored by the second logic operation according to an exclusive-OR function in the exclusive-OR gates 70a-70d. This recovery is also shown in Fig. 3. Each time the data is read from the memory array 50, the counter value of the second code generator is increased by 1 and the data is read from the memory locations with the next highest address.
Der Paritätsprüfer 100 prüft die Daten im Ausgangsregister 90 auf die richtige Parität. In dem in Fig. 3 dargestellten Beispiel hatten die Daten eine ungerade Parität beim Einlesen der Daten. Nach logischer Verknüpfung der Daten in den Exklusiv- ODER-Gattern 30a-30d und Wiederherstellung der Daten in den Exklusiv-ODER-Gattern 70a-70d sollen die einzuschreibenden Daten des Empfangsregisters 10 die gleiche Parität haben wie die ausgelesenen Daten des Ausgangsregisters 90. Wenn dies nicht der Fall ist, ist ein Fehler im Pufferspeicher 50 aufgetreten und eine Fehlerbeseitigungsmaßnahme kann ausgeführt werden.The parity checker 100 checks the data in the output register 90 for the correct parity. In the example shown in FIG. 3, the data had an odd parity when reading in the data. After logically combining the data in the exclusive-OR gates 30a-30d and restoring the data in the exclusive-OR gates 70a-70d, the data to be written in the receiving register 10 should have the same parity as the read-out data in the output register 90. If this is not the case, an error has occurred in the buffer memory 50 and a remedial action can be taken.
Die Erkennung eines Fehlers beim Einschreiben der Daten in den Speicherarray 50 kann auch anhand Fig. 3 und Fig. 4 erläutert werden. Es wird hier angenommen, daß die richtigen Daten im ersten Schreibzyklus in die Speicherzellen bei der Adresse B'0000' eingeschrieben werden. Diese Daten werden, wie oben beschrieben, im ersten Lesezyklus ohne Fehlermeldung ausgelesen. Nach 31 weiteren Schreibzyklen müssen die nächsten am Bus 5 ankommenden Daten wieder in die Speicherzellen bei der Adresse B'0000' eingeschrieben werden. Die vierten, fünften, sechsten und siebten Prüfbits DATA_EIN_P(4...7) werden mit dem Wert des ersten Codegenerators 20 gemäß einer Exklusiv-ODER-Funktion miteinander verknüpft. Im 33. Zyklus hat aber der Zählerstand nicht den Wert von B'0001' wie im ersten Zyklus, sondern den Wert von B'0110', wie in Fig. 4 dargestellt ist.The detection of an error when writing the data into the memory array 50 can also be explained with reference to FIGS. 3 and 4. It is assumed here that the correct data are written into the memory cells at the address B'0000 'in the first write cycle. As described above, this data is read out in the first read cycle without an error message. After 31 further write cycles, the next data arriving on bus 5 must be written back into the memory cells at address B'0000 '. The fourth, fifth, sixth and seventh test bits DATA_EIN_P (4 ... 7) are linked to one another with the value of the first code generator 20 in accordance with an exclusive OR function. In the 33rd cycle, however, the meter reading not the value of B'0001 'as in the first cycle, but the value of B'0110' as shown in FIG. 4.
Jetzt wird angenommen, daß aufgrund eines Fehler im SCHREIB_FREIGABE Signal, z.B. durch Unterbrechung der Schreib¬ freigabeleitung zwischen der Adreßlogik 60 und dem Speicherarray 50, diese neue, mit dem Wert BOllO' logisch verknüpften Daten nicht in die Speicherzellen des Speicherarrays 50 bei der Adresse B'00001 eingeschrieben werden. Anstelle dessen bleiben die alten, mit dem Wert B'0001' logisch verknüpften Daten in diesen Speicherzellen erhalten. Beim Auslesen der Daten im 33. Lesezyklus hat der zweite Codegenerator 80 einen Zählerstand von B'0110'. Dieser Wert wird mit dem alten, mit dem Wert B'0001' logisch verknüpften Daten in den Exklusiv-ODER-Gattern 70a-70d gemäß einer Exklusiv-ODER-Funktion logisch verknüpft und an das Ausgangsregister 90 weitergeleitet. Der Paritätsprüfer 100 prüft die Parität dieser falsch logisch verknüpften Daten und meldet einen Fehler, da die Parität der Daten nicht mehr richtig ist. Fehlerbeseitigungsmaßnahmen können dann ausgeführt werden, um die Integrität der Daten wiederherzustellen. It is now assumed that due to an error in the WRITE_RELEASE signal, for example due to an interruption in the write enable line between the address logic 60 and the memory array 50, this new data, logically linked with the value BOllO ', does not enter the memory cells of the memory array 50 at the address B. '0000 1 can be registered. Instead, the old data logically linked with the value B'0001 'is retained in these memory cells. When reading out the data in the 33rd read cycle, the second code generator 80 has a counter reading of B'0110 '. This value is logically combined with the old data logically linked with the value B'0001 'in the exclusive-OR gates 70a-70d in accordance with an exclusive-OR function and forwarded to the output register 90. The parity checker 100 checks the parity of this incorrectly logically linked data and reports an error because the parity of the data is no longer correct. Corrective actions can then be taken to restore data integrity.

Claims

A N S P R U C H E EXPECTATIONS
1. Vorrichtung zum Nachprüfen mit einem Prüfer (100) der in einen DurchlaufSpeicher (50) mit einem oder mehreren Adreßzeilen eingelesenen, mit Prüfbits versehenen Daten, wobei die Vorrichtung1. A device for checking with a tester (100) of the data which has been read in with a test bit and is provided with test bits and which is read into a continuous memory (50), the device
einen ersten Codegenerator (20), der mit einigen der Speichereingangsleitungen (25) mittels logischer Gatter (30a-b) verbunden ist, unda first code generator (20) connected to some of the memory input lines (25) by means of logic gates (30a-b), and
einen zweiten Codegenerator (80), der mit den Speicherausgangsleitungen (55), die dena second code generator (80) which is connected to the memory output lines (55) which
Speichereingangsleitungen entsprechen, zwischen dem Prüfer (100) und dem Speicher (50) mittels logischer Gatter (70a- d) verbunden ist aufweist,Have memory input lines connected between the tester (100) and the memory (50) by means of logic gates (70a-d),
wobei der erste (20) und der zweite (80) Codegenerator miteinander abgestimmte Codes für jede Adreßzeile des DurchlaufSpeichers (50) generieren,wherein the first (20) and the second (80) code generator generate coordinated codes for each address line of the pass memory (50),
dadurch gekennzeichnet, daßcharacterized in that
ein unterschiedlicher Code für die gleiche Adreßzeile beim folgenden Durchlauf des DurchlaufSpeichers (50) generiert wird.a different code for the same address line is generated the next time through the pass memory (50).
2. Vorrichtung nach Anspruch 1 dadurch gekennzeichnet, daß2. Device according to claim 1, characterized in that
die logischen Gatter (30a-d, 70a-d) Exklusiv-ODER-Gatter sind.the logic gates (30a-d, 70a-d) are exclusive-OR gates.
3. Vorrichtung nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, daß3. Device according to one of the preceding claims, characterized in that
der erste (20) und der zweite (80) Codegenerator Zähler sind. the first (20) and the second (80) code generator are counters.
4. Vorrichtung nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, daß der erste (20) beziehungsweise der zweite (80) Codegenerator jeweils mit vier der Speichereingangs- beziehungsweise Speicherausgangsleitungen (25; 55) verbunden ist.4. Device according to one of the preceding claims, characterized in that the first (20) and the second (80) code generator are each connected to four of the memory input or memory output lines (25; 55).
5. Verfahren zum Nachprüfen der in einen DurchlaufSpeicher (50) mit einem oder mehreren Adreßzeilen eingelesenen, mit Paritätsbits versehenen Daten mit den folgenden Schritten:5. A method for checking the data read into a pass memory (50) with one or more address lines and provided with parity bits, with the following steps:
a) Verknüpfen der einzulesenen Daten mit einem von einem ersten Codegenerator (20) generierten Code gemäß einer ersten logischen Funktion;a) linking the data to be read in with a code generated by a first code generator (20) according to a first logic function;
b) Einlesen der logisch verknüpften Daten in den Speicher (50);b) reading the logically linked data into the memory (50);
c) Auslesen der logisch verknüpften Daten aus dem Speicher (50);c) reading out the logically linked data from the memory (50);
d) Verknüpfen der ausgelesenen, logisch verknüpften Daten mit einem von einem zweiten Codegenerator (80) generierten Code, der mit dem von dem ersten Codegenerator (20) erzeugten Code gemäß einer zweiten logischen Funktion abgestimmt wird;d) linking the read, logically linked data with a code generated by a second code generator (80), which is coordinated with the code generated by the first code generator (20) according to a second logic function;
e) Prüfen der ausgelesen Daten nach einem Prüfcode,e) checking the data read out according to a check code,
dadurch gekennzeichnet, daßcharacterized in that
ein unterschiedlicher Code für die gleiche Adreßzeile beim folgenden Durchlauf des DurchlaufSpeichers (50) generiert wird.a different code for the same address line is generated the next time through the pass memory (50).
Verfahren nach Anspruch 5 wobei der erste (20) und der zweite (80) Codegenerator fortlaufende binäre Zahlen generieren.The method of claim 5 wherein the first (20) and second (80) code generators generate consecutive binary numbers.
7. Verfahren nach Anspruch 5 oder 6 wobei der erste (20) und der zweite (80) Codegenerator unterschiedliche Codes für Adreßzeilen generieren, deren Abstand durch 2 teilbar ist.7. The method according to claim 5 or 6, wherein the first (20) and the second (80) code generator generate different codes for address lines, the distance between which is divisible by 2.
8. Verfahren nach Anspruch 6 oder 7 wobei8. The method according to claim 6 or 7 wherein
die einzelnen Bits der binären Zahl jeweils mit einer der Speicherein-bzw. Speicherausgangsleitungen (25; 55) gemäß der ersten bzw. zweiten logischen Funktion verknüpft werden.the individual bits of the binary number each with one of the memory inputs or Memory output lines (25; 55) are linked according to the first or second logic function.
9. Verfahren nach einem der Ansprüche 5-8 wobei9. The method according to any one of claims 5-8 wherein
die erste und die zweite logische Funktion Exklusiv-ODER- Funktionen sind.the first and second logic functions are exclusive OR functions.
10. Verfahren nach einem der Ansprüche 5-9 wobei die ausgelesenen Daten hinsichtlich Parität geprüft werden.10. The method according to any one of claims 5-9, wherein the read data are checked for parity.
11. Verwendung der Vorrichtung nach einem der Ansprüche 1-4 in einem Pufferspeicher (50) zwischen zwei asynchron getakteten Bussen. 11. Use of the device according to one of claims 1-4 in a buffer memory (50) between two asynchronously clocked buses.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009115903A1 (en) 2008-03-20 2009-09-24 Kinamik Data Integrity, S.L. Method and system to provide fine granular integrity to digital data

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633878A (en) * 1995-01-20 1997-05-27 Telefonaktiebolaget Lm Ericsson Self-diagnostic data buffers

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4531213A (en) * 1982-03-03 1985-07-23 Sperry Corporation Memory through checking system with comparison of data word parity before and after ECC processing
US4692893A (en) * 1984-12-24 1987-09-08 International Business Machines Corp. Buffer system using parity checking of address counter bit for detection of read/write failures
US4774712A (en) * 1986-10-01 1988-09-27 International Business Machines Corporation Redundant storage device having address determined by parity of lower address bits
US4782487A (en) * 1987-05-15 1988-11-01 Digital Equipment Corporation Memory test method and apparatus
US4912710A (en) * 1988-02-29 1990-03-27 Harris Corporation Self-checking random access memory
US5033048A (en) * 1988-04-01 1991-07-16 Digital Equipment Corporation Memory selftest method and apparatus same
JPH03162800A (en) * 1989-08-29 1991-07-12 Mitsubishi Electric Corp Semiconductor memory device
EP0463210B1 (en) * 1990-06-27 1995-05-31 International Business Machines Corporation Method and apparatus for checking the address and contents of a memory array

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9415290A1 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009115903A1 (en) 2008-03-20 2009-09-24 Kinamik Data Integrity, S.L. Method and system to provide fine granular integrity to digital data

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