EP0332972A1 - Method and means for data transfer - Google Patents

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EP0332972A1
EP0332972A1 EP89103912A EP89103912A EP0332972A1 EP 0332972 A1 EP0332972 A1 EP 0332972A1 EP 89103912 A EP89103912 A EP 89103912A EP 89103912 A EP89103912 A EP 89103912A EP 0332972 A1 EP0332972 A1 EP 0332972A1
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EP
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memory
data
bus
channels
address
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EP89103912A
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EP0332972B1 (en
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Alexander Dr. Lechner
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Siemens AG
Original Assignee
Siemens AG
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Publication date
Application filed by Siemens AG filed Critical Siemens AG
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Publication of EP0332972A1 publication Critical patent/EP0332972A1/en
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Publication of EP0332972B1 publication Critical patent/EP0332972B1/en
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
    • G06F13/4054—Coupling between buses using bus bridges where the bridge performs a synchronising function where the function is bus cycle extension, e.g. to meet the timing requirements of the target bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's

Definitions

  • the invention relates to a method for data transmission and an arrangement for carrying out the method according to the preambles of claims 1 and 7.
  • the data transmitter or data receiver is, for example, a processor which is connected to slower-working peripheral units via a fast processor bus.
  • One example is a data acquisition system in which data that is generated quickly must first be temporarily stored in order to then be sent for further processing via the fast processor bus. In all cases, data is generated at a higher speed than can be further processed, so that certain data quantities must first be buffered.
  • fast memories known as caches, for these amounts of data. These caches are usually built from ECL memories, for which a parallelization of storage units is not necessary. However, the sizes of the caches are severely limited by ECL memory.
  • a data acquisition system is described below, by way of example, in which external data are recorded at a higher speed than they can be further processed. Examples of these applications are fast digital storage oscilloscopes, transient recorders or high-resolution image acquisition systems.
  • the data is temporarily stored in a memory with parallelization (cache) and then fed to a processor system.
  • the parallelization and storage of the data obtained via a serial data path at high speed can be done with the aid of demultiplexer modules, e.g. a data acquisition shift register. It is expressly pointed out that the invention described below is not applicable to data acquisition systems, but rather in the same way to data transmission systems in which data is transmitted via a fast processor bus, is temporarily stored and then processed in peripheral units.
  • a fast, n-bit wide, serial data path results in data which are divided into N-parallel channels of a memory with the aid of demultiplexers. If the number N of parallel channels is 12, for example, then slow memories with optional access, for example static CMOS RAMs with a typical access time of 100 ns, can be used in the memory (cache).
  • the data is then to be transferred via a fast processor bus, which consists of a control bus, an address bus and a data bus, into a system memory, which usually consists of dynamic random access memories (DRAM).
  • DRAM dynamic random access memories
  • the data transmission is controlled by a control device, for example a data acquisition controller (DACO), which generates the address and control lines for the memories and the selection signals for the channels.
  • the individual memory channels are closed orderly controllable connecting links connected to the data bus.
  • the controllable connecting links are, for example, bus drivers with three control states (tristate bus drivers).
  • the data to be stored which is supplied serially by a fast A / D converter, for example, can be written continuously to the individual channels or memory addresses of the memory, and then for each memory address with the aid of the selection signals, the memory channel and the Associated bus drivers can be controlled in order to transfer the data into the data bus of the bus system.
  • the control device must work in such a way that the fastest possible transfer between the memory and the processor is achieved. It is known to provide direct memory access (DMA) for this, i.e. the control device must continuously address channels or memory addresses of the memory during the transmission in order to enable the data receiver, e.g. to offer the processor a continuous flow of data. In this case, the entire data acquisition system represents a peripheral input device for the processor. It is also known to provide the transfer of the channels of the memory in a bus cycle (single cycle transfer) in order to accelerate the transfer. The reading and writing process is carried out in one bus cycle. This option is available in particular if the data to be transferred do not have to be checked or modified during the transfer.
  • DMA direct memory access
  • the invention has for its object to reduce the number of waiting states required in a data transmission method and an arrangement of the type described and thus to increase the data transmission speed.
  • the invention has the advantage that the access time of the memory or the memory channels must be taken into account only when reading out each new address or when writing into each new address, and that the reading out of the other channels from the line memory can be carried out quickly and without waiting states .
  • the control device only has the task of inserting the required number of waiting states in each bus cycle after an address change (dynamic) by controlling the corresponding ready signal.
  • the number of waiting states required is therefore reduced according to the invention in accordance with the reciprocal number of channels in the memory.
  • Embodiments of the inventive concept are characterized in the subclaims.
  • the outputs of the controllable connecting elements SV and SVi are connected to the data bus DB of a bus BUS, which also includes an address bus AB and a control bus CB.
  • a control device SE To control the data transmission between the channels of the memory SP and a data receiver, not shown, connected to the bus BUS, a control device SE is provided, which is connected via lines PI to the data receiver or to a processor via an interface. Furthermore, address outputs Adr of the control device are connected via k-bit wide address lines to the memory channels K0 to K11 of the memory SP or to corresponding address decoders.
  • Another output of the control device SE is provided for the activation of the channels of the memory SP.
  • this output is simultaneously connected via a common activation line to the channels K0 to K11 via which the signal ME (Memory Enable) can be transferred.
  • Each of the controllable connecting links SV0 to SV11 is connected via an assigned connecting line to selection channels AK of the control device, via which selection signals can be transmitted.
  • the controllable connecting links are preferably bus drivers with three controllable states.
  • a standby signal BS is generated by a dynamic generator DGEN of the control device SE, with the aid of which wait states can be inserted into the bus cycle.
  • this intermediate memory ZSP is provided between the channels K0 to K11 of the memory SP and the controllable connecting elements SV0 to SV11 of the tristate bus driver SV.
  • the number of required waiting states can be reduced with the help of this buffer ZSP and a dynamic generator DGEN in the control device for generating the ready signal BS. Since all channels of the memory SP must be addressed in turn for each memory address, the data of all channels can be immediately transferred to the line memory ZSP after each change of the memory address. Only when each new address is read out for the first time must the access time of the memory channels or the memory SP be taken into account. The data of the other channels can be read out of the line memory quickly and therefore without waiting states.
  • each bus cycle BZ the individual channels K0 to K11 or 0 to 11 of the memory SP are addressed in succession.
  • a number of waiting states are inserted which correspond to m clock periods. These waiting states take into account the access time of the memory channel. No further waiting states need to be inserted for the further memory channels, since the memory SP is activated simultaneously on all channels with each change of address and the data to be transferred are merely temporarily stored in the intermediate memory ZSP.
  • data transmission in the reverse direction i.e. a data transmission system with data writing from the data bus DB is shown the channels of the memory SP.
  • a physical buffer is present in a data transmission system, which is implemented by memory elements of the controllable connecting links and is expressed by the reference symbol SVS or channel-by-channel SVS0 to SVS11.
  • SVS reference symbol
  • SVS channel-by-channel SVS0 to SVS11
  • Tristate bus latches are preferred for the controllable connecting elements with memory elements.
  • the transmission in a system according to FIG. 3 is explained in more detail using the data diagram according to FIG. 4.
  • the access time of the memory channel must be taken into account during the transmission of the last channel before each change of the memory address in such a way that in the bus cycle BZ a corresponding number of waiting states WZ, namely, for example, m clock periods inserted will.
  • the waiting states must therefore be inserted before each change in the memory address of the memory SP and not, as in data acquisition systems, directly after each change in the memory address.
  • FIG. 5 shows an exemplary embodiment for the implementation of the dynamic generator DGEN for generating the ready signal BS.
  • the number of required waiting states WZ is stored in a programmable counter PZ which is controlled by the system clock C.
  • a pulse shaper stage PF is required for the time control within a bus cycle, which must be carried out specifically for the respective processor system.
  • the execution of the respective pulse shaper stage is subject to the skill of an average specialist and belongs to the state of the art.
  • the pulse shaper stage PF is controlled by the bus cycle BZ and the system clock C and makes the ready signal BS available for all bus cycles.
  • a "bus cycle selection signal BZAS" signal is activated. This signal causes the interruption of the ready signal BS in the pulse shaper stage and at the same time with the aid of an AND gate A1, the second input of which is controlled by the pulse shaper stage PF and which emits a start signal ST for the start of the programmable counter PZ and thus the insertion of the corresponding m Clock cycles in the ready signal BS by the pulse shaper.
  • the programmable counter PZ sends an end signal ES to the pulse shaper stage PF, which then generates the ready signal BS again, so that the bus cycle can be ended properly.

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Abstract

To increase the transmission rate of data between a data transmitter and a data receiver via a bus (BUS), it is proposed that between the memory (SP) provided as data transmitter or data receiver, having a comparatively long access time and channels (cache, K0 to K11) which are arranged in parallel and which can be connected to the bus (BUS) via associated controllable connecting members (SV0 to SV11, SV, SVS0 to SVS11, SVS), and the bus (BUS), a one-row buffer storage (ZSP) of the data to be transmitted takes place. To provide the possibility of transmission within bus cycles (BZ) which are as short as possible, all channels (K0 to K11) are in each case activated at the same time (ME, the connecting members (SV, SVS) are successively selected and wait states (WZ) are dynamically inserted into the bus cycles (BZ). When the arrangement is used as a data transmitter, no physical buffer memory is required and the wait states (WZ) are inserted after each change of the memory address (ADR) or in advance when the arrangement is used as data receiver. <IMAGE>

Description

Die Erfindung betrifft ein Verfahren zur Datenübertragung und eine Anordnung zur Durchführung des Verfahrens nach den Oberbe­griffen der Patentansprüche 1 und 7.The invention relates to a method for data transmission and an arrangement for carrying out the method according to the preambles of claims 1 and 7.

In digitalen Datenübertragungssystemen tritt oft das Problem auf, daß Daten zwischen Stationen übertragen werden müssen, die mit unterschiedlichen Geschwindigkeiten arbeiten. Datensender oder Datenempfänger ist beispielsweise ein Prozessor, der über einen schnellen Prozessorbus mit langsamer arbeitenden Periphe­rieeinheiten in Verbindung steht. Ein Beispiel ist ein Datenac­quisitionssystem, bei dem schnell anfallende Daten zunächst zwischengespeichert werden müssen, um anschließend über den schnellen Prozessorbus einer weiteren Verarbeitung zugeführt zu werden. In allen Fällen fallen Daten mit höherer Geschwindig­keit an, als sie weiterverarbeitet werden können, so daß zu­nächst eine Zwischenspeicherung bestimmter Datenmengen erfor­derlich ist. Es ist bekannt, für diese Datenmengen schnelle Speicher, sogenannte Cache, zu verwenden. Diese Caches werden meist aus ECL-Speichern aufgebaut, für die eine Parallelisierung von Speichereinheiten nicht erforderlich ist. Allerdings sind die Größen der Caches durch ECL-Speicher stark limitiert.The problem often arises in digital data transmission systems that data must be transmitted between stations operating at different speeds. The data transmitter or data receiver is, for example, a processor which is connected to slower-working peripheral units via a fast processor bus. One example is a data acquisition system in which data that is generated quickly must first be temporarily stored in order to then be sent for further processing via the fast processor bus. In all cases, data is generated at a higher speed than can be further processed, so that certain data quantities must first be buffered. It is known to use fast memories, known as caches, for these amounts of data. These caches are usually built from ECL memories, for which a parallelization of storage units is not necessary. However, the sizes of the caches are severely limited by ECL memory.

Beim Übergang zu schnelleren Prozessorbussen mit höheren Takt­raten und weniger Takten pro Buszyklus und bei Verwendung von dynamischen Speichern mit wahlweisem Zugriff (DRAM) als Pro­zessorspeichern, die neue, superschnelle Zugriffsmöglichkeiten, z.B. durch den Page- und Nibblemode, bieten sowie bei einem Ansteigen der Größe der schnellen Speicher (Caches) sind neue Speicherarchitekturen und Datenübertragungsverfahren erforder­lich. Es ist bekannt, für den Aufbau des schnellen Speichers eine Parallelisierung mit parallel angeordneten Kanälen vorzu­sehen, um die Datenrate zu senken. Damit ist es möglich, die Ep 1 Ht/26.02.1988When transitioning to faster processor buses with higher clock rates and fewer clocks per bus cycle and when using dynamic memories with optional access (DRAM) as processor memories, which offer new, super-fast access options, e.g. through the page and nibblemode, as well as with an increase in the size of the fast memories (caches) new memory architectures and data transfer methods are required. It is known to provide a parallelization with channels arranged in parallel for the construction of the fast memory in order to reduce the data rate. It is thus possible to use the Ep 1 Ht / 26.02.1988

Geschwindigkeitsanforderung an die einzelnen Speicherkanäle ohne Beeinträchtigung der Gesamt-Arbeitsgeschwindigkeit des Speichers zu reduzieren.Reduce the speed requirements for the individual memory channels without affecting the overall operating speed of the memory.

Nachfolgend wird beispielshaft ein Datenacquisitionssystem be­schrieben, in dem externe Daten mit höherer Geschwindigkeit aufgenommen werden, als sie weiterverarbeitet werden können. Beispiele für diese Anwendungsfälle sind schnelle Digitalspei­cheroszilloskope, Transientenrekorder oder hochauflösende Bild­erfassungssysteme. Die anfallenden Daten werden in einem Spei­cher mit Parallelisierung (Cache) zwischengespeichert und an­schließend einem Prozessorsystem zugeführt. Die Parallelisierung und Abspeicherung der über einen seriellen Datenpfad mit hoher Geschwindigkeit anfallenden Daten kann mit Hilfe von Demulti­plexer-Bausteinen, z.B. einem Data-Acquisition-Shift-Register, geschehen. Es wird ausdrücklich herausgestellt, daß die nach­folgend beschriebene Erfindung nicht auf Datenaquisitionssyste­me, sondern in gleicher Weise auf Datentransmissionssysteme anwendbar ist, in denen Daten über einen schnellen Prozessorbus übertragen werden, zwischengespeichert werden und dann in Peripherieeinheiten weiterverarbeitet werden.A data acquisition system is described below, by way of example, in which external data are recorded at a higher speed than they can be further processed. Examples of these applications are fast digital storage oscilloscopes, transient recorders or high-resolution image acquisition systems. The data is temporarily stored in a memory with parallelization (cache) and then fed to a processor system. The parallelization and storage of the data obtained via a serial data path at high speed can be done with the aid of demultiplexer modules, e.g. a data acquisition shift register. It is expressly pointed out that the invention described below is not applicable to data acquisition systems, but rather in the same way to data transmission systems in which data is transmitted via a fast processor bus, is temporarily stored and then processed in peripheral units.

In einem Datenacquisitionssystem der geschilderten Art fallen auf einem schnellen, n-Bit breiten, seriellen Datenpfad, z.B. 8 Bit bei 100 MHz Übertragungsrate, Daten an, die in N-parallele Kanäle eines Speichers mit Hilfe von Demultiplexern aufgeteilt werden. Beträgt die Anzahl N der parallelen Kanäle beispielswei­se 12, dann können im Speicher (Cache) langsame Speicher mit wahlweisem Zugriff, z.B. statische CMOS-RAMs mit typisch 100 ns Zugriffszeit verwendet werden. Die Daten sollen anschließend über einen schnellen Prozessorbus, der aus einem Kontrollbus, einem Adreßbus und einem Datenbus besteht, in einen Systemspei­cher, der üblicherweise aus dynamischen Speichern mit wahlwei­sem Zugriff (DRAM) besteht, übertragen werden. Die Datenüber­tragung wird von einer Steuereinrichtung, z.B. einem Data-­Acquisition-Controller (DACO), gesteuert, die die Adreß- und Kontrolleitungen für die Speicher und die Auswahlsignale für die Kanäle erzeugt. Die einzelnen Speicherkanäle sind über zu­ geordnete steuerbare Verbindungsglieder mit dem Datenbus ver­bunden. Die steuerbaren Verbindungsglieder sind z.B. Bustreiber mit drei Steuerzuständen (Tristate-Bustreiber). Auf diese Weise können die zu speichernden Daten, die z.B. von einem schnellen A/D-Umsetzer seriell angeliefert werden, fortlaufend auf die einzelnen Kanäle bzw. Speicheradressen des Speichers geschrie­ben werden, und anschließend kann für jede Speicheradresse mit Hilfe der Auswahlsignale der Speicherkanal und der zugehörige Bustreiber angesteuert werden, um die Daten in den Datenbus des Bussystems zu transferieren.In a data acquisition system of the type described, a fast, n-bit wide, serial data path, for example 8 bits at a 100 MHz transmission rate, results in data which are divided into N-parallel channels of a memory with the aid of demultiplexers. If the number N of parallel channels is 12, for example, then slow memories with optional access, for example static CMOS RAMs with a typical access time of 100 ns, can be used in the memory (cache). The data is then to be transferred via a fast processor bus, which consists of a control bus, an address bus and a data bus, into a system memory, which usually consists of dynamic random access memories (DRAM). The data transmission is controlled by a control device, for example a data acquisition controller (DACO), which generates the address and control lines for the memories and the selection signals for the channels. The individual memory channels are closed orderly controllable connecting links connected to the data bus. The controllable connecting links are, for example, bus drivers with three control states (tristate bus drivers). In this way, the data to be stored, which is supplied serially by a fast A / D converter, for example, can be written continuously to the individual channels or memory addresses of the memory, and then for each memory address with the aid of the selection signals, the memory channel and the Associated bus drivers can be controlled in order to transfer the data into the data bus of the bus system.

Die Steuereinrichtung (DACO) muß so arbeiten, daß eine möglichst schnelle Übertragung zwischen dem Speicher und dem Prozessor erreicht wird. Es ist bekannt, hierfür einen direkten Speicher­zugang (Direct Memory Access, DMA) vorzusehen, d.h. die Steuer­einrichtung muß während der Übertragung fortlaufend Kanäle bzw. Speicheradressen des Speichers ansprechen, um dem Datenempfänger, z.B. dem Prozessor einen kontinuierlichen Datenfluß anzubieten. In diesem Fall stellt das gesamte Datenaquisitionssystem für den Prozessor ein peripheres Eingabegerät dar. Es ist weiter­hin bekannt, die Übertragung der Kanäle des Speichers in einem Buszyklus (Single Cycle Transfer) vorzusehen, um die Übertra­gung zu beschleunigen. Dabei wird der Lese- und Schreibvorgang in einem Buszyklus durchgeführt. Diese Möglichkeit ist insbe­sondere dann gegeben, wenn die zu übertragenden Daten bei der Übertragung weder kontrolliert noch modifiziert werden müssen.The control device (DACO) must work in such a way that the fastest possible transfer between the memory and the processor is achieved. It is known to provide direct memory access (DMA) for this, i.e. the control device must continuously address channels or memory addresses of the memory during the transmission in order to enable the data receiver, e.g. to offer the processor a continuous flow of data. In this case, the entire data acquisition system represents a peripheral input device for the processor. It is also known to provide the transfer of the channels of the memory in a bus cycle (single cycle transfer) in order to accelerate the transfer. The reading and writing process is carried out in one bus cycle. This option is available in particular if the data to be transferred do not have to be checked or modified during the transfer.

Sind die bei einem Datenaquisitionssystem zu lesenden bzw. bei einem Datentransmissionssystem zu beschreibenden Speicher zu langsam für den normalen Buszyklus, so muß dieser durch Einfügen von Wartezuständen verlängert werden. Bekannte Systeme stellen hierfür Bereitschaftssignale (Handshake-Signale), z.B. das Signal READY in Multibus und DTACK in VME-Bussystemen, zur Verfügung. Dabei werden mit Hilfe der mit dem Prozessor verbun­denen Steuereinrichtung bei jedem Zugriff auf einen Speicherka­nal Wartezustände in den Buszyklus eingefügt, so daß der Daten­bus quasi die Zugriffszeit auf den Speicherkanal abwartet und das Auslesen aus dem Speicherkanal für jede Adresse ordnungsge­ mäß erfolgen kann. In einem Speicher mit parallel angeordneten Kanälen senkt dieses Verfahren selbstverständlich die Datenüber­tragungsgeschwindigkeit.If the memories to be read in a data acquisition system or to be written to in a data transmission system are too slow for the normal bus cycle, this must be extended by inserting wait states. Known systems provide ready signals (handshake signals), such as the READY signal in Multibus and DTACK in VME bus systems. With the help of the control device connected to the processor, waiting states are inserted into the bus cycle each time a memory channel is accessed, so that the data bus quasi waits for the access time to the memory channel and reads from the memory channel properly for each address can be done according to. In a memory with channels arranged in parallel, this method naturally lowers the data transmission speed.

Der Erfindung liegt die Aufgabe zugrunde, die Anzahl der erfor­derlichen Wartezustände bei einem Datenübertragungsverfahren und einer Anordnung der geschilderten Art zu verringern und so­mit die Datenübertragungsgeschwindigkeit zu erhöhen.The invention has for its object to reduce the number of waiting states required in a data transmission method and an arrangement of the type described and thus to increase the data transmission speed.

Diese Aufgabe wird bei einem Verfahren und einer Anordnung der eingangs genannten Art erfindungsgemäß durch die Merkmale der kennzeichnenden Teile der Patentansprüche 1 und 7 gelöst.This object is achieved according to the invention in a method and an arrangement of the type mentioned at the outset by the features of the characterizing parts of patent claims 1 and 7.

Die Erfindung hat den Vorteil, daß nur beim Auslesen einer je­den neuen Adresse bzw. beim Einschreiben in jede neue Adresse die Zugriffszeit des Speichers bzw. der Speicherkanäle berück­sichtigt werden muß und daß das Auslesen der weiteren Kanäle aus dem Zeilenspeicher schnell und ohne Wartezustände durchge­führt werden kann. Die Steuereinrichtung hat nurmehr die Aufga­be, durch die Steuerung des entsprechenden Bereitschaftssignals die erforderliche Anzahl von Wartezuständen in jedem Buszyklus nach einem Adreßwechsel (dynamisch) einzufügen. Die Anzahl der erforderlichen Wartezustände wird deshalb erfindungsgemäß ent­sprechend der reziproken Zahl der Kanäle des Speichers reduziert.The invention has the advantage that the access time of the memory or the memory channels must be taken into account only when reading out each new address or when writing into each new address, and that the reading out of the other channels from the line memory can be carried out quickly and without waiting states . The control device only has the task of inserting the required number of waiting states in each bus cycle after an address change (dynamic) by controlling the corresponding ready signal. The number of waiting states required is therefore reduced according to the invention in accordance with the reciprocal number of channels in the memory.

Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.Embodiments of the inventive concept are characterized in the subclaims.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Auführungsbeispielen näher erläutert. Darum sind gleiche Elemente mit gleichen Bezugszeichen versehen. Es zeigt:

  • FIG 1 ein schematisches Bild eines Datenaquisitionssystems,
  • FIG 2 ein Signaldiagramm mit dynamischer Einfügung von Warte­zuständen in ein System gemäß FIG 1,
  • FIG 3 ein schematisches Bild eines Datentransmissionssystems,
  • FIG 4 ein Signaldiagramm mit dynamischer Einfügung von Warte­zuständen in ein System gemäß FIG 3 und
  • FIG 5 ein Prizipschaltbild zur Realisierung eines Generators für die Erzeugung dynamischer Wartezustände.
The invention is explained in more detail below with reference to exemplary embodiments shown in the figures of the drawing. The same elements are therefore provided with the same reference symbols. It shows:
  • 1 shows a schematic image of a data acquisition system,
  • 2 shows a signal diagram with dynamic insertion of waiting states in a system according to FIG. 1,
  • 3 shows a schematic image of a data transmission system,
  • 4 shows a signal diagram with dynamic insertion of waiting states in a system according to FIG. 3 and
  • 5 shows a basic circuit diagram for realizing a generator for generating dynamic waiting states.

Gemäß FIG 1 ist ein n-Bit breiter serieller Datenpfad SD zur Aufteilung der seriell anfallenden Daten in N = 12 parallele Kanäle mit drei hintereinanderliegenden Multiplexern DM1 bis DM3 verbunden. Jeder der Ausgänge der Demultiplexer ist mit einem Kanal Ki, i = 0...11, des Speichers (Cache) SP und mit einem jedem Kanal zugeordneten steuerbaren Verbindungsglied SVi, i = 0...11, der steuerbaren Verbindungsglieder SV über einen n-Bit breiten Datenpfad verbunden. Die Ausgänge der steuerbaren Verbindungsglieder SV bzw. SVi sind an den Datenbus DB eines Busses BUS angeschlossen, zu dem noch ein Adreßbus AB und ein Kontrollbus CB gehören.According to FIG. 1, an n-bit wide serial data path SD is connected to three successive multiplexers DM1 to DM3 for dividing the serial data into N = 12 parallel channels. Each of the outputs of the demultiplexers is with a channel Ki, i = 0 ... 11, the memory (cache) SP and with a controllable connecting element SVi, i = 0 ... 11 assigned to each channel, the controllable connecting elements SV via an n -Bit wide data path connected. The outputs of the controllable connecting elements SV and SVi are connected to the data bus DB of a bus BUS, which also includes an address bus AB and a control bus CB.

Zur Steuerung der Datenübertragung zwischen den Kanälen des Speichers SP und einem am Bus BUS angeschossenen, nicht darge­stellten Datenempfängers ist eine Steuereinrichtung SE vorge­sehen, die über Leitungen PI mit dem Datenempfänger bzw. mit einem Prozessor über eine Schnittstelle (Interface) in Verbin­dung steht. Weiterhin sind Adreßausgänge Adr der Steuereinrich­tung über k-Bit breite Adreßleitungen mit den Speicherkanälen K0 bis K11 des Speichers SP bzw. mit entsprechenden Adreßdeco­dern verbunden.To control the data transmission between the channels of the memory SP and a data receiver, not shown, connected to the bus BUS, a control device SE is provided, which is connected via lines PI to the data receiver or to a processor via an interface. Furthermore, address outputs Adr of the control device are connected via k-bit wide address lines to the memory channels K0 to K11 of the memory SP or to corresponding address decoders.

Ein weiterer Ausgang der Steuereinrichtung SE ist für die Akti­vierung der Kanäle des Speichers SP vorgesehen. Im Ausführungs­beispiel ist dieser Ausgang über eine gemeinsame Aktivierungs­leitung gleichzeitig mit den Kanälen K0 bis K11 verbunden, über die das Signal ME (Memory Enable) übertragen werden kann. Jedes der steuerbaren Verbindungsglieder SV0 bis SV11 ist über eine zugeordnete Verbindungsleitung mit Auswahlkanälen AK der Steuer­einrichtung verbunden, über die Auswahlsignale übertragen werden könne. Die steuerbaren Verbindungsglieder sind vorzugsweise Bustreiber mit drei steuerbaren Zuständen. Weiterhin wird von einem dynamischen Generator DGEN der Steuereinrichtung SE ein Bereitschaftssignal BS erzeugt, mit dessen Hilfe Wartezustände in den Buszyklus eingefügt werden können.Another output of the control device SE is provided for the activation of the channels of the memory SP. In the exemplary embodiment, this output is simultaneously connected via a common activation line to the channels K0 to K11 via which the signal ME (Memory Enable) can be transferred. Each of the controllable connecting links SV0 to SV11 is connected via an assigned connecting line to selection channels AK of the control device, via which selection signals can be transmitted. The controllable connecting links are preferably bus drivers with three controllable states. Furthermore, a standby signal BS is generated by a dynamic generator DGEN of the control device SE, with the aid of which wait states can be inserted into the bus cycle.

Erfindungsgemäß ist nun vorgesehen, zwischen dem Speicher SP und dem Bus BUS eine einzeilige Zwischenspeicherung der zu über­tragenden Daten vorzusehen. Im Ausführungsbeispiel der FIG 1 ist dieser Zwischenspeicher ZSP zwischen den Kanälen K0 bis K11 des Speichers SP und den steuerbaren Verbindungsgliedern SV0 bis SV11 der Tristate-Bustreiber SV vorbesehen. Die Verringerung der Anzahl von erforderlichen Wartezuständen gelingt mit Hilfe dieses Zwischenspeichers ZSP sowie eines dynamischen Generators DGEN in der Steuereinrichtung zur Erzeugung des Bereitschafts­signals BS. Da für jede Speicheradresse der Reihe nach alle Ka­näle des Speichers SP angesprochen werden müssen, können die Daten aller Kanäle nach jedem Wechsel der Speicheradresse sofort in den Zeilenspeicher ZSP übertragen werden. Nur beim ersten Auslesen einer jeden neuen Adresse muß die Zugriffszeit der Speicherkanäle bzw. des Speichers SP berücksichtigt werden. Das Auslesen der Daten der weiteren Kanäle aus dem Zeilenspeicher kann schnell und deshalb ohne Wartezustände durchgeführt werden.According to the invention, provision is now made to provide a single-line intermediate storage of the data to be transmitted between the memory SP and the bus BUS. In the exemplary embodiment in FIG. 1, this intermediate memory ZSP is provided between the channels K0 to K11 of the memory SP and the controllable connecting elements SV0 to SV11 of the tristate bus driver SV. The number of required waiting states can be reduced with the help of this buffer ZSP and a dynamic generator DGEN in the control device for generating the ready signal BS. Since all channels of the memory SP must be addressed in turn for each memory address, the data of all channels can be immediately transferred to the line memory ZSP after each change of the memory address. Only when each new address is read out for the first time must the access time of the memory channels or the memory SP be taken into account. The data of the other channels can be read out of the line memory quickly and therefore without waiting states.

Die Erläuterung des erfindungsgemäßen Verfahrens bzw. der Funk­tion der Anordnung gemäß FIG 1 wird mit Hilfe des Datendiagramms veranschaulicht. In jedem Buszyklus BZ werden nacheinander die einzelnen Kanäle K0 bis K11 bzw. 0 bis 11 des Speichers SP ange­sprochen. Bei einem Wechsel der Speicheradresse muß direkt nach dem Wechsel, d.h. bei der Übertragung des ersten Datenwortes der neuen Speicheradresse im Kanal K0 eine Anzahl von Wartezuständen eingefügt werden, die m Taktperioden entspricht. Diese Wartezu­stände berücksichtigen die Zugriffszeit des Speicherkanals. Für die weiteren Speicherkanäle brauchen keine weiteren Wartezustän­de eingefügt werden, da der Speicher SP auf allen Kanälen bei jedem Adreßwechsel gleichzeitig aktiviert wird und die zu über­tragenden Daten im Zwischenspeicher ZSP lediglich zwischenge­speichert werden. Auf diese Weise werden die Wartezustände WZ dynamisch, d.h. nur dann, wenn sie erforderlich sind, in den Buszyklus eingefügt. Im Ausführungsbeispiel gemäß FIG 1 kann die Anzahl der erforderlichen Wartezustände WZ daher entspre­chend der Kanalzahl N = 12 auf 1/12 reduziert werden.The explanation of the method according to the invention and the function of the arrangement according to FIG. 1 is illustrated with the aid of the data diagram. In each bus cycle BZ, the individual channels K0 to K11 or 0 to 11 of the memory SP are addressed in succession. When changing the memory address immediately after the change, i.e. when the first data word of the new memory address is transmitted in channel K0, a number of waiting states are inserted which correspond to m clock periods. These waiting states take into account the access time of the memory channel. No further waiting states need to be inserted for the further memory channels, since the memory SP is activated simultaneously on all channels with each change of address and the data to be transferred are merely temporarily stored in the intermediate memory ZSP. In this way, the waiting states WZ become dynamic, i.e. inserted into the bus cycle only if they are required. In the exemplary embodiment according to FIG. 1, the number of required waiting states WZ can therefore be reduced to 1/12 in accordance with the number of channels N = 12.

Bei einem Datenacquisitionssystem gemäß FIG 1 braucht für die Zwischenspeicherung kein physikalischer Zwischenspeicher ZSP vorgesehen werden, vielmehr kann der Zeilenspeicher durch Akti­vieren des gesamten Speichers SP an der jeweiligen Adresse Adr mit Hilfe des Signals ME realisiert werden. Mit der gleichzei­tigen Aktivierung des Speichers auf allen Kanälen stehen unter Berücksichtigung der Zugriffszeit die zu übertragenden Daten bereits an den steuerbaren Verbindungsgliedern SV0 bis SV11 an. Nach der erforderlichen Einfügung von Wartezuständen WZ ist es nurmehr erforderlich, mit Hilfe der über die Auswahlkanäle AK übertragenen Auswahlsignale die steuerbaren Verbindungsglieder SV so anzusteuern, daß nacheinander alle Kanäle auf den Daten­bus DB geschaltet werden.In a data acquisition system according to FIG Intermediate storage no physical buffer ZSP can be provided, rather the line memory can be activated by activating the entire memory SP at the respective address Adr using the signal ME will be realized. With the simultaneous activation of the memory on all channels, taking the access time into account, the data to be transmitted are already available at the controllable connecting links SV0 to SV11. After the required insertion of waiting states WZ, it is only necessary to control the controllable connecting elements SV with the aid of the selection signals transmitted via the selection channels AK in such a way that all channels are switched to the data bus DB one after the other.

Gemäß dem Ausführungsbeispiel der FIG 3 ist eine Datenübertra­gung in umgekehrter Richtung, d.h. ein Datentransmissionssystem mit Einschreiben von Daten aus dem Datenbus DB is die Kanäle des Speichers SP dargestellt. Gegenüber dem Ausführungsbeispiel gemäß FIG 1 bestehen folgende Unterschiede. In einem Datentrans­missionssystem ist erfindungsgemäß ein physikalischer Zwischen­speicher vorhanden, der durch Speicherelemente der steuerbaren Verbindungsglieder realisiert ist und durch das Bezugszeichen SVS bzw. kanalweise SVS0 bis SVS11 zum Ausdruck kommt. Auf diese Weise werden die über den Datenbus DB innerhalb eines Bus­zyklus schnell anfallenden Daten kanalweise zwischengespeichert und anschließend an die Speicherkanäle des Speichers SP durch­geschaltet. Für die steuerbaren Verbindungsglieder mit Spei­cherelementen kommen vorzugsweise Tristate-Bus-Latch in Frage.According to the embodiment of FIG 3, data transmission in the reverse direction, i.e. a data transmission system with data writing from the data bus DB is shown the channels of the memory SP. The following differences exist compared to the exemplary embodiment according to FIG. 1. According to the invention, a physical buffer is present in a data transmission system, which is implemented by memory elements of the controllable connecting links and is expressed by the reference symbol SVS or channel-by-channel SVS0 to SVS11. In this way, the data that quickly accumulates via the data bus DB within a bus cycle is buffered channel by channel and then switched through to the memory channels of the memory SP. Tristate bus latches are preferred for the controllable connecting elements with memory elements.

Die übertragung bei einem System gemäß FIG 3 wird anhand des Datendiagramms gemäß FIG 4 näher erläutert. Bei der Übertragung der Daten über den Datenbus DB während eines Buszyklus BZ muß während der Übertragung des letzten Kanals vor jedem Wechsel der Speicheradresse die Zugriffszeit des Speicherkanals derart berücksichtigt werden, daß in dem Buszyklus BZ mit Hilfe des Bereitschaftssignals BS eine entsprechende Anzahl von Wartezu­ständen WZ, nämlich beispielsweise m Taktperioden, eingefügt werden. Bei Datentransmissionssystemen müssen also die Warte­zustände vor jedem Wechsel der Speicheradresse des Speichers SP eingefügt werden und nicht, wie bei Datenacquisitionssystemen, direkt nach jedem Wechsel der Speicheradresse.The transmission in a system according to FIG. 3 is explained in more detail using the data diagram according to FIG. 4. When transmitting the data via the data bus DB during a bus cycle BZ, the access time of the memory channel must be taken into account during the transmission of the last channel before each change of the memory address in such a way that in the bus cycle BZ a corresponding number of waiting states WZ, namely, for example, m clock periods inserted will. In data transmission systems, the waiting states must therefore be inserted before each change in the memory address of the memory SP and not, as in data acquisition systems, directly after each change in the memory address.

FIG 5 zeigt ein Ausführungsbeispiel für die Realisierung des dynamischen Generators DGEN zur Erzeugung des Bereitschafts­signals BS. Die Anzahl der erforderlichen Wartezustände WZ wird in einem programmierbaren Zähler PZ gespeichert, der vom System­takt C angesteuert wird. Für die Zeitsteuerung innerhalb eines Buszyklus ist eine Pulsformerstufe PF erforderlich, die spezi­fisch für das jeweilige Prozessorsystem ausgeführt werden muß.5 shows an exemplary embodiment for the implementation of the dynamic generator DGEN for generating the ready signal BS. The number of required waiting states WZ is stored in a programmable counter PZ which is controlled by the system clock C. A pulse shaper stage PF is required for the time control within a bus cycle, which must be carried out specifically for the respective processor system.

Die Ausführung der jeweiligen Pulsformerstufe unterliegt dem Können eines Durchschnittsfachmanns und gehört zum Stand der Technik.The execution of the respective pulse shaper stage is subject to the skill of an average specialist and belongs to the state of the art.

Im Ausführungsbeispiel gemäß FIG 5 wird die Pulsformerstufe PF vom Buszyklus BZ und dem Systemtakt C gesteuert und stellt das Bereitschaftssignal BS für alle Buszyklen zur Verfügung. Bei der Übertragung des ersten Datenwortes in einem Datenacqui­sitionssystem bzw. des letzten Datenwortes in einem Datentrans­missionssystem bezüglich jeder Speicheradresse wird ein Signal "Buszyklus-Auswahlsignal BZAS" aktiviert. Dieses Signal bewirkt die Unterbrechung des Bereitschaftssignals BS in der Pulsformer­stufe und gleichzeitig mit Hilfe eines UND-Gatters Al, dessen zweiter Eingang von der Pulsformerstufe PF gesteuert wird und das ein Startsignal ST abgibt für den Start des programmierba­ren Zählers PZ und damit das Einfügen der entsprechenden m Taktzyklen in das Bereitschaftssignal BS durch den Pulsformer. Mit dem Erreichen der erforderlichen Anzahl von Wartezuständen WZ gibt der programmierbare Zähler PZ eine Endesignal ES an die Pulsformerstufe PF, die dann wieder das Bereitschaftssignal BS erzeugt, so daß der Buszyklus ordnungsgemäß beendet werden kann.In the exemplary embodiment according to FIG. 5, the pulse shaper stage PF is controlled by the bus cycle BZ and the system clock C and makes the ready signal BS available for all bus cycles. When the first data word is transmitted in a data acquisition system or the last data word in a data transmission system with respect to each memory address, a "bus cycle selection signal BZAS" signal is activated. This signal causes the interruption of the ready signal BS in the pulse shaper stage and at the same time with the aid of an AND gate A1, the second input of which is controlled by the pulse shaper stage PF and which emits a start signal ST for the start of the programmable counter PZ and thus the insertion of the corresponding m Clock cycles in the ready signal BS by the pulse shaper. When the required number of waiting states WZ is reached, the programmable counter PZ sends an end signal ES to the pulse shaper stage PF, which then generates the ready signal BS again, so that the bus cycle can be ended properly.

Claims (8)

1. Verfahren zur Datenübertragung zwischen einem Datensender und einem Datenempfänger über einen Bus mit Hilfe einer Steuer­einrichtung, die für eine Datenübertragung in einem Buszyklus Adreß- und Kontrollsignale sowie Auswahlsignale erzeugt, mit de­nen einerseits parallel angeordnete Kanäle eines als Datensender bzw. Datenempfänger dienenden Speichers über zugeordnete steuer­bare Verbindungsglieder nacheinander mit dem Bus verbindbar sind und andererseits der Buszyklus durch Einfügen von Warte­zuständen verlängerbar ist, dadurch gekenn­zeichnet, daß eine einzeilige Zwischenspeicherung (ZSP) der zu übertragenden Daten zwischen dem Bus (BUS) und dem Speicher (K0 bis K11, SP) vorgesehen ist und die Warte­zustände (WZ) dynamisch in jeden Buszyklus (BZ) eingefügt werden.1. A method for data transmission between a data transmitter and a data receiver via a bus with the aid of a control device which generates address and control signals and selection signals for data transmission in a bus cycle, with which, on the one hand, parallel channels of a memory serving as data transmitter or data receiver are assigned Controllable connecting links can be connected to the bus one after the other, and on the other hand the bus cycle can be extended by inserting waiting states, characterized in that a one-line intermediate storage (ZSP) of the data to be transmitted is provided between the bus (BUS) and the memory (K0 to K11, SP) and the waiting states (WZ) are dynamically inserted into every bus cycle (BZ). 2. Verfahren nach Anspruch 1, dadurch gekenn­zeichnet, daß alle Kanäle (K0 bis K11) des Speichers (SP) nach einem Wechsel der Speicheradresse (Adr) gleichzeitig aktiviert (ME) werden.2. The method according to claim 1, characterized in that all channels (K0 to K11) of the memory (SP) are activated simultaneously after a change in the memory address (Adr) ( ME ) will. 3. Verfahren nach Anspruch 1 oder 2, dadurch ge­kennzeichnet, daß beim Einsatz des Speichers (SP) als Datensender nach einem Wechsel der Speicheradresse (Adr) die zu übertragenden Daten aller Kanäle (K0 bis K11) an die steuer­baren Verbindungsglieder (SV0 bis SV11, SV) ausgegeben werden, die dann nacheinander mit Hilfe der Auswahlsignale mit dem Bus (BUS) verbindbar sind und daß die Wartezustände (WZ) direkt nach jedem Wechsel der Speicheradresse (Adr) eingefügt werden.3. The method according to claim 1 or 2, characterized in that when using the memory (SP) as a data transmitter after changing the memory address (Adr), the data to be transmitted from all channels (K0 to K11) to the controllable connecting links (SV0 to SV11, SV) are output, which can then be connected to the bus (BUS) one after the other using the selection signals and that the waiting states (WZ) are inserted directly after each change of the memory address (Adr). 4. Verfahren nach Anspruch 1 oder 2, dadurch ge­kennzeichnet, daß beim Einsatz des Speichers (SP) als Datenempfänger die zu übertragenden Daten in Speicherelemen­te der steuerbaren Verbindungsglieder (SVS0 bis SVS11, SVS) zwischengespeichert werden und dann nacheinander in den Kanälen (K0 bis K11) des Speichers (SP) abgespeichert werden und daß die Wartezustände (WZ) direkt vor jedem Wechsel der Speicher­ adresse (Adr) eingefügt werden.4. The method according to claim 1 or 2, characterized in that when using the memory (SP) as a data receiver, the data to be transmitted are buffered in memory elements of the controllable connecting elements (SVS0 to SVS11, SVS) and then successively in the channels (K0 to K11 ) of the memory (SP) are stored and that the waiting states (WZ) immediately before changing the memory address (Adr) can be inserted. 5. Verfahren nach einem der Ansprüche 1 oder 4, dadurch gekennzeichnet, daß beim Einsatz des Speichers (SP) als Datensender während der Übertragung des ersten, bzw. beim Einsatz des Speichers (SP) als Datenempfänger während der Übertragung des letzten Datenkanals jeder Speicheradresse (Adr) ein Steuersignal (BZAS, ST, ES) erzeugt wird, das in einer vom Takt (C) und vom Buszyklus (BZ) gesteuerten Pulsformerstufe (PZ) zur Abgabe eines Bereitschaftssignals (BS) für die Datenüber­tragung das Einfügen von Wartezuständen (WZ) in das Bereit­schaftssignal (BS) bewirkt.5. The method according to any one of claims 1 or 4, characterized in that when using the memory (SP) as a data transmitter during the transmission of the first, or when using the memory (SP) as a data receiver during the transmission of the last data channel of each memory address ( Adr) a control signal (BZAS, ST, ES) is generated which, in a pulse shaper stage (PZ) controlled by the clock (C) and the bus cycle (BZ), for emitting a ready signal (BS) for data transmission, the insertion of waiting states (WZ) into the ready signal (BS). 6. Verfahren nach Anspruch 1 bis 5, dadurch ge­kennzeichnet, daß das Steuersignal (BZAS, BT) einen taktgesteuerten Zähler (PZ) startet, der nach einer den Wartezuständen (WZ) entsprechenden Anzahl Taktzyklen (Z) ein Endesignal (ES) an die Pulsformerstufe (PF) abgibt, so daß während der Zähldauer kein Bereitschaftssignal (BS) erzeugt werden kann.6. The method according to claim 1 to 5, characterized in that the control signal (BZAS, BT) starts a clock-controlled counter (PZ) which after a waiting state (WZ) corresponding number of clock cycles (Z) an end signal (ES) to the pulse shaper stage (PF) emits, so that no ready signal (BS) can be generated during the counting period. 7. Anordnung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, dadurch gekenn­zeichnet, daß die Steuereinrichtung (SE) mit den Kanälen (K0 bis K11) des Speichers (SP) über eine gemeinsame Aktivierungsleitung und mit den steuerbaren Verbindungsglie­dern (SV, SVS), die jeweils drei steuerbare Zustände einnehmen können, über je eine Auswahlleitung (AK) verbunden ist und daß die Steuereinrichtung (SE) eine vom Takt (C) und vom Bus­zyklus (BZ) gesteuerte Pulsformerstufe (PF) und einen taktge­steuerten programmierbaren Zähler (PZ) aufweist, die mit Hilfe einer Verknüpfungslogik (Al) so verbunden sind, daß die Puls­formerstufe (PF) während der Zähldauer des Zählers (PZ) kein Bereitschaftssignal (BS) abgeben kann.7. Arrangement for performing the method according to one of the preceding claims, characterized in that the control device (SE) with the channels (K0 to K11) of the memory (SP) via a common activation line and with the controllable connecting members (SV, SVS), each of which can assume three controllable states, is connected via a selection line (AK) and that the control device (SE) has a pulse shaper stage (PF) controlled by the clock (C) and the bus cycle (BZ) and a clock-controlled programmable counter (PZ) , which are connected by means of a logic logic (Al) so that the pulse shaper stage (PF) cannot emit a ready signal (BS) during the counting time of the counter (PZ). 8. Anordnung nach Anspruch 7, dadurch gekenn­zeichnet, daß beim Einsatz des Speichers (SP) als Datenempfänger die steuerbaren Verbindungsglieder (SVS0 bis SVS11, SVS) jeweils ein Speicherelement aufweisen.8. Arrangement according to claim 7, characterized in that when using the memory (SP) as the data receiver, the controllable connecting links (SVS0 to SVS11, SVS) each have a memory element.
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