EP0149097A2 - Method and arrangement for the failsafe alarm evaluation of a signal line of a hazard signal arrangement - Google Patents

Method and arrangement for the failsafe alarm evaluation of a signal line of a hazard signal arrangement Download PDF

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EP0149097A2
EP0149097A2 EP84114714A EP84114714A EP0149097A2 EP 0149097 A2 EP0149097 A2 EP 0149097A2 EP 84114714 A EP84114714 A EP 84114714A EP 84114714 A EP84114714 A EP 84114714A EP 0149097 A2 EP0149097 A2 EP 0149097A2
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EP
European Patent Office
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signal
flip
input
swsi
output
Prior art date
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Withdrawn
Application number
EP84114714A
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German (de)
French (fr)
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EP0149097A3 (en
Inventor
Joachim Böhm
Hans Michael Dipl.-Ing. Sojka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
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Publication date
Application filed by Siemens AG filed Critical Siemens AG
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Publication of EP0149097A3 publication Critical patent/EP0149097A3/en
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G08—SIGNALLING
    • G08B—SIGNALLING OR CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
    • G08B29/00—Checking or monitoring of signalling or alarm systems; Prevention or correction of operating errors, e.g. preventing unauthorised operation
    • G08B29/18—Prevention or correction of operating errors
    • G08B29/185—Signal analysis techniques for reducing or preventing false alarms or for enhancing the reliability of the system
    • G—PHYSICS
    • G08—SIGNALLING
    • G08B—SIGNALLING OR CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
    • G08B29/00—Checking or monitoring of signalling or alarm systems; Prevention or correction of operating errors, e.g. preventing unauthorised operation
    • G08B29/18—Prevention or correction of operating errors
    • G08B29/20—Calibration, including self-calibrating arrangements
    • G08B29/24—Self-calibration, e.g. compensating for environmental drift or ageing of components

Definitions

  • the invention relates to a method for fail-safe alarm evaluation according to the preamble of claim 1 and to an arrangement for performing this method.
  • delay elements with RC constants or differentiators were provided in the system.
  • time delay elements were arranged which only give an alarm signal after a certain time has passed when a predetermined alarm threshold is exceeded.
  • shortly occurring interference pulses which are caused for example by smoke bursts, lead to an integration of the alarm signal in such fire detectors.
  • false alarm triggering may be delayed.
  • a window discriminator supplied, which generates an threshold signal at the output of the window discriminator as long as an event occurs, as long as the input signal lies outside the window of the window discriminator, ie exceeds an upper or lower threshold value.
  • the window discriminator is followed by a digital disturbance suppression device according to the invention, which periodically checks for a predeterminable time when the threshold signal occurs, that is to say when an event occurs on the detection line, whether the threshold signal is still present. If the threshold signal is still present after this predetermined time has elapsed, the signal is passed on to a message evaluation device which then triggers an alarm or fault message. However, if the threshold signal disappears during the test process because the event on the detection line has disappeared, the test process is stopped immediately. The test process starts again when a threshold signal appears again at the output of the threshold circuit.
  • Another advantage is that operating voltage fluctuations in the method according to the invention cannot have any influence on the disturbance-suppression device, because an integration element with capacitors is not necessary, through which undesired compensating currents flow when the operating voltage changes and could therefore cause false alarms.
  • a clock generator for control can expediently be provided for the periodic test process, the clock frequency of which can be changed automatically in accordance with these disturbance variables in the case of periodically occurring disturbance variables.
  • a plurality of disturbance variable masking devices can be provided, namely one for each detection line, all disturbance variable masking devices being controlled by a common clock generator.
  • the disturbance variable masking device is formed by two storage elements which are either connected in parallel or in series.
  • the memory elements are supplied with a clock signal from the clock generator and with the threshold signal from the window discriminator. Further details of the arrangement of the invention will become apparent from the subordinate rüchen p arrangement drive.
  • Fig. 1 the arrangement of the invention is shown schematically in a control center Z of a hazard alarm system Disturbance suppression device SAE shown. Only one zone ML is shown, although in general several zones are routed to the central office. For example, the following arrangement, which is shown in the block diagram, can be provided for each detection line.
  • the detection line ML leads to a window discriminator FD via a signal limit SB known per se, which protects the subsequent switching devices from overvoltages.
  • the window discriminator FD is, for example, a threshold circuit with an upper and a lower threshold.
  • the quiescent current-monitored DC signaling line (primary line) ML has a quiescent value of 6 volts
  • the upper threshold can be 6.1 volts and the lower threshold 5.9 volts. Fluctuations in idle value within the idle window thus formed do not lead to a signaling status (MZ). If an event on the detection line ML changes the idle state (RZ) because the upper or lower threshold value has been exceeded, the window discriminator FD outputs a threshold signal SWSI at its output A to the disturbance variable deflection device SAE, which is arranged downstream of the window discriminator FD.
  • the digital disturbance suppression device SAE checks periodically, e.g. clock-controlled, a predetermined time, whether the threshold signal SWSI is still present. After the specified time has elapsed, an output signal ASI is sent to a message evaluation device MAE if the threshold signal is still present: With the disappearance of the threshold signal, i.e. When the event disappears on the detection line, the test process is stopped immediately. A new test procedure begins with the occurrence of a new event or with the threshold signal.
  • the message evaluation device MAE which is not shown here and is not the subject of the invention, evaluates the signal now present as a real alarm signal and initiates a corresponding alarm, e.g. optically or acoustically, or gives an alarm message to a downstream device, e.g. to the police or to a security service, or suppresses an alarm message because the area from which the alarm message comes is not armed.
  • a corresponding alarm e.g. optically or acoustically
  • Two series-connected delay flip-flops DFF1 and DFF2 are supplied with the clock signal TS by a clock generator TG at the respective clock input TE of the D flip-flops DFF1 and DFF2.
  • the threshold signal SWSI leads from the output of the window discriminator to the D input of the first flip-flop DFFI and to the respective set input S of the two D flip-flops DFF1 and DFF2.
  • the output Q of the first D flip-flop DFF1 leads to the D input of the second D flip-flop DFF2.
  • the output signal ASI leads from the output Q of the second D flip-flop DFF2 to the message evaluation device MEA.
  • FIG. 3 shows a pulse diagram corresponding to FIG. 2.
  • the threshold signal SWSI is shown, which is either in the idle state RZ or in the signaling state MZ.
  • the output signal ASI which represents an actual idle state RZ 'or a real signaling state MZ' in accordance with the disturbance-suppression device.
  • the positive clock edge of the clock signal TS is present at the time t1.
  • the second positive clock edge of the clock signal is present at time t2.
  • the threshold signal SWSI changes from the idle state RZ to the signaling state MZ.
  • This signal is now at the D input of the first D flip-flop DFF1 and at the same time at the respective set input S of the two D flip-flops.
  • the threshold signal SWSI is still present, so that the first D flip-flop DFF1 is triggered with the rising edge of the clock signal TS (positive edge control) and the input signal, ie the threshold signal SWSI, is output Q from the first D flip-flop DFF1 pending.
  • This threshold signal SWSI is thus present at the D input of the second D flip-flop DFF2, so that the second D flip-flop DFF2 is prepared for the acceptance of the signal present at the D input.
  • the pending signal is accepted, so that the threshold signal SWSI is present as output signal ASI at the output Q of the second D flip-flop DFF2, unless the threshold signal has disappeared in the meantime. Therefore, the threshold signal SWSI must also be present at the set input S of the respective D flip-flop.
  • the flip-flops are reset immediately, so that the output signal ASI also disappears immediately.
  • the output signal ASI as a real detector state MZ 'thus only reaches the message evaluation device MAE if the threshold signal SWSI is present continuously for at least one cycle length T.
  • the threshold signal SWSI disappears, so that the output signal ASI disappears again (RZ ').
  • Further occurring threshold signals SWSI i.e. briefly occurring events (interference pulses) on the detection line, which mean a detection state, are only taking effect as a real signaling state MZ 'at time t9 after the threshold signal SWSI has occurred at time t7.
  • the threshold signal SWSI is applied to the D input of the second D flip-flop DFF2.
  • the threshold signal is given to the Q output of the second D flip-flop with the positive clock pulse at time t9.
  • the output signal ASI also disappears.
  • FIG. 4 shows another embodiment of the disturbance variable masking device. It is formed by two D-flip-flops 0FFl and DFF2 connected in parallel, which are supplied with the clock signal TS by a clock generator TG in such a way that the first D-flip-flop DFF1 is driven at its clock input TE with the positive clock edge and with the negative clock edge, the second D flip-flop DFF2 is driven at its clock input TE.
  • a negation element G2 is connected upstream of the clock input TE of the second D flip-flop DFF2.
  • the threshold signal SWSI is fed to both D inputs and simultaneously to both set inputs S of the respective D flip-flops DFF1 and DFF2.
  • the respective output Q of the two flip-flops leads to a NOR gate Gl, whose output signal ASI leads to the message evaluation device MAE, not shown here.
  • 5 shows the pulse diagram corresponding to FIG. 4.
  • the clock frequency of the clock signal TS is chosen to be half as large and shown as in FIG. 3 in order to have similar relationships as shown in FIG. 3.
  • 5 shows the threshold signal SWSI with the different idle and signaling states RZ and MZ under the clock signal TS. Below this, the output signal ASI is shown, which shows the actual idle state RZ 'and the real message state MZ'.
  • FIGS. 2 and 3 it was said that a threshold signal is present when an event occurs on the detection line. Since it is common practice to work with negative logic, it is the case that with the occurrence of an event on the detection line an otherwise normally occurring threshold signal disappears and the corresponding processes in the circuit accordingly take place, so that the output signal actually disappears when a real message status (MZ ') is pending. An output signal ASI is present when an actual idle state RZ 'is present. In the exemplary embodiment according to FIG. 4 and the corresponding FIG. 5, the facts are to be explained accordingly. With the occurrence of an event on the detection line, the input signal of the interference suppressor device disappears, i.e.
  • the threshold signal SWSI changes from the idle state RZ ("H” state) to the signaling state MZ ("L” state). Since this signal is very short-term and signals that appear later only have an effect for a short time, the actual idle state RZ '(output signal ASI) changes until time t4.
  • the threshold signal SWSI is changed from its idle state RZ to the signaling state MZ. This means that the message status MZ, i.e. the threshold signal SWSI is logic "L” at the respective D input of the D flip-flop.
  • the "L signal” is given to the output Q of the second D flip-flop DFF2 and thus to the second input of the OR gate Gl with the negative clock edge of the clock signal TS.
  • the "L-Wet" of the threshold signal SWSI is given to the output Q of the first D flip-flop DFF1 and thus to the first input of the OR gate Gl. This is how it works Output signal ASI of the OR gate Gl from “H” to the "L” state, so that a real message state MZ 'is given to the message evaluation device MAE at time t4. If the event on the detection line disappears at time t5, the threshold signal SWSI again becomes "H" (idle state RZ).
  • the two flip-flops DFF1 and DFF2 are set to "H" (output Q), so that the output signal ASI is "H” at the output of the OR gate Gl, ie an actual idle state RZ 'is given to the message evaluation device MAE.
  • threshold signal SWSI indicates a signaling state MZ ("L" state) at the time t6, however, this does not come into play because this signaling state already returns to the idle state RZ ("H" at the next possible positive clock edge (at the time t7). -State) has passed.
  • the signaling state MZ of the threshold signal SWSI that has been pending since the time t8 causes the signaling state MZ to be transferred to the output Q of the second flip-flop DFF2 (“L” state) at the time t9.
  • the "L" signal (signaling state MZ) is given to the output Q of the first flip-flop DFF1 at time t10, so that the output signal ASI of the OR gate Gl also has the "L” state and thus has a real reporting status MZ '.
  • the disturbance variable masking device has two D flip-flops DFF1 and DFF2 connected in series, which are acted upon by a clock signal TS from a clock generator TG at the respective clock input TE.
  • the input signal ie the threshold signal SWSI, is fed to the D input of the first flip-flop DFF1 and, in contrast to the exemplary embodiment according to FIG. 2, to an AND gate G3 and to a NOR gate G4.
  • the output of the AND gate G3 leads to the set input S of the two D flip-flops DFF1 and DFF2 and the output of the NOR gate G4 leads to the resept input R of both D flip-flops DFF1 and DFF2.
  • the output Q of the first flip-flop DFF1 is connected to the D input of the second flip-flop DFF2.
  • the output signal ASI is present at the output Q of the second flip-flop DFF2, which leads on the one hand to the message evaluation device MAE and on the other hand to the respective second input of the AND gate G3 and the NOR gate G4.
  • the pulse diagram is shown in FIG. 7 corresponding to FIG. 6.
  • the threshold signal SWSI is shown with two message states MZ1 and MZ2, the first message state MZ1 corresponding to the "H” state and the second message state MZ2 corresponding to the "L” state.
  • the output signal ASI of the second flip-flop DFF2 indicates the real message states MZ ', namely the message state MZ'l with the "H” - and the message state MZ'2 with the "L” level. Short-term changes in the status of the signal, which are smaller than the time period T of the clock frequency, have no effect on the output signal ASI.
  • a change in the signaling state of the threshold signal SWSI from "L" - (MZ2) to the "H” - (MZI) state occurs at time t1 until time t4.
  • the output signal ASI goes in from the second reporting state MZ'2 at time t3 the first reporting status MZ'l.
  • the "H" level at the Q output of the second flip-flop DFF2 and the "H" level of the threshold signal SWSI causes an "H” level at the respective set input S of the two flip-flops DFF1 and D F F2.
  • the output signal ASI is only changed at the time t7, because the short-term changes in the state of the threshold signal SWSI after the time t4 still have no influence on the output signal ASI. Only after the second signaling state M Z2 of the threshold signal SWSI has been present continuously for two positive clock edges immediately following one another after the time t5, namely at the time t6 and at the time t7, is the output signal ASI from the signaling state MZ'l to the signaling state MZ'2 changed.
  • FIG. 8 shows an arrangement in the block diagram in which a plurality of disturbance variable masking devices SAE'1 to SAE'n are controlled in the central station using a common clock generator TG (TG). Otherwise, the arrangement is similar to FIG. 2.
  • One signal line ML1, ML2, ... leads to a signal limitation SB1, SB2, .... This in turn leads to the window discriminator FD1, FD2, ..., its output leads with the threshold signal to the interference suppression device SAI.
  • the output signal ASI leads to Meldungsauskra worn MAE1, MAE2, ....
  • the clock frequency to be changed at periodically occurring disturbance variables corresponding to these disturbances, so that such disorders are easier to eliminate.
  • An arrangement for recognizing the periodically occurring disturbance variables is not specifically shown here.

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Abstract

A method and an arrangement for the failsafe alarm evaluation of a signal line (primary conductor) of a hazard signal system in which the respective signal line states are evaluated in an exchange (Z). An event occurring on the signal line (ML) produces a threshold signal (SWSI) at the output (A) of a window discriminator (FD) installed in the exchange (Z). The threshold signal is maintained for as long as the input signal of the window discriminator (FD) transgresses an upper or a lower threshold value. When the threshold signal (SWSI) occurs, a digital disturbance value suppression device (SAE) connected to the output of the window discriminator (FD) periodically checks for a specified time whether the threshold signal (SWSI) is still present. Only after said specified time has elapsed is an output signal (ASI) fed to the alarm evaluation device (MAE), the checking operation being terminated when the event vanishes and started again if a threshold signal (SWSI) is again present. The disturbance variable suppression device (SAE) has a clock generator (TG) and two memory elements (FF1, FF2) which are arranged in series or parallel and linked to one another and to which the threshold signal (SWSI) and the clock signal (TS) are applied. <IMAGE>

Description

Die Erfindung bezieht sich auf ein Verfahren zur störungssicheren Alarmauswertung gemäß dem Oberbegriff des Anspruchs 1 und auf eine Anordnung zur Durchführung dieses Verfahrens.The invention relates to a method for fail-safe alarm evaluation according to the preamble of claim 1 and to an arrangement for performing this method.

Bei den heute üblichen Gefahrenmeldeanlagen muß bei Ausfall der Netzspannung der uneingeschränkte Betrieb der Anlage über einen längeren Zeitraum mit Hilfe von Akkumulatoren sicher gestellt sein. Um die Kapazität der bereitgestellten Akkumulatoren gering zu halten, werden die Meldelinien (Primärleitungen) im allgemeinen mit nur geringen Ruheströmen betrieben. Zum anderen sollen bei beispielsweise einer ruhestrom-überwachten Gleichstrommeldelinie bereits kleine Widerstandsänderungen der Meldelinie detektiert werden können. Das Auftreten von Störspannungen bei derartigen Meldeanlagen, insbesondere das Auftreten von Störspannungen auf solchen Leitungssystemen, führt leicht zu Fehlalarmen. Derartige Fehlauslösungen müssen deshalb in geeigneter Weise unterdrückt werden.In the usual alarm systems today, if the mains voltage fails, the unrestricted operation of the system must be ensured over a longer period of time with the aid of batteries. In order to keep the capacity of the accumulators provided low, the alarm lines (primary lines) are generally operated with only low quiescent currents. On the other hand, small changes in resistance of the signaling line should already be detectable in the case of a closed-circuit monitored DC signaling line, for example. The occurrence of interference voltages in such signaling systems, in particular the occurrence of interference voltages in such line systems, easily leads to false alarms. Such false trips must therefore be suppressed in a suitable manner.

Solche Störbeeinflussungen wurden bisher durch analoge Maßnahmen unterdrückt. Es wurden beispielsweise Verzögerungsglieder mit RC-Konstanten oder Differenzierglieder in der Anlage vorgesehen. Beispielsweise wurden in ei: ner Brandmeldeanlage in bekannten Brandmeldern Zeitverzögerungsglieder angeordnet, die beim Überschreiten einer vorgegebenen Alarmschwelle erst nach einer gewissen Zeit ein Alarmsignal abgeben. Wie aus der CH-PS 570 016 bekannt ist, hat sich dabei als nachteilig erwiesen, daß kurz hintereinander auftretende Störimpulse, die beispielsweise durch Rauchstöße herorgerufen werden, bei solchen Brandmeldern zu einer Integration des Meldesignals führen. Es kann unter Umständen dennoch zu einer jedoch verzögerten Fehlalarmauslösung kommen. Um dies zu vermeiden wird dort vorgeschlagen, im Brandmelder dem Schwellwertdetektor einen Integrator nachzuschalten, der zwei Zeitkonstanten aufweist, wobei die Auflade-Zeitkonstante größer als die Entladezeitkonstante ist.Such interference has so far been suppressed by analogous measures. For example, delay elements with RC constants or differentiators were provided in the system. For example, in a fire detection system in known fire detectors, time delay elements were arranged which only give an alarm signal after a certain time has passed when a predetermined alarm threshold is exceeded. As known from CH-PS 570 016 is, it has proven to be disadvantageous that shortly occurring interference pulses, which are caused for example by smoke bursts, lead to an integration of the alarm signal in such fire detectors. Under certain circumstances, however, false alarm triggering may be delayed. To avoid this, it is proposed there to connect an integrator in the fire detector to the threshold detector, which has two time constants, the charging time constant being greater than the discharging time constant.

Die dort getroffenen analogen Maßnahmen haben jedoch den Nachteil, daß die Entlade-Zeitkonstante wegen des analogen Verhaltens der notwendigen Bauelemente nicht beliebig kurz gewählt werden kann. Eine Einladezeit von annähernd Null ist mit einem RC-Glied oder anders aufgebauten Integrationsgliedern nicht möglich. Dies hat weiterhin den Nachteil, daß bei einer sehr dichten Aufeinanderfolge von Störimpulsen das Detektionssignal einer Schwellwertschaltung immer noch aufintegriert werden kann und somit zu einem Fehlalarm führen kann. Außerdem sind derartige Schaltungsanordnungen in IC-und Gate-Array-Schaltungen nicht anwendbar. Es ist daher Aufgabe der Erfindung ein Verfahren und eine Anordnung anzugeben, mit dem bzw. mit der in einer Gefahrenmeldeanlage auftretende Störungsimpulse erkannt und unterdrückt werden können, um eine störungssichere Alarmauswertung zu gewährleisten.However, the analog measures taken there have the disadvantage that the discharge time constant cannot be chosen to be as short as desired because of the analog behavior of the necessary components. An invitation time of almost zero is not possible with an RC element or other integration elements. This has the further disadvantage that, in the case of a very dense succession of interference pulses, the detection signal of a threshold circuit can still be integrated and can therefore lead to a false alarm. In addition, such circuit arrangements are not applicable in IC and gate array circuits. It is therefore an object of the invention to provide a method and an arrangement with which or with which fault pulses occurring in a hazard alarm system can be recognized and suppressed in order to ensure a fault-free alarm evaluation.

Die Aufgabe wird mit dem erfindungsgemäßen Verfahren gemäß den kennzeichenden Merkmalen des Anspruchs 1 und mit der Anordnung zur Durchführung dieses Verfahrens gemäß dem Anspruch 4 gelöst.The object is achieved with the inventive method according to the characterizing features of claim 1 and with the arrangement for carrying out this method according to claim 4.

In einer Zentrale einer Gefahrenmeldeanlage werden die auf einer Meldelinie auftretenden Ereignisse einem Fensterdiskriminator zugeführt, der bei Auftreten eines Ereignisses solange ein Schwellensignal am Ausgang des Fensterdiskriminators erzeugt, solange das Eingangssignal außerhalb dem Ruhefenster des Fensterdiskriminators liegt, d.h. einen oberen oder unteren Schwellenwert überschreitet. Dem Fensterdiskriminator ist eine erfindungsgemäße digitale Störgrößen-Ausblendeinrichtung nachgeschaltet, die mit dem Auftreten des Schwellensignals, also mit dem Auftreten eines Ereignisses auf der Meldelinie, periodisch für eine vorgebbare Zeit prüft, ob das Schwellensignal noch ansteht. Steht nach Ablauf dieser vorgegebenen Zeit das Schwellensignal noch an, so wird das Signal an eine Meldungsauswerteeinrichtung weiter gegeben, die dann eine Alarm- oder Störungsmeldung veranlaßt. Wenn jedoch während des Prüfvorgangs das Schwellensignal verschwindet, weil das Ereignis auf der Meldelinie verschwunden ist, so wird der Prüfvorgang sofort abgebrochen. Mit dem erneuten Auftreten eines Schwellensignals am Ausgang der Schwellwertschaltung beginnt wieder der Prüfvorgang.In a central a Gefahrenmeldeanla g e events occurring on a signal line are a window discriminator supplied, which generates an threshold signal at the output of the window discriminator as long as an event occurs, as long as the input signal lies outside the window of the window discriminator, ie exceeds an upper or lower threshold value. The window discriminator is followed by a digital disturbance suppression device according to the invention, which periodically checks for a predeterminable time when the threshold signal occurs, that is to say when an event occurs on the detection line, whether the threshold signal is still present. If the threshold signal is still present after this predetermined time has elapsed, the signal is passed on to a message evaluation device which then triggers an alarm or fault message. However, if the threshold signal disappears during the test process because the event on the detection line has disappeared, the test process is stopped immediately. The test process starts again when a threshold signal appears again at the output of the threshold circuit.

Mit Hilfe des erfindungsgemäßen Verfahrens ist es möglich tatsächliche Meldeereignisse von Störgrößen zu unterscheiden, da diese gegenüber den Auswertekriterien einer Meldelinie ein differentes Zeitverhalten aufweisen. Würde während der vorgegebenen Zeit nur geprüft, ob das Schwellensignal noch ansteht, ohne dabei ein zwischenzeitliches Verschwinden des Schwellensignals zu berücksichtigen, so könnte, weil beim jeweiligen Aufprüfen jedesmal das Schwellensignal ansteht, nach Ablauf der Zeit für den Prüfvorgang eine Fehlalarmmeldung veranlaßt werden. Ein in der Zwischenzeit, beispielsweise zwischen zwei Prüfschritten, nicht mehr anstehendes Ereignis auf der Meldelinie, weil kurzfristig die Störimpulse verschwunden sind, würde nicht erkannt werden und zu einer Fehlmeldung führen, wenn nicht, _wie beim erfindungsgemäßen Verfahren vorgesehen ist, das Verschwinden des Schwellensignals den Prüfvorgang beendet. Daraus ergibt sich der Vorteil, daß in relativ kurzen Zeitabständen hintereinander auftretende Störimpulse zu keiner Fehlalarmauslösung führen. Auch können sehr dicht aufeinanderfolgende Störimpulse keinen Fehlalarm auslösen, weil das Schwellensignal nicht aufintegriert wird.With the aid of the method according to the invention, it is possible to distinguish actual reporting events from disturbance variables, since these have a different time behavior than the evaluation criteria of a reporting line. If only a check was carried out during the specified time to determine whether the threshold signal was still pending without taking into account an intermittent disappearance of the threshold signal, then a false alarm message could be triggered because the threshold signal is present each time the test is carried out. An event that is no longer pending in the meantime, for example between two test steps, because the interference pulses have disappeared for a short time, would not be recognized and would lead to an error message, if not, as in the method according to the invention is provided, the disappearance of the threshold signal ends the test process. This has the advantage that interference pulses occurring in succession at relatively short time intervals do not trigger a false alarm. Also, very close successive interference pulses cannot trigger a false alarm because the threshold signal is not integrated.

Ein weiterer Vorteil ist dadurch gegeben, daß bei dem erfindungsgemäßen Verfahren Betriebsspannungsschwankungen keinen Einfluß auf die Störgrößen-Ausblendeinrichtung haben können, weil kein Integrationsglied mit Kondensatoren notwendig ist, über die unerwünschten Ausgleichströme bei Betriebsspannungsänderungen fließen und somit Fehlmeldungen verursachen könnten.Another advantage is that operating voltage fluctuations in the method according to the invention cannot have any influence on the disturbance-suppression device, because an integration element with capacitors is not necessary, through which undesired compensating currents flow when the operating voltage changes and could therefore cause false alarms.

Zweckmäßigerweise kann bei dem erfindungsgemäßen Verfahren für den periodischen Prüfvorgang ein Taktgenerator zur Steuerung vorgesehen sein, dessen Taktfrequenz bei periodisch auftretenden Störgrößen selbsttätig entsprechend dieser Störgrößen geändert werden kann.In the method according to the invention, a clock generator for control can expediently be provided for the periodic test process, the clock frequency of which can be changed automatically in accordance with these disturbance variables in the case of periodically occurring disturbance variables.

In Weiterbildung der Erfindung können mehrere Störgrößen-Ausblendeinrichtungen vorgesehen sein, nämlich für jede Meldelinie eine, wobei alle Störgrößen Ausblendeinrichtungen von einem gemeinsamen Taktgenerator gesteuert werden.In a further development of the invention, a plurality of disturbance variable masking devices can be provided, namely one for each detection line, all disturbance variable masking devices being controlled by a common clock generator.

Zur Durchführung des erfindungsgemäßen Verfahrens ist die Störgrößen-Ausblendeeinrichtung von zwei Speicherelementen gebildet, die entweder parallel oder in Serie geschaltet sind. Dabei sind die Speicherelemente mit einen Taktsignal des Taktgeneratcrs und mit dem Schwellensignal des Fensterdiskriminators beaufschlagt. Weitere Einzelheiten der erfindungsgemäßen Anordnung ergeben sich aus den untergeordneten Anordnungsansprüchen.To carry out the method according to the invention, the disturbance variable masking device is formed by two storage elements which are either connected in parallel or in series. The memory elements are supplied with a clock signal from the clock generator and with the threshold signal from the window discriminator. Further details of the arrangement of the invention will become apparent from the subordinate rüchen p arrangement drive.

Anhand der Zeichnung wird das erfindungsgemäße Verfahren und die Anordnung hierzu an mehreren Ausführungsbeispielen im folgenden näher erläutert.The method according to the invention and the arrangement for this purpose are explained in more detail below with the aid of several exemplary embodiments.

Dabei zeigen

  • Fig. 1 eine prinzipielle Anordnung einer erfindungsgemäßen Störgrößen-Ausblendeinrichtung in einer Zentrale einer Gefahrenmeldeanlage im Blockschaltbild,
  • Fig. 2 ein mögliches Ausführungsbeispiel der Störgrößen-Ausblendeinrichtung in Form von zwei taktgesteuerten D-Flip-Flops in Serienschaltung zur Bewertung eines Meldezustandes,
  • Fig. 3 ein Impulsdiagramm entsprechend der Fig. 2,
  • .Fig. 4 eine Störgrößen-Ausblendeinrichtung mit zwei taktflankengesteuerten D-Flip-Flops in Parallelschaltung,
  • Fig. 5 ein Pulsdiagramm entsprechend der Fig. 4,
  • Fig. 6 eine Störgrößen-Ausbleneinrichtung mit zwei taktflankengesteuerten D-Flip-Flops in Serienschaltung zur Bewertung zweier Meldezustände,
  • Fig. 7 ein Pulsdiagramm entsprechend der Fig. 6 und
  • Fig. 8 eine Anordnung mehrerer Störgrößen-Ausblendeinrichtungen mit einem gemeinsamen, steuerbaren Taktgenerator in einer Zentrale mit mehreren Meldelinien im Blockschaltbild.
Show
  • 1 shows a basic arrangement of a disturbance variable masking device according to the invention in a control center of a hazard detection system in a block diagram,
  • 2 shows a possible exemplary embodiment of the disturbance variable masking device in the form of two clock-controlled D flip-flops in series connection for evaluating a signaling state,
  • 3 is a timing diagram corresponding to FIG. 2,
  • .Fig. 4 a disturbance variable masking device with two clock edge-controlled D flip-flops connected in parallel,
  • 5 shows a pulse diagram corresponding to FIG. 4,
  • 6 shows a disturbance variable deflection device with two clock-edge-controlled D flip-flops in series connection for evaluating two signaling states,
  • Fig. 7 is a pulse diagram corresponding to Figs. 6 and
  • 8 shows an arrangement of a plurality of disturbance variable masking devices with a common, controllable clock generator in a control center with a plurality of detection lines in the block diagram.

In Fig. 1 ist in einer Zentrale Z einer-Gefahrenmeldeanlage schematisch die Anordnung der erfindungsgemäßen Störgrößen-Ausblendeinrichtung SAE dargestellt. Dabei ist lediglich eine Meldelinie ML gezeigt, obwohl im allgemeinen mehrere Meldelinien an die Zentrale geführt sind. Beispielsweise kann für jede Meldelinie folgende Anordnung, die im Blockschaltbild dargestellt ist, vorgesehen sein. Die Meldelinie ML führt über eine an sich bekannte Signalbegrenzung SB, die die nachfolgenden Schalteinrichtungen vor Überspannungen schützt, auf einen Fensterdiskriminator FD. Der Fensterdiskriminator FD ist beispielsweise eine Schwellwertschaltung mit einem oberen und einem unteren Schwellenwert. Hat die z.B. ruhestrom-überwachte Gleichstrom-Meldelinie (Primärleitung) ML den Ruhewert von 6 Volt, so kann die obere Schwelle 6,1 Volt und die untere Schwelle 5,9 Volt betragen. Ruhewertschwankungen innerhalb des dadurch gebildeten Ruhefensters führen zu keinem Meldezustand (MZ). Verändert ein Ereignis auf der Meldelinie ML den Ruhezustand (RZ), weil der obere oder untere Schwellenwert überschritten wurde, so gibt der Fensterdiskriminator FD an seinem Ausgang A ein Schwellensignal SWSI an die Störgrößen-Ausbleneinrichtung SAE ab, die dem Fensterdiskriminator FD nachgeordnet ist.In Fig. 1, the arrangement of the invention is shown schematically in a control center Z of a hazard alarm system Disturbance suppression device SAE shown. Only one zone ML is shown, although in general several zones are routed to the central office. For example, the following arrangement, which is shown in the block diagram, can be provided for each detection line. The detection line ML leads to a window discriminator FD via a signal limit SB known per se, which protects the subsequent switching devices from overvoltages. The window discriminator FD is, for example, a threshold circuit with an upper and a lower threshold. If, for example, the quiescent current-monitored DC signaling line (primary line) ML has a quiescent value of 6 volts, the upper threshold can be 6.1 volts and the lower threshold 5.9 volts. Fluctuations in idle value within the idle window thus formed do not lead to a signaling status (MZ). If an event on the detection line ML changes the idle state (RZ) because the upper or lower threshold value has been exceeded, the window discriminator FD outputs a threshold signal SWSI at its output A to the disturbance variable deflection device SAE, which is arranged downstream of the window discriminator FD.

Mit dem Anstehen des Schwellensignals SWSI prüft die digitale Störgrößen-Ausblendeinrichtung SAE periodisch, z.B. taktgesteuert, eine vorgegebene Zeit, ob das Schwellensignal SWSI immer noch ansteht. Nach Ablauf der vorgegebenen Zeit wird ein Ausgangssignal ASI an eine Meldungsauswerteeinrichtung MAE abgegeben, wenn das Schwellensignal noch ansteht: Mit den Verschwinden des Schwellensignals, d.h. mit dem Verschwinden des Ereignisses auf der Meldelinie , wird der Prüfvorgang sofort abgebrochen. Mit dem Auftreten eines erneuten Ereignisses bzw. mit dem Schwellensignal beginnt ein neuer Prüfvorgang.With the presence of the threshold signal SWSI, the digital disturbance suppression device SAE checks periodically, e.g. clock-controlled, a predetermined time, whether the threshold signal SWSI is still present. After the specified time has elapsed, an output signal ASI is sent to a message evaluation device MAE if the threshold signal is still present: With the disappearance of the threshold signal, i.e. When the event disappears on the detection line, the test process is stopped immediately. A new test procedure begins with the occurrence of a new event or with the threshold signal.

Die Meldungsauswerteeinrichtung MAE, die hier nicht dargestellt ist und nicht Gegenstand der Erfindung ist, wertet das nun als echtes Alarmsignal anstehende Signal aus und veranlaßt eine entsprechende Alarmgabe, z.B. optisch oder akustisch, oder gibt eine Alarmmeldung an eine nachgeordnete Einrichtung, z.B. bei der Polizei oder bei einen Sicherheitsdienst weiter, oder unterdrückt eine Alarmmeldung, weil der Bereich, aus den die Alarmmeldung kommt, nicht scharf geschaltet ist.The message evaluation device MAE, which is not shown here and is not the subject of the invention, evaluates the signal now present as a real alarm signal and initiates a corresponding alarm, e.g. optically or acoustically, or gives an alarm message to a downstream device, e.g. to the police or to a security service, or suppresses an alarm message because the area from which the alarm message comes is not armed.

In Fig. 2 ist eine mögliche Schaltung der erfindungsgemäßgen digitalen Störgrößen-Ausblendeinrichtung gezeigt. Zwei hintereinander geschaltete Delay-Flip-Flops DFF1 und DFF2 werden von einem Taktgenerator TG am jeweiligen Takteingang TE der D-Flip-Flops DFF1 und DFF2 mit dem Taktsignal TS beaufschlagt. Das Schwellensignal SWSI führt vom Ausgang des Fensterdiskriminators an den D-Eingang des ersten Flip-Flops DFFI und an den jeweiligen Setzeingang S der.beiden D-Flip-Flops DFF1 und DFF2. Der Ausgang Q des ersten D-Flip-Flops DFF1 führt auf den D-Eingang des zweiten D-Flip-Flops DFF2. Vom Ausgang Q des zweiten D-Flip-Flops DFF2 führt das Ausgangssignal ASI auf die Meldungsauswerteeinrichtung MEA.2 shows a possible circuit of the digital disturbance variable masking device according to the invention. Two series-connected delay flip-flops DFF1 and DFF2 are supplied with the clock signal TS by a clock generator TG at the respective clock input TE of the D flip-flops DFF1 and DFF2. The threshold signal SWSI leads from the output of the window discriminator to the D input of the first flip-flop DFFI and to the respective set input S of the two D flip-flops DFF1 and DFF2. The output Q of the first D flip-flop DFF1 leads to the D input of the second D flip-flop DFF2. The output signal ASI leads from the output Q of the second D flip-flop DFF2 to the message evaluation device MEA.

In Fig. 3 ist entsprechend der Fig. 2 ein Pulsdiagramm dargestellt. Unterhalb dem Taktsignal TS mit einer Taktzeit von T ist das Schwellensignal SWSI dargestellt, das sich entweder im Ruhezustand RZ oder im Meldezustand MZ befindet. Darunter ist das Ausgangssignal ASI dargestellt, das entsprechend der Störgrößen-Ausblendeinrichtung einen tatsächlichen Ruhezustand RZ' oder einen echten Meldezustand MZ' repräsentiert. Zum Zeitpunkt tl steht die positive Taktflanke des Taktsignals TS an. Zum Zeitpunkt t2 steht die zweite positive Taktflanke des Taktsignals an. Zu beiden Zeitpunkten steht kein Schwellensignal SWSI an, so daß am Eingang der Störgrößen-Ausblendeinrichtung kein Meldezustand (MZ) ansteht. Zum Zeitpunkt t3 jedoch ändert sich das Schwellensignal SWSI vom Ruhezustand RZ in den Meldezustand MZ. Dieses Signal steht nun am DEingang des ersten D-Flip-Flops DFF1 und gleichzeitig am jeweiligen Setzeingang S der beiden D-Flip-Flops. Zum Zeitpunkt t4 steht das Schwellensignal SWSI noch immer an, so daß mit der Anstiegsflanke des Taktsignals TS (positive Flankensteuerung) das erste D-Flip-Flop DFF1 ausgelöst wird und am Ausgang Q des ersten D-FlipFlops DFF1 das Eingangssignal, d.h. das Schwellensignal SWSI ansteht. Dieses Schwellensignal SWSI steht somit am D-Eingang des zweiten D-Flip- Flops DFF2 an, so daß das zweite D-Flip-Flop DFF2 für die Übernahme des am D-Eingang anstehenden Signals vorbereitet ist.3 shows a pulse diagram corresponding to FIG. 2. Below the clock signal TS with a clock time of T, the threshold signal SWSI is shown, which is either in the idle state RZ or in the signaling state MZ. Below this is shown the output signal ASI, which represents an actual idle state RZ 'or a real signaling state MZ' in accordance with the disturbance-suppression device. The positive clock edge of the clock signal TS is present at the time t1. The second positive clock edge of the clock signal is present at time t2. There is no SWSI threshold signal at both times, so that there is no signaling state (MZ) at the input of the disturbance masking device. At time t3, however, the threshold signal SWSI changes from the idle state RZ to the signaling state MZ. This signal is now at the D input of the first D flip-flop DFF1 and at the same time at the respective set input S of the two D flip-flops. At time t4, the threshold signal SWSI is still present, so that the first D flip-flop DFF1 is triggered with the rising edge of the clock signal TS (positive edge control) and the input signal, ie the threshold signal SWSI, is output Q from the first D flip-flop DFF1 pending. This threshold signal SWSI is thus present at the D input of the second D flip-flop DFF2, so that the second D flip-flop DFF2 is prepared for the acceptance of the signal present at the D input.

Mit dem folgenden positiven Taktimpuls, also zum Zeitpunkt t5, wird das anstehende Signal übernommen, so daß am Ausgang Q des zweiten D-Flip-Flops DFF2 das Schwellensignal SWSI als Ausgangssignal ASI ansteht, sofern nicht in der Zwischenzeit das Schwellensignal verschwunden ist. Deshalb muß das Schwellensignal SWSI auch am Setzeingang S des jeweiligen D-Flip-Flops anstehen. Mit dem Verschwinden des Schwellensignals SWSI werden nämlich die Flip- Flops sofort zurückgesetzt, so daß das Ausgangssignal ASI ebenfalls sofort verschwindet. Es gelangt also das Ausgangssignal ASI als echter Melderzustand MZ' nur an die Meldungsauswerteeinrichtung MAE, wenn das Schwellensignal SWSI mindestens eine Taktlänge T ununterbrochen ansteht. Zum Zeitpunkt t6 verschwindet das Schwellensignal SWSI, so daß das Ausgangssignal ASI wieder verschwindet (RZ'). Weitere auftretende Schwellensignale SWSI, also kurzzeitig auftretende Ereignisse (Störimpulse) auf der Meldelinie, die einen Meldezustand bedeuten, wirken sich erst als echter Meldezustand MZ' zum Zeitpunkt t9 aus, nachdem das Schwellensignal SWSI zum Zeitpunkt t7 aufgetreten ist. Zum Zeitpunkt t8 wird mit der positiven Taktflanke des Taktsignals TS des Schwellensignal SWSI auf den D- Eingang des zweiten D-Flip-Flops DFF2. Damit wird mit dem positiven Taktimpuls zum Zeitpunkt t9 das Schwellensignal an den Q-Ausgang des zweiten D-Flip-Flops gegeben. Mit dem Verschwinden des Schwellensignals SWSI zum Zeitpunkt t10 verschwindet auch das Ausgangssignal ASI.With the following positive clock pulse, that is to say at time t5, the pending signal is accepted, so that the threshold signal SWSI is present as output signal ASI at the output Q of the second D flip-flop DFF2, unless the threshold signal has disappeared in the meantime. Therefore, the threshold signal SWSI must also be present at the set input S of the respective D flip-flop. When the threshold signal SWSI disappears, the flip-flops are reset immediately, so that the output signal ASI also disappears immediately. The output signal ASI as a real detector state MZ 'thus only reaches the message evaluation device MAE if the threshold signal SWSI is present continuously for at least one cycle length T. At time t6, the threshold signal SWSI disappears, so that the output signal ASI disappears again (RZ '). Further occurring threshold signals SWSI, i.e. briefly occurring events (interference pulses) on the detection line, which mean a detection state, are only taking effect as a real signaling state MZ 'at time t9 after the threshold signal SWSI has occurred at time t7. At time t8, with the positive clock edge of the clock signal TS, the threshold signal SWSI is applied to the D input of the second D flip-flop DFF2. Thus, the threshold signal is given to the Q output of the second D flip-flop with the positive clock pulse at time t9. With the disappearance of the threshold signal SWSI at time t10, the output signal ASI also disappears.

In Fig. 4 ist eine andere Ausführungsform der Störgrößen-Ausblendeinrichtung gezeigt. Sie ist von zwei parallel geschalteten D-Flip-Flops 0FFl und DFF2 gebildet, die von einem Taktgenerator TG mit dem Taktsignal TS derart beaufschlagt werden, daß mit der positiven Taktflanke das erste D-Flip-Flop DFF1 an seinem Takteingang TE angesteuert wird und mit der negativen Taktflanke das zweite D-Flip-Flop DFF2 an seinem Takteingang TE angesteuert wird. Zu diesen Zweck ist dem Takteingang TE des zweiten D-Flip-Flops DFF2 eine Negationsglied G2 vorgeschaltet. Das Schwellensignal SWSI ist an beide D-Eingänge und gleichzeitig an beide Setzeingänge S der jeweiligen D-Flip-Flops DFF1 und DFF2 geführt. Der jeweilige Ausgang Q der beiden Flip-Flops führt auf ein NOR-Glied Gl, dessen Ausgangssignal ASI auf die hier nicht gezeigte Meldungsauswerteeinrichtung MAE führt.4 shows another embodiment of the disturbance variable masking device. It is formed by two D-flip-flops 0FFl and DFF2 connected in parallel, which are supplied with the clock signal TS by a clock generator TG in such a way that the first D-flip-flop DFF1 is driven at its clock input TE with the positive clock edge and with the negative clock edge, the second D flip-flop DFF2 is driven at its clock input TE. For this purpose, a negation element G2 is connected upstream of the clock input TE of the second D flip-flop DFF2. The threshold signal SWSI is fed to both D inputs and simultaneously to both set inputs S of the respective D flip-flops DFF1 and DFF2. The respective output Q of the two flip-flops leads to a NOR gate Gl, whose output signal ASI leads to the message evaluation device MAE, not shown here.

In Fig. 5 ist entsprechend der Fig. 4 das Pulsdiagramm dargestellt. Dabei ist die Taktfrequenz des Taktsignals TS halb so groß gewählt und dargestellt wie bei Fig. 3, um ähnliche Verhältnisse wie in Fig. 3 gezeigt, zu haben. In Fig. 5 ist unter dem Taktsignal TS das Schwellensignal SWSI mit den unterschiedlichen Ruhe- und Meldezuständen RZ und MZ dargestellt. Darunter ist das Ausgangssignal ASI dargestellt, daß den tatsächlichen Ruhezustand RZ' und den echten Meldezustand MZ' zeigt.5 shows the pulse diagram corresponding to FIG. 4. The clock frequency of the clock signal TS is chosen to be half as large and shown as in FIG. 3 in order to have similar relationships as shown in FIG. 3. 5 shows the threshold signal SWSI with the different idle and signaling states RZ and MZ under the clock signal TS. Below this, the output signal ASI is shown, which shows the actual idle state RZ 'and the real message state MZ'.

Bei der Erläuterung der Fig. 2 und 3 wurde gesagt, daß mit dem Auftreten eines Ereignisses auf der Meldelinie ein Schwellensignal ansteht. Da es allgemein üblich ist, mit negativer Logik zu arbeiten, ist es so, daß mit dem Auftreten eines Ereignisses auf der Meldelinie ein sonst normalerweise anstehendes Schwellensignal verschwindet und dementsprechend die entsprechenden Abläufe in der Schaltung stattfinden, so daß dann tatsächlich das Ausgangssignal verschwindet, wenn ein echter Meldezustand (MZ') ansteht. Ein Ausgangssignal ASI steht an, wenn ein tatsächlicher Ruhezustand RZ' ansteht. Im Ausführungsbeispiel gemäß der Fig. 4 und der entsprechenden Fig. 5 soll der Sachverhalt entsprechend erläutert werden. Mit dem Auftreten eines Ereignisses auf der Meldelinie verschwindet das Eingangssignal der Störgrößen Ausblendeinrichtung, d.h. das Schwellensignal SWSI geht vom Ruhezustand RZ ("H"-Zustand) in den Meldezustand MZ ("L"-Zustand) über. Da dieses Signal sehr kurzfristig ist und auch später auftretende Signale nur kurze Zeit sich auswirken, ändert sich der tatsächliche Ruhezustand RZ' (Ausgangssignal ASI) bis zum Zeitpunkt t4. Zum Zeitpunkt t2 wird mit dem Auftreten eines Ereignisses auf der Meldelinie das Schwellensignal SWSI von seinem Ruhezustand RZ in den Meldezustand MZ geändert. Dadurch steht der Meldezustand MZ, d.h. das Schwellensignal SWSI ist logisch "L", an den jeweiligen D-Eingang des D-Flip-Flops an. Zum Zeitpunkt t3 wird mit der negativen Taktflanke des Taktsignals TS das "L-Signal" an den Ausgang Q des zweiten D-Flip-Flops DFF2 und damit zum zweiten Eingang des ODER-Gliedes Gl gegeben.In the explanation of FIGS. 2 and 3, it was said that a threshold signal is present when an event occurs on the detection line. Since it is common practice to work with negative logic, it is the case that with the occurrence of an event on the detection line an otherwise normally occurring threshold signal disappears and the corresponding processes in the circuit accordingly take place, so that the output signal actually disappears when a real message status (MZ ') is pending. An output signal ASI is present when an actual idle state RZ 'is present. In the exemplary embodiment according to FIG. 4 and the corresponding FIG. 5, the facts are to be explained accordingly. With the occurrence of an event on the detection line, the input signal of the interference suppressor device disappears, i.e. the threshold signal SWSI changes from the idle state RZ ("H" state) to the signaling state MZ ("L" state). Since this signal is very short-term and signals that appear later only have an effect for a short time, the actual idle state RZ '(output signal ASI) changes until time t4. At time t2, when an event occurs on the signaling line, the threshold signal SWSI is changed from its idle state RZ to the signaling state MZ. This means that the message status MZ, i.e. the threshold signal SWSI is logic "L" at the respective D input of the D flip-flop. At time t3, the "L signal" is given to the output Q of the second D flip-flop DFF2 and thus to the second input of the OR gate Gl with the negative clock edge of the clock signal TS.

Mit der folgenden positiven Taktflanke wird der "L-Wet" des Schwellensignals SWSI an den Ausgang Q des ersten D-Flip-Flops DFF1 und damit an den ersten Eingang des ODER-Gliedes Gl gegeben. Dadurch geht das Ausgangssignals ASI des ODER-Gliedes Gl vom "H" in den "L"-Zustand über, so daß zum Zeitpuntk t4 ein echter Meldezustand MZ' an die Meldungsauswerteeinrichtung MAE gegeben wird. Verschwindet zum Zeitpunkt t5 das Ereignis auf der Meldelinie, so wird das Schwellensignals SWSI wieder "H" (Ruhezustand RZ). Gleichzeitig werden die beiden Flip-Flops DFF1 und DFF2 auf "H" gesetzt (Ausgang Q), so daß am Ausgang vom ODER-Glied Gl das Ausgangssignal ASI "H" ist, also ein tatsächlicher Ruhezustand RZ' an die Meldungsauswerteeinrichtung MAE gegeben wird.With the following positive clock edge, the "L-Wet" of the threshold signal SWSI is given to the output Q of the first D flip-flop DFF1 and thus to the first input of the OR gate Gl. This is how it works Output signal ASI of the OR gate Gl from "H" to the "L" state, so that a real message state MZ 'is given to the message evaluation device MAE at time t4. If the event on the detection line disappears at time t5, the threshold signal SWSI again becomes "H" (idle state RZ). At the same time, the two flip-flops DFF1 and DFF2 are set to "H" (output Q), so that the output signal ASI is "H" at the output of the OR gate Gl, ie an actual idle state RZ 'is given to the message evaluation device MAE.

Gibt zum Zeitpunkt t6 das Schwellensignal SWSI einen Meldezustand MZ ("L"-Zustand) an, so kommt dieser jedoch nicht zum Tragen, weil dieser Meldezustand bei der nächstmöglichen positiven Taktflanke (zum Zeitpunkt t7) schon wieder in den Ruhezustand RZ ("H"-Zustand) übergegangen ist. Der seit dem Zeitpunkt t8 anstehende Meldezustand MZ des Schwellensignals SWSI bewirkt mit der negativen Taktflanke zum Zeitpunkt t9 die Übergabe des MeldezustandsMZ an den Ausgang Q des zweiten Flip- Flops DFF2 ("L"-Zustand). Mit der folgenden positiven Taktflanke wird zum Zeitpunkt t10 das "L"-Signal (Meldezustand MZ) an den Ausgang Q des ersten Flip-Flops DFF1 gegeben, so daß das Ausgangssignal ASI des ODER-Gliedes Gl ebenfalls den "L"-Zustand und somit einen echten Meldezustand MZ' aufweist. Dieser echte Meldezustand MZ' geht zum Zeitpunkt tll mit dem Verschwinden des Ereignisses, d.h. das Schwellensignal SWSI ist "H"(Ruhezustand RZ), wieder in den tatsächlichen Ruhezustand RZ' (Ausgangssignal ASI ist "H") über.If the threshold signal SWSI indicates a signaling state MZ ("L" state) at the time t6, however, this does not come into play because this signaling state already returns to the idle state RZ ("H" at the next possible positive clock edge (at the time t7). -State) has passed. The signaling state MZ of the threshold signal SWSI that has been pending since the time t8 causes the signaling state MZ to be transferred to the output Q of the second flip-flop DFF2 (“L” state) at the time t9. With the following positive clock edge, the "L" signal (signaling state MZ) is given to the output Q of the first flip-flop DFF1 at time t10, so that the output signal ASI of the OR gate Gl also has the "L" state and thus has a real reporting status MZ '. This real message state MZ 'goes at time tll with the disappearance of the event, i.e. the threshold signal SWSI is "H" (idle state RZ), again in the actual idle state RZ '(output signal ASI is "H").

Mit der in Fig. 6 dargestellten Schaltungsanordnung einer Störgrößen-Ausblendeinrichtung können zwei verschiedene Meldekriterien, nämlich die Meldezustände MZ1 und MZ2 überwacht werden, die als echte Melderzustände MZ'l und MZ'2 als Ausgangssignal ASI an die Meldungsauswerteeinrichtung MAE gegeben werden. Die Störgrößen-Ausblendeinrichtung weist zwei hintereinandergeschaltete D-Flip- Flops DFFl und DFF2 auf, die mit einen Taktsignal TS eines Taktgenerators TG am jeweiligen Takteingang TE beaufschlagt sind. Das Eingangssignal, d.h. das Schwellensignal SWSI ist auf den D-Eingang des ersten Flip-Flops DFF1 und im Gegensatz zum Auführunsbeispiel gemäß der Fig. 2 sowohl auf ein UND-Glied G3 als auch auf ein NOR-Glied G4 geführt. Der Ausgang des UND-Gliedes G3 führt jeweils auf den Setzeingang S der beiden D-FlipFlops DFF1 und DFF2 und der Ausgang des NOR-Gliedes G4 führt jeweils auf den Resept-Eingang R beider D-FlipFlops DFF1 und DFF2. Der Ausgang Q des ersten Flip-Flops DFF1 ist mit den D-Eingang des zweiten Flip-Flops DFF2 verbunden. Am Ausgang Q des zweiten Flip-Flops DFF2 steht das Ausgangssignal ASI an, das einerseits zur Meldungsauswerteeinrichtung MAE und andererseits auf den jeweiligen zweiten Eingang des UND-Gliedes G3 und des NOR-Gliedes G4 führt.With the circuit arrangement of a disturbance variable masking device shown in FIG. 6, two different reporting criteria, namely the reporting states MZ1 and MZ2, can be monitored, which are real detector states MZ'l and MZ'2 are given as output signal ASI to the message evaluation device MAE. The disturbance variable masking device has two D flip-flops DFF1 and DFF2 connected in series, which are acted upon by a clock signal TS from a clock generator TG at the respective clock input TE. The input signal, ie the threshold signal SWSI, is fed to the D input of the first flip-flop DFF1 and, in contrast to the exemplary embodiment according to FIG. 2, to an AND gate G3 and to a NOR gate G4. The output of the AND gate G3 leads to the set input S of the two D flip-flops DFF1 and DFF2 and the output of the NOR gate G4 leads to the resept input R of both D flip-flops DFF1 and DFF2. The output Q of the first flip-flop DFF1 is connected to the D input of the second flip-flop DFF2. The output signal ASI is present at the output Q of the second flip-flop DFF2, which leads on the one hand to the message evaluation device MAE and on the other hand to the respective second input of the AND gate G3 and the NOR gate G4.

In Fig. 7 ist entspechend zur Fig. 6 das Pulsdiagramm dargestellt. Unterhalb dem Taktsignal TS ist das Schwellensignal SWSI mit zwei Meldezuständen MZ1 und MZ2 dargestellt, wobei der erste Meldezustand MZ1 dem "H"- und der zweite Meldezustand MZ2 den "L"-Zustand entspricht. Das Ausgangssignal ASI des zweiten Flip-Flops DFF2 gibt die echten Meldezustände MZ' an, nämlich den Meldezustand MZ'l mit dem "H"- und den Meldezustand MZ'2 mit den "L"-Pegel. Kurzfristige Meldezustandsänderungen, die kleiner als die Zeitdauer T der Taktfrequenz sind, wirken sich auf das Ausgangssignal ASI nicht aus. Eine zum Zeitpunkt tl auftretende Meldezustandsänderung des Schwellensignals SWSI vom "L"-(MZ2) auf den "H"-(MZI)Zustand steht bis zum Zeitpunkt t4 ununterbrochen an. Das Ausgangssignal ASI geht zum Zeitpunkt t3 vom zweiten Meldezustand MZ'2 in den ersten Meldezustand MZ'l über. Der "H"-Pegel am Q Ausgang des zweiten Flip-Flopos DFF2 und der "H"-Pegel des Schwellensignals SWSI bewirkt einen "H"-Pegel am jeweiligen Setzeingang S der beiden Flip-Flops DFF1 und DFF2. Mit der Änderung des Schwellensignals SWSI vom "H"-Zustand in den "L"-Zustand (MZ2) zum Zeitpunkt t4 wird erst zum Zeitpunkt t7 eine Änderung des Ausgangssignals ASI bewirkt, denn die kurzfristigen Zustandsänderungen des Schwellensignals SWSI nach dem Zeitpunkt t4 haben noch keinen Einfluß auf das Ausgangssignals ASI. Erst nachdem nach dem Zeitpunkt t5 der zweite Meldezustand MZ2 des Schwellensignals SWSI ununterbrochen für zwei unmittelbar hintereinander folgende positive Taktflanken, nämlich zum Zeitpunkt t6 und zum Zeitpunkt t7, angestanden hat wird das Ausgangssignal ASI von dem Meldezustand MZ'l in den Meldezustand MZ'2 geändert.The pulse diagram is shown in FIG. 7 corresponding to FIG. 6. Below the clock signal TS, the threshold signal SWSI is shown with two message states MZ1 and MZ2, the first message state MZ1 corresponding to the "H" state and the second message state MZ2 corresponding to the "L" state. The output signal ASI of the second flip-flop DFF2 indicates the real message states MZ ', namely the message state MZ'l with the "H" - and the message state MZ'2 with the "L" level. Short-term changes in the status of the signal, which are smaller than the time period T of the clock frequency, have no effect on the output signal ASI. A change in the signaling state of the threshold signal SWSI from "L" - (MZ2) to the "H" - (MZI) state occurs at time t1 until time t4. The output signal ASI goes in from the second reporting state MZ'2 at time t3 the first reporting status MZ'l. The "H" level at the Q output of the second flip-flop DFF2 and the "H" level of the threshold signal SWSI causes an "H" level at the respective set input S of the two flip-flops DFF1 and D F F2. When the threshold signal SWSI changes from the "H" state to the "L" state (MZ2) at the time t4, the output signal ASI is only changed at the time t7, because the short-term changes in the state of the threshold signal SWSI after the time t4 still have no influence on the output signal ASI. Only after the second signaling state M Z2 of the threshold signal SWSI has been present continuously for two positive clock edges immediately following one another after the time t5, namely at the time t6 and at the time t7, is the output signal ASI from the signaling state MZ'l to the signaling state MZ'2 changed.

In Fig. 8 ist eine.Anordnung im Slockschaltbild gezeigt, bei der in der Zentrale mehrere Störgrößen-Ausblendeinrichtungen SAE'1 bis SAE'n mit einem gemeinsamen Taktgenerator TG angesteuert (TG) werden. Im übrigen ist die Anordnung ähnlich der Fig. 2. Es führt jeweils eine Meldelinie ML1, ML2,...an eine Signalbegrenzung SB1, SB2,.... Dieser wiederum führt auf den Fensterdiskriminator FD1, FD2, ..., dessen Ausgang mit dem Schwellensignal zur Störgrößen-Ausblendeinrichtung SAI führt. Das Ausgangssignal ASI führt zur Meldungsauswerteeinrichtung MAE1, MAE2,.... Mit dieser Schaltungsanordnung kann die Taktfrequenz bei periodisch auftretenden Störgrößen entsprechend diesen Stör- größen geändert werden, so daß derartige Störungen leichter zu eliminieren sind. Eine Anordnung zum Erkennen der periodisch auftretenden Störgrößen ist hier nicht eigens dargestellt.FIG. 8 shows an arrangement in the block diagram in which a plurality of disturbance variable masking devices SAE'1 to SAE'n are controlled in the central station using a common clock generator TG (TG). Otherwise, the arrangement is similar to FIG. 2. One signal line ML1, ML2, ... leads to a signal limitation SB1, SB2, .... This in turn leads to the window discriminator FD1, FD2, ..., its output leads with the threshold signal to the interference suppression device SAI. The output signal ASI leads to Meldungsauswerteeinrichtung MAE1, MAE2, .... With this circuit arrangement, the clock frequency to be changed at periodically occurring disturbance variables corresponding to these disturbances, so that such disorders are easier to eliminate. An arrangement for recognizing the periodically occurring disturbance variables is not specifically shown here.

BezugszeichenlisteReference symbol list

  • ML Meldelinie (Primärleitung)ML zone (primary line)
  • Z ZentraleZ headquarters
  • SB SignalbegrenzungSB signal limitation
  • FD FensterdiskriminatorFD window discriminator
  • T vorgegebene Zeit (z.B. Taktfrequenz)T predetermined time (e.g. clock frequency)
  • TG TaktgeneratorTG clock generator
  • TS TaktsignalTS clock signal
  • TE TakteingangTE clock input
  • DFF D-Flip-Flop (Verzögerungs Flip-Flop)DFF D flip-flop (delay flip-flop)
  • SAE Störgrößen-AusblendeinrichtungSAE disturbance suppression device
  • MAE MeldungsauswerteeinrichtungMAE message evaluation facility
  • SWSI Schwellensignal (am Ausgang A vom Fensterdiskriminator)SWSI threshold signal (at output A from the window discriminator)
  • ASI Ausgangssignal der Störgräßen-AusblendeinrichtungASI output signal of the interference suppressor
  • RZ RuhezustandRZ hibernation
  • MZ MeldezustandMZ reporting status
  • G Logisches SchaltgliedG Logical switching element

Claims (7)

1. Verfahren zur störungssicheren Alarmauswertung einer Meldelinie (Primärleitung) einer Gefahrenmeldeanlage, bei der in einer Zentrale die jeweiligen Meldelinien-Zustände ausgewertet werden,
dadurch gekennzeichnet , daß ein auf der Meldelinie (ML) auftretendes Ereignis am Ausgang (A) eines in der Zentrale (Z) angeordneten Fensterdiskriminators (FD) ein Schwellensignal (SWSI) erzeugt, solange das Eingangssignal des Fensterdiskriminators (FD) einen oberen oder unteren Schwellenwert überschreitet, und daß eine dem Fensterdiskriminator (FD) nachgeschaltete digitale Störgrößen-Ausblendeinrichtung (SAE) mit dem Auftreten des Schwellensignals (SWSI) periodisch eine vorgegebene Zeit lang prüft, ob das Schwellensignal (SWSI) noch ansteht und erst nach Ablauf dieser vorgegebenen Zeit ein Ausgangssignal (ASI) an eine Meldungsauswerteeinrichtung (MAE) abgibt, wobei mit dem Verschwinden des Ereignisses der Prüfvorgang abgebrochen wird und erneut beginnt, wenn wieder ein Schwellensignal (SWSI) ansteht.1. A method for failsafe evaluation of a Alarm M eldelinie (primary line) of a hazard detection system, the respective signal lines states are evaluated in in a control center,
characterized in that an event occurring on the detection line (ML) at the output (A) of a window discriminator (FD) arranged in the center (Z) generates a threshold signal (SWSI) as long as the input signal of the window discriminator (FD) has an upper or lower threshold value exceeds, and that a digital disturbance suppression device (SAE) connected downstream of the window discriminator (FD) periodically checks for a predetermined time with the occurrence of the threshold signal (SWSI) whether the threshold signal (SWSI) is still present and an output signal only after this predetermined time has elapsed (ASI) to a message evaluation device (MAE), with the disappearance of the event the test process is interrupted and begins again when a threshold signal (SWSI) is present. 2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß der periodische Prüfvorgang von einem Taktgenerator (TG) gesteuert wird, wobei bei periodisch auftretenden Störgrößen die Taktfrequenz selbsttätig entsprechend der periodischen Störgröße geändert wird.2. The method according to claim 1,
characterized in that the periodic test process is controlled by a clock generator (TG), the clock frequency being changed automatically in accordance with the periodic disturbance variable in the case of periodically occurring disturbance variables. 3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet , daß für jede Meldelinie (ML1, ML2,...) eine Störgrößen-Ausblendeinrichtung (SAE) vorgesehen ist, wobei sämtliche Störgrößen-Ausblendeinrichtungen (SAE) von einem gemeinsamen Taktgenerator (TG) gesteuert werden.3. The method according to claim 1 or 2,
characterized in that a disturbance suppression device (SAE) is provided for each detection line (ML1, ML2, ...), all disturbance suppression devices (SAE) being controlled by a common clock generator (TG). 4. Anordnung zur Durchführung des Verfahrens nach Anspruch 1,
dadurch gekennzeichnet, daß die Störgrößen-Ausblendeinrichtungen (SAE) von einem Taktgenerator (TG) und von zwei seriell oder parallel angeordneten und miteinander verknüpften Speicherelementen (FF1, FF2) gebildet ist, die mit dem Schwellensignal (SWSI) und dem Taktsignal (TS) beaufschlagt sind.4. Arrangement for performing the method according to claim 1,
characterized in that the disturbance variable masking devices (SAE) are formed by a clock generator (TG) and by two series or parallel arranged and interconnected memory elements (FF1, FF2) which act on the threshold signal (SWSI) and the clock signal (TS) are. 5. Anordnung nach Anspruch 4,
dadurch gekennzeichnet , daß die zwei Speicherelemente von zwei seriell geschalteten D-Flip-Flops (DFF1, DFF2) gebildet sind, deren jeweiliger Takteingang (TE) mit dem Taktsignal (TS) und deren jeweiliger Setzeingang (S) mit dem Schwellensignal (SWSI) beaufschlagt sind, daß das Schwellensignal am D-Eingang (D) des ersten D-Flip-Flops (DFF1) ansteht und daß der Ausgang (Q) des ersten D-Flip-Flops (DFF1) auf dem D- Eingang (D) des zweiten D-Flip-Flops (DFF2) und der Ausgang (Q) des zweiten D-Flip-Flops (DFF2) auf die Meldungsauswerteeinrichtung (MAE) führt, wobei ein Kriterium (MZ) einer jeweiligen Meldelinie (ML) bewertet wird.5. Arrangement according to claim 4,
characterized in that the two memory elements are formed by two series-connected D-flip-flops (DFF1, DFF2), the respective clock input (TE) of which the clock signal (TS) and the respective set input (S) of which the threshold signal (SWSI) is applied are that the threshold signal is present at the D input (D) of the first D flip-flop (DFF1) and that the output (Q) of the first D flip-flop (DFF1) on the D input (D) of the second D flip-flops (DFF2) and the output (Q) of the second D flip-flop (DFF2) leads to the message evaluation device (MAE), whereby a criterion (MZ) of a respective message line (ML) is evaluated. 6. Anordnung nach Anspruch 4,
dadurch gekennzeichnet , daß die zwei Speicherelemente von zwei parallel geschalteten D-Flip- Flops (DFF1, DFF2) gebildet sind, deren jeweiliger D-Eingang (D) und jeweiliger Setzeingang (S) mit dem Schwellensignal (SWSI) beaufschlagt sind, daß das Taktsignal (TS) am Takteingang (TE) des ersten D-Flip-Flops (DFF1) unmittelbar und am Takteingang (TE) des zweiten D-Flip- Flops (DFF2) invertiert (G2) ansteht, und daß der jeweilige Ausgang (Q) der beiden D-Flip-Flops (DFF1, DFF2) über ein ODER-Glied (Gl) auf die Meldungsauswerteeinrichtung (MAE) führt, wobei ein Kriterium (MZ) einer jeweiligen Meldelinie (ML) ausgewertet wird.6. Arrangement according to claim 4,
characterized in that the two memory elements are formed by two D-flip-flops (DFF1, DFF2) connected in parallel, the respective D input (D) and respective set input (S) of which the threshold signal (SWSI) is applied, that the clock signal (TS) at the clock input (TE) of the first D flip-flop (DFF1) immediately and inverted (G2) at the clock input (TE) of the second D flip-flop (DFF2), and that the respective output (Q) of the leads two D flip-flops (DFF1, DFF2) via an OR gate (Gl) to the message evaluation device (MAE), a criterion (MZ) of a respective message line (ML) being evaluated. 7. Anordnung nach Anspruch 4,
dadurch gekennzeichnet , daß die zwei Speicherelemente von zwei seriell geschalteten D-Flip-Flops (DFF1, DFF2) gebildet sind, deren jeweiliger Takteingang (TE) mit dem Taktsignal (TS) beaufschlagt ist, daß das Schwellensignal (SWSI) am D-Eingang (D) des ersten D-Flip-Flops (DFF1), am ersten Eingang eines UND-Gliedes (G3) und am ersten Eingang eines NOR-Gliedes (G4) ansteht, daß das Ausgangssignal (ASI) des zweiten D-Flip- Flops (DFF2), das mit seinem D-Eingang mit dem Q-Ausgang des ersten D-Flip-Flops (DFF1) verbunden ist, auf den zweiten Eingang des UND-Gliedes (G3) und den zweiten Eingang des NOR Gliedes (G4) führt, und daß der Ausgang des UND-Gliedes (G3) mit dem jeweiligen Setzeingang (S) und der Ausgang des NOR-Gliedes (G4) mit dem jeweiligen Reseteingang (R) der beiden D-Flip-Flops (DFF1, DFF2) verbunden ist, wobei mit dem zur Meldungsauswerteeinrichtung (MAE) geführten Ausgangssignal (ASI) des zweiten D-Flip- Flops (DFF2) zwei Kriterien (MZ1, MZ2) einer jeweiligen Meldelinie (ML) bewertet werden.7. Arrangement according to claim 4,
characterized in that the two memory elements are formed by two series-connected D flip-flops (DFF1, DFF2), the respective clock input (TE) of which is supplied with the clock signal (TS), that the threshold signal (SWSI) at the D input ( D) of the first D flip-flop (DFF1), at the first input of an AND gate (G3) and at the first input of a NOR gate (G4) that the output signal (ASI) of the second D flip-flop ( DFF2), which has its D input connected to the Q output of the first D flip-flop (DFF1), leads to the second input of the AND gate (G3) and the second input of the NOR gate (G4), and that the output of the AND gate (G3) is connected to the respective set input (S) and the output of the NOR gate (G4) is connected to the respective reset input (R) of the two D flip-flops (DFF1, DFF2), with the output signal (ASI) of the second D flip-flop (DFF2) leading to the message evaluation device (MAE), two criteria (MZ1, MZ2) of a respective message line (ML ) be rated.
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