EA036447B1

EA036447B1 - Fast division unit

Info

Publication number: EA036447B1
Application number: EA201800290A
Authority: EA
Inventors: Сахыбай Тынымбаев; Рат Шындалиевич Бердибаев; Жаншуак Алменбеткызы Жайбергенова
Original assignee: Сахыбай Тынымбаев
Priority date: 2017-07-18
Filing date: 2018-04-23
Publication date: 2020-11-11
Also published as: EA201800290A3; EA201800290A2

Abstract

The invention relates to the field of computer engineering and can be used in computers and systems for construction of fast-acting division units. Reducing the volume of the fast division unit equipment comprising adders, registers and logical circuit blocks is achieved by partial replacement of binary adders by comparison circuits, wherein three comparison circuits are introduced instead of two adders, and logical circuit blocks are added, which leads to considerable minimization of hardware costs of the unit. The technical result is minimization of hardware costs of construction of the divider under consideration.

Description

Изобретение относится к области вычислительной техники и может быть использовано в вычислительных машинах и системах для построения быстродействующих делительных устройств.The invention relates to the field of computer technology and can be used in computers and systems for building high-speed dividing devices.

Известно устройство быстрого деления чисел (патент США 3293418 от 20.12.1966) МПК G06F 7/52, которое является прототипом. Данное устройство состоит из регистров для хранения разрядов делимого (остатка и частного) и делителя из четырех двоичных сумматоров, логических схем И, ИЛИ для выделения наименьшего положительного остатка и формирования двух цифр частного путем анализа знаков полученных разностей. Для этого в устройстве предварительно формируются кратные значения 2X и 3X делителя X. Кратное значение 3X формируется путем сложения 2X и X на двоичном сумматоре2X формируется путем сдвига влево на один разряд значения делителя X. Во время каждого цикла деления в схеме производятся вычитания X, 2X и 3X из сдвинутого сразу на два разрядов предыдущего остатка (4ri₁): 4γ_1-ι-Χ,4γ_1-ι-2Χ; 4r_1-i-3X одновременно на трех сумматорах. При этом на выходах каждого сумматора формируются разности со своими знаками. По знакам полученных разностей определяются две двоичные цифры частного и определяется одна из разностей или величина 4ri-1 при 4γ_1-1 < X и становится новым остатком (ri). Если, например, 4γ_1-1 -Х>0 и 4γ_1-1-3Χ<0 и 4γ_1-1-3Χ<0, то очевидно в разряды частного следует записать цифру 012 и следующим остатком становится ri =4r_i-1-X.Known device for fast dividing numbers (US patent 3293418 from 20.12.1966) IPC G06F 7/52, which is a prototype. This device consists of registers for storing the digits of the dividend (remainder and quotient) and a divisor of four binary adders, AND, OR logic circuits to select the smallest positive remainder and form two quotient digits by analyzing the signs of the obtained differences. To do this, the device pre-forms multiple values of 2X and 3X of the divider X. The multiple value of 3X is formed by adding 2X and X on a binary adder 2X is formed by shifting the value of the divider X to the left by one bit. During each division cycle, the circuit subtracts X, 2X and 3X from the previous remainder shifted by two digits at once (4ri ₁ ): 4γ _1- ι-Χ, 4γ _1- ι-2Χ; 4r _1- i-3X simultaneously on three adders. In this case, differences with their own signs are formed at the outputs of each adder. From the signs of the obtained differences, two binary digits of the quotient are determined and one of the differences or the value 4ri-1 is determined at 4γ _1-1 <X and becomes a new remainder (ri). If, for example, 4γ _1-1 -X> 0 and 4γ _1-1 -3Χ <0 and 4γ _1-1 -3Χ <0, then obviously the digit 012 should be written in the quotient and the next remainder becomes ri = 4r _i- 1 -X.

Недостатком рассмотренного делительного устройства является большой объем оборудования из-за использования двоичных сумматоров для одновременного вычисления разностей.The disadvantage of the considered divider device is the large amount of equipment due to the use of binary adders for the simultaneous calculation of differences.

Технической задачей изобретения является уменьшение объема оборудования.The technical object of the invention is to reduce the volume of equipment.

Технический результат заключается в минимизации аппаратных затрат для построения рассматриваемого делителя.The technical result consists in minimizing the hardware costs for constructing the divider under consideration.

Технический результат достигается путем частичной замены двоичных сумматоров схемами сравнения, что приводит к существенной минимизации аппаратных затрат устройства.The technical result is achieved by partial replacement of binary adders with comparison circuits, which leads to a significant minimization of the hardware costs of the device.

На чертеже приведена схема делительного устройства с одновременным формированием двух битов частного на каждом шаге деления. Устройство содержит сдвигающие регистры остатка 29 и частного 30, регистра делителя 31, двух двоичных сумматоров 21 и 22, трех схем сравнения 33, 34, 35, инвертор 32, линии задержек 38, 39, 40, триггер 36, вычитающий счетчик 37, схемы ИЛИ 23-28, схемы И 8-20.The drawing shows a diagram of a dividing device with the simultaneous formation of two quotient bits at each division step. The device contains shift registers of the remainder 29 and the quotient 30, a divider register 31, two binary adders 21 and 22, three comparison circuits 33, 34, 35, an inverter 32, delay lines 38, 39, 40, a trigger 36, a subtractive counter 37, OR circuits 23-28, schemes I 8-20.

На вход 1 перед началом деления подаются разряды делимого. Вход 2 служит для подачи в схему устройства делителя. Сигнал Пуск подается на вход 3. На вход 4 подаются тактовые сигналы ТИ. Ко входу 5 перед началом деления подается двоичный код числа сдвигов К, необходимый для формирования разрядов частного. С выхода 6 выдаются разряды остатка, а с выхода 7 выдаются разряды частного от деления.The digits of the dividend are fed to input 1 before the start of division. Input 2 serves to feed a divider into the circuit. The Start signal is applied to input 3. The TC clock signals are applied to input 4. Before the start of division, a binary code of the number of shifts K is fed to input 5, which is necessary to form the quotient bits. From output 6, the bits of the remainder are issued, and from output 7, the bits of the quotient from the division are issued.

Делимое через вход 1 поступает в регистры 29 и 30. Выход регистра 29 связан с информационным входом схемы 12. После окончания операции деления остаток формируется в регистре 29, который выводится на выход 6 через схему 19.The dividend through input 1 enters registers 29 and 30. The output of register 29 is connected to the information input of circuit 12. After the end of the division operation, the remainder is formed in register 29, which is output to output 6 through circuit 19.

В регистре 30 формируются разряды частного от деления и в конце операции выводятся на выход 7 схемой И20.In the register 30, the quotient bits from the division are formed and at the end of the operation they are output to the output 7 by the I20 circuit.

Делитель X через вход 2 подается на вход регистра 31. С инверсных выходов регистра 31 значение п подается на первые входы сумматора 21, а на вторые входы сумматора 21 подается значение X со сдвигом на один разряд, формируя значение 2Ύ. В результате суммирования на выходе сумматора 21 формируется значение А которое подается на первые входы схемы И18. Кроме этого с выходов сумматора 21 код 3X подается на входы инвертора НЕ 32. На выходе инвертора формируется прямой код утроенного делителя 3X, который подается на вторые входы схемы сравнения 33. С прямых выходов регистра 31 значение X подается на первые входа схемы сравнения 35. Сдвинутое значение X влево на один разряд -2X подается на вторые входы схемы сравнении 34. На первые входы схем сравнения 33, 34, 35 подается остаток, сдвинутый на два разряда влево т.е 4r_i-₁. Таким образом, схема 33 сравнивает 4γ_1-1 с 3X, схема 34 сравнивает значение 4r_i-1 с 2X , а схема 37 сравнивает 4γ_1-1 со значением X.The divider X through the input 2 is fed to the input of the register 31. From the inverse outputs of the register 31, the value of n is fed to the first inputs of the adder 21, and the value of X is fed to the second inputs of the adder 21 with a shift of one bit, forming a value of 2Ύ. As a result of the summation at the output of the adder 21, the value A is formed, which is fed to the first inputs of the circuit I18. In addition, from the outputs of the adder 21, the 3X code is fed to the inputs of the HE 32 inverter. At the output of the inverter, the direct code of the triple divider 3X is formed, which is fed to the second inputs of the comparison circuit 33. From the direct outputs of the register 31, the value of X is fed to the first inputs of the comparison circuit 35. Shifted the value X to the left by one bit -2X is fed to the second inputs of the comparison circuit 34. The remainder is fed to the first inputs of the comparison circuits 33, 34, 35, shifted by two bits to the left, ie 4r _i - ₁ . Thus, circuit 33 compares 4γ _1-1 to 3X, circuit 34 compares 4r _i-1 to 2X, and circuit 37 compares 4γ _1-1 to X.

Схема сравнения 35 при условии 4r_i-j<X на правом выходе вырабатывает сигнал 1, который подается на второй вход схемы И13, разрешая передачу значения 4r_i-1 на входы регистра 29 через схемы ИЛИ 27 и 23, образуя остаток ri. При этом разряды частного равны 00.Comparison circuit 35, provided 4r _i- j <X at the right output generates signal 1, which is fed to the second input of the circuit I13, allowing the transfer of the value 4r _i-1 to the inputs of register 29 through OR circuits 27 and 23, forming the remainder ri. In this case, the quotient digits are 00.

При соотношении 4r_i-1>X на левом выходе схемы сравнения 35 формируется единичный сигнал 1, который поступает на вход И14, а при соотношении 4r_i-1>2X на правом выходе схемы 34 формируется единичный сигнал, при совпадений которых схема И14 вырабатывает сигнал 1, который подается на младший разряд сумматора 22 через схему ИЛИ 26. Одновременно этот сигнал коммутирует инверсный выход х регистра 31 на второй вход схемы И16, при этом на правый вход сумматоры 22 подается значение V и выполняется операция 4γ_1-ι+Α'+1 и одновременно сигналом с выхода И14 на схемах ИЛИ 24 и 25 формируется двоичный код частного 01, который подается в младшие разряды регистра 30, а полученная разница на входе сумматора 22 через схемы ИЛИ 27,23 подается в регистр остатка 29, образуя остаток ri.With the ratio 4r _i-1 > X, a single signal 1 is formed at the left output of the comparison circuit 35, which is fed to the input I14, and with the ratio 4r _i-1 > 2X, a single signal is formed at the right output of the circuit 34, when the coincidences of which the circuit I14 generates a signal 1, which is fed to the least significant bit of the adder 22 through the OR circuit 26. At the same time, this signal switches the inverse output x of the register 31 to the second input of the I16 circuit, while the value of V is fed to the right input of the adder 22 and the operation 4γ _1- ι + Α '+ 1 and at the same time a signal from the output of I14 on the OR circuits 24 and 25 forms a binary code of the private 01, which is fed into the lower bits of the register 30, and the resulting difference at the input of the adder 22 through the OR circuits 27,23 is fed into the remainder register 29, forming the remainder ri.

При соотношении 4г_1-1>2Х на левом выходе схемы 34 и при соотношении 4ri_-1<3X на правом выходе схемы 33 формируются 1 сигналы, которые подаются на входы схемы И15. При их совпадении на выходе схемы И15 формируется единичный сигнал, который через схему ИЛИ 26 подается в младший раз- 1 036447 ряд сумматора 22. Одновременно 1 с выхода И15 подается на первый вход схемы И17, на второй вход которого подается обратный код удвоенного делителя 2Д', который сигналом с выхода И15 коммутируется через схему ИЛИ 28 с правыми входами сумматора 22.With the ratio 4r _1-1 > 2X at the left output of circuit 34 and with the ratio 4ri _-1 <3X, 1 signals are generated at the right output of circuit 33, which are fed to the inputs of circuit I15. When they coincide, a single signal is generated at the output of the I15 circuit, which is fed through the OR circuit 26 to the low-order 1 036447 adder 22. Simultaneously, 1 from the I15 output is fed to the first input of the I17 circuit, to the second input of which the reverse code of the doubled divider 2D ' , which is switched by a signal from the output of I15 through the OR circuit 28 with the right inputs of the adder 22.

При этом выполняется операция 4r_i.₁+2X+1 и на выходе сумматора 22 формируется разница, которая передается в регистр остатка. Сигналом 1 с выхода И15 на схемах ИЛИ 24 и 25 формируются двоичные биты 10.In this case, operation 4r _i is performed. ₁ + 2X + 1 and a difference is formed at the output of the adder 22, which is transferred to the remainder register. Signal 1 from the output of I15 on the OR circuits 24 and 25 forms binary bits 10.

При соотношении 4r_i.₁>3x на левом выходе схемы 33 формируется сигнал 1, который подается в младший разряд сумматора 22 и коммутирует значение 3% на левые входы сумматора 22. Операция выполняется 4r_i.₁+^+1 в дополнительном коде. По единичному сигналу с выхода схемы 33 схемами ИЛИ 24 и 25 формируется пара бит 11, которые подаются в младшие разряды регистра 30.With the ratio 4r _i . ₁ > 3x at the left output of the circuit 33, signal 1 is generated, which is fed to the least significant bit of the adder 22 and commutes the 3% value to the left inputs of the adder 22. The operation is performed 4r _i . ₁ + ^ + 1's two's complement. By a single signal from the output of circuit 33, OR circuits 24 and 25 form a pair of bits 11, which are fed into the lower bits of register 30.

В табл. 1 приведены виды выполняемых операции и значения пары цифр частного при различных соотношениях 4r_i-₁ и 3X, 2X и X.Table 1 shows the types of operations performed and the values of a pair of quotient digits for various ratios 4r _i - ₁ and 3X, 2X and X.

Таблица 1. Выполняемые операции и значение пары цифр частного при различных соотношениях _______________________________________4r_i-₁ и 3X, 2Х и X_______________________________________Table 1. Operations performed and the value of a pair of digits of the quotient at various ratios _______________________________________4r _i - ₁ and 3X, 2X and X_______________________________________

соотношения 4г,и ratios 4d, and Выполняемые операции Operations performed Значения The values парацифр paradigital ЗХ,2Х и X ZX, 2X and X частного private 4Д. < * 4D. <* - - 00 00 X < 4г,_, < IX X <4r, _, <IX 4г,+ 7+1 4g, + 7 + 1 01 01 2Х < 4г,< ЗХ 2X <4g, <ZX 4г,+ 27 + 1 4g, + 27 + 1 10 ten ЗХ < 4г, ZX <4g, 4г,+ з7+1 4d, + h7 + 1 И AND

Устройство деления работает следующим образом.The division device operates as follows.

Работа устройства начинается с подачей сигнала ПУСК который подается на вход 3. При этом 2n разрядное делимое А через вход 1 схемой И8 принимается в регистры 29 й 30. Эти регистры между собой соединены последовательно. Таким образом, сдвигая регистр 30 на два разряда влево автоматически сдвигаем регистр 29 так же на два разряда влево (в сторону старшего разряда).The operation of the device begins with a START signal, which is fed to input 3. In this case, the 2n-bit dividend A through input 1 is received by the I8 circuit into registers 29 and 30. These registers are connected in series with each other. Thus, by shifting the register 30 by two bits to the left, we automatically shift the register 29 also by two bits to the left (towards the most significant bit).

Сигналом ПУСК делитель X принимается схемой И9 в регистр 31. Этим сигналом двоичный код числа сдвигов К, необходимых для выполнения операции посредством схемой И11 записывается в вычитающий счетчик 37. Сигнал пуск, задерживаясь на линии задержки 38 и поступает на единичный вход триггера 36 и переводит его в единичное состояние. Величина задержки на 38 определяется временем записи множимого в регистра 29, делителя в регистр 31 и временем приема К в счетчик 37.By the START signal, the divider X is received by the I9 circuit into the register 31. With this signal, the binary code of the number of shifts K required to perform the operation by means of the I11 circuit is written into the subtractive counter 37. The start signal, lingering on the delay line 38 and arrives at the single input of the trigger 36 and transfers it into a single state. The amount of delay by 38 is determined by the time of writing the multiplier into register 29, the divisor into register 31 and the time of receiving K into the counter 37.

После перехода триггера 36 в единичное состояние схема И10 пропускает первый тактовый импульс, который поступает со входа 4. Первый ТИ подается на сдвигающий вход регистра 30 и сдвигает содержимые регистров 29 и 30 на два разряда влево. При этом на выходах регистра 29 формируется код 4r_i-₁, который подается на первые входы схемы И12. Первый ТИ с выхода И10 так же подается на вход счетчика 37, уменьшая его содержимое на единицу. Одновременно ТИ1 с задержкой на линии задержки 39 подается на второй вход схемы И12. Значение 4r_i-₁ с выхода И12 подается на левые входы сумматора 22 и на левые входы схем сравнений 33, 34, 35. В зависимости от соотношения 4r_i-₁, с 3X, 2X и X на сумматоре 22 выполняется одна из операций 4r_i.₁+^+1, 4r_i_₁+2Y+1 , 4r_i.₁+%+1, полученный остаток на выходе сумматора 22 через схем ИЛИ 27 и 23 записывается в регистр 29. Схемами ИЛИ 24 и 25 формируется пара разрядов частного, которая принимается в младшие разряды регистра 30.After the transition of the flip-flop 36 to the single state, the I10 circuit passes the first clock pulse, which comes from input 4. The first TI is fed to the shift input of the register 30 and shifts the contents of the registers 29 and 30 two bits to the left. In this case, at the outputs of register 29, the code 4r _i - _{1 is formed} , which is fed to the first inputs of the I12 circuit. The first TI from the I10 output is also fed to the input of the counter 37, decreasing its content by one. Simultaneously, TI1 with a delay on the delay line 39 is fed to the second input of the I12 circuit. The value 4r _i - ₁ from the I12 output is fed to the left inputs of the adder 22 and to the left inputs of the comparison circuits 33, 34, 35. Depending on the ratio 4r _i - ₁ , with 3X, 2X and X on the adder 22 one of the operations 4r _{i is} performed ... ₁ + ^ + 1, 4r _i _ ₁ + 2Y + 1, 4r _i . ₁ +% + 1, the resulting remainder at the output of the adder 22 through the OR circuits 27 and 23 is written into the register 29. The OR circuits 24 and 25 form a pair of quotient bits, which is received in the lower bits of the register 30.

К этому времени второй тактовый сигнал ТИ2 со входа 4, проходя через схему И10 сдвигает регистры 29 и 30 на два разряда влево и в регистре 29 формируется следующего остаток, в сдвинутый на два разряда влево 4r_i-₁, который подается на первые входы сумматора 22 и на входы схемы И12 задержанным сигналом ТИ2. Значение 4r1, с выхода И12 подается на первые входы сумматора 22 и на входы схем сравнении 33, 34, 35 и в зависимости от соотношений 4r1, с 3X, 2X и X на выходе сумматора 22 формируется очередной остаток и следующая пара разрядов частного.By this time, the second clock signal TI2 from input 4, passing through the I10 circuit, shifts registers 29 and 30 by two bits to the left and the next remainder is formed in register 29, shifted by two bits to the left 4r _i - ₁ , which is fed to the first inputs of the adder 22 and to the inputs of the I12 circuit with a delayed signal TI2. The value 4r1, from the I12 output, is fed to the first inputs of the adder 22 and to the inputs of the comparison circuits 33, 34, 35 and, depending on the ratios 4r1, with 3X, 2X and X, the next remainder and the next pair of quotient bits are formed at the output of the adder 22.

Процесс формирования остатков и пара разрядов частного продолжается до тех пор, пока в счетчике 37 не установится код 0. При этом счетчик 37 вырабатывает сигнал Конец операции. Сигналом Конец операции триггер 36 установится в 0, что запрещает передачу на выход схемы И10 следующего тактового сигнала. Задержанный сигнал Конец операции на линии задержки 40 разрешает выдачу на выход схемы остатка с выходов регистра 29 посредством схемы И19 и разряды частного от деления с выходов регистра 30 посредством схемы И20.The process of forming the remainders and a pair of quotient digits continues until the counter 37 sets the code 0. In this case, the counter 37 generates the End of operation signal. By the signal End of operation, the flip-flop 36 will be set to 0, which prohibits the transmission of the next clock signal to the output of the I10 circuit. Delayed signal The end of the operation on the delay line 40 allows the output to the output of the circuit of the remainder from the outputs of the register 29 through the circuit I19 and the bits of the quotient from the division from the outputs of the register 30 through the circuit I20.

Рассмотрим пример на деление числа со сдвигом на два разряда влево в каждом шаге деления. Пусть делимое A=52110=l000001001₂, делитель Х=23₁₀=101112, 2X=46₁₀ и 3X=69₁₀.Consider an example of dividing a number with a shift of two places to the left at each step of the division. Let the dividend A = 52110 = l000001001 ₂ , the divisor X = 23 ₁₀ = 101112, 2X = 46 ₁₀ and 3X = 69 ₁₀ .

Для наглядности все вычисления производим в десятичной системе исчисления.For clarity, all calculations are performed in the decimal number system.

- 2 036447- 2 036447

Из А= 10000010012 видно, что r₀ = составляет, 10002=8₁₀.From A = 10000010012 it can be seen that r ₀ = is, 10002 = 8 ₁₀ .

шаг: r₀ сдвигаем на 2 раз влево тогда, 4r₀=32₁₀ и поскольку 4r₀<2X т.е 32>46т и 4r₀>2X т.е 32>23, при этом г₁=4г₀-Х=32-23=9. В регистр частного записывается двоичный код 012.step: r _{0 we} shift 2 times to the left then 4r ₀ = 32 ₁₀ and since 4r ₀ <2X, i.e. 32> 46t and 4r ₀ > 2X, i.e. 32> 23, while r ₁ = 4r ₀ -X = 32-23 = 9. The binary code 012 is written into the quotient register.

шаг: остаток r₁ сдвигаем на 2 разряда влево. При этом учитываем следующие два младших разряда (102=2₁₀) числа А.step: the remainder of r _{1 is} shifted 2 digits to the left. In this case, we take into account the next two least significant digits (102 = 2 ₁₀ ) of the number A.

Тогда 4r1=4x9+2=38₁₀. Сравнивая 4r1=38₁₀ со значениями 3X=69₁₀, 2X=46₁₀ и Х=23₁₀, установим, что 4r1<2X т.е. 38₁₀<46₁₀ и 4r1>X, т.е. 38₁₀>23₁₀. При этом r2= 4r₁-X=38₁₀-23₁₀-15₁₀. В регистр частного записываем код 01.Then 4r1 = 4x9 + 2 = 38 ₁₀ . Comparing 4r1 = 38 ₁₀ with the values 3X = 69 ₁₀ , 2X = 46 ₁₀ and X = 23 ₁₀ , we establish that 4r1 <2X i.e. 38 ₁₀ <46 ₁₀ and 4r1> X, i.e. 38 ₁₀ > 23 ₁₀ . In this case, r2 = 4r ₁ -X = 38 ₁₀ -23 ₁₀ -15 ₁₀ . Write code 01 in the private register.

шаг: остаток r2 сдвигаем на 2 разряда влево, при этом учитываем следующие два младших разряда (012=1₁₀) числа А, тогда 4r2=4x15₁₀+1=61₁₀. Сравнением 61₁₀ с числами 69₁₀, 46₁₀ и 23₁₀ установим, что 4r2<3X т.е. 61₁₀<69₁₀и 4r2>2X т.е. 61₁₀>46₁₀, при этом r₃=4r2- 2X =61₁₀-46₁₀=15₁₀.step: the remainder of r2 is shifted by 2 digits to the left, while taking into account the next two least significant digits (012 = 1 ₁₀ ) of the number A, then 4r2 = 4x15 ₁₀ + 1 = 61 ₁₀ . Comparing 61 ₁₀ with numbers 69 ₁₀ , 46 ₁₀ and 23 ₁₀ , we will establish that 4r2 <3X i.e. 61 ₁₀ <69 ₁₀ and 4r2> 2X i.e. 61 ₁₀ > 46 ₁₀ , while r ₃ = 4r2- 2X = 61 ₁₀ -46 ₁₀ = 15 ₁₀ .

В регистр частного записываем двоичный код 10, тогда двоичный код частного Q=0101102=22₁₀, остаток R=11112=15₁₀.In the private register we write the binary code 10, then the binary code of the private Q = 0101102 = 22 ₁₀ , the remainder R = 11112 = 15 ₁₀ .

Проверка: A=(QxX)+R=(22x23)+15=512₁₀.Check: A = (QxX) + R = (22x23) + 15 = 512 ₁₀ .

Claims

ФОРМУЛА ИЗОБРЕТЕНИЯCLAIM

Устройство быстрого деления, содержащее сумматоры, регистры и блоки логических схем, отличающееся тем, что в состав введены три схемы сравнения (33, 34, 35) и семнадцать блоков логических схем, где выходы регистра остатка (29) через блок схем И (12) соединены с левыми входами сумматора (22), а также с левыми входами схемы сравнения (33, 34, 35); правые входы сумматора (22) соединены с инверсными выходами регистра делителя (31) и прямыми выходами сумматора (21) посредством блоков логических схем (16, 17, 18); прямые выходы регистра делителя (31) связаны с правыми входами схемы сравнения (34, 35), а выходы инвертора (32) связаны с правыми входами схемы сравнения (33); соединения инверсных выходов регистра делителя (31) и сумматора (21), выполнены так, что формирование значений очередной пары разрядов частного осуществляются сигналами, которое сформированы по результатам сравнения значения очередного остатка 4ri-1 со значениями делителей P, 2P, 3P.A fast dividing device containing adders, registers and blocks of logic circuits, characterized in that three comparison circuits (33, 34, 35) and seventeen blocks of logic circuits are included, where the outputs of the remainder register (29) through the circuit block AND (12) connected to the left inputs of the adder (22), as well as to the left inputs of the comparison circuit (33, 34, 35); the right inputs of the adder (22) are connected to the inverse outputs of the divider register (31) and the direct outputs of the adder (21) by means of blocks of logic circuits (16, 17, 18); direct outputs of the divider register (31) are connected to the right inputs of the comparison circuit (34, 35), and the outputs of the inverter (32) are connected to the right inputs of the comparison circuit (33); the connections of the inverse outputs of the divider register (31) and the adder (21) are made in such a way that the formation of the values of the next pair of quotient bits is carried out by signals that are formed by comparing the value of the next remainder 4ri-1 with the values of the divisors P, 2P, 3P.