DE9219102U1 - Circuit for generating a clock signal for separate bit lines in a semiconductor memory device - Google Patents

Description

Halbleiterspeichervorrichtungsemiconductor memory device

Die Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung der im Oberbegriff des Patentanspruchs 1 genannten Art.The invention relates to a semiconductor memory device of the type mentioned in the preamble of patent claim 1.

Eine solche, aus der US-PS 48 25 418 bekannte Halbleiterspeichervorrichtung umfaßt eine Mehrzahl von Speicherzellenanordnungen, ein jeder Speicherzellenanordnung zugeordnetes Bitleitungspaar, eine mit dem jeweiligen Bitleitungspaar verbundene Ein/Auslesevorrichtung, eine zwischen der jeweiligen Speicherzellenanordnung und der Ein/Auslesevorrichtung angeordnete, ein Isolations-Taktsignal erhaltende Schalteinrichtung zur wahlweisen Unterbrechung des jeweiligen Bitleitungspaares sowie eine Schaltungsanordnung zur Erzeugung des Isolations-Taktsignals. Dabei wird bei einer Versorgungsspannung (Vcc) von 5 Volt das Isolations-Taktsignal (UGC) durch Aufladung von Kondensatoren auf eine Spannung von 7,5 Volt gebracht, um eine Schwellenspannung der Schalteinrichtung zu kompensieren, damit das Ein- bzw. Auslesen von Daten in die bzw. aus der Speicherzellenanordnung nicht durch diese Schwellenspannung beeinträchtigt wird.Such a semiconductor memory device, known from US-PS 48 25 418, comprises a plurality of memory cell arrangements, a bit line pair assigned to each memory cell arrangement, a read-in/read-out device connected to the respective bit line pair, a switching device arranged between the respective memory cell arrangement and the read-in/read-out device and receiving an isolation clock signal for selectively interrupting the respective bit line pair, and a circuit arrangement for generating the isolation clock signal. At a supply voltage (Vcc) of 5 volts, the isolation clock signal (UGC) is brought to a voltage of 7.5 volts by charging capacitors in order to compensate for a threshold voltage of the switching device so that the reading of data into or out of the memory cell arrangement is not impaired by this threshold voltage.

Aus der US-PS 47 88 6S4 ist eine Wortleitungs-Treiberschaltung für eine Halbleiterspeichervorrichtung bekannt, bei der ein Wortleitungs-Steuersignal ebenfalls durch Aufladung von Kondensatoren auf eine gegenüber einer Versorgungsspannung erhöhte Spannung gebracht wird, um Ein- bzw. Auslesevorgänge zu verbessern. Diese Spannungserhöhung wird durch eine Booster-Schaltung bewerkstelligt, bei der mittels eines eingangsseitig angeordneten Rechteckoszillators KondensatorenUS-PS 47 88 6S4 discloses a word line driver circuit for a semiconductor memory device, in which a word line control signal is also brought to a higher voltage than a supply voltage by charging capacitors in order to improve the reading and writing processes. This voltage increase is achieved by a booster circuit in which capacitors are charged by means of a square wave oscillator arranged on the input side.

über einen als Gleichrichter geschalteten Feldeffekt-Transistor auf die erhöhte Spannung aufgeladen werden.charged to the increased voltage via a field effect transistor connected as a rectifier.

Aufgabe der Erfindung ist es, eine Halbleiterspeichervorrichtung der im Oberbegriff des Patentanspruchs 1 genannten Art so weiterzubilden, daß bei durch eine höhere Integrationsdichte bedingtef niedrigerer Versorgungsspannung der Speichervorrichtung Isolations-Taktsignale mit gegenüber dieser Versorgungsspannung erhöhter Spannung erzeugt werden können, wobei durch Kondensator-Ladevorgänge bedingtes langsames Anstiegsverhalten der Isolations-Taktsignale verbessert werden soll und hohe logische Datenzustände für einzelne Speicherzellen auf exakt dem Pegel der Versorgungsspannung übertragen werden können.The object of the invention is to further develop a semiconductor memory device of the type mentioned in the preamble of claim 1 in such a way that, when the supply voltage of the memory device is lower due to a higher integration density, isolation clock signals can be generated with a voltage higher than this supply voltage, whereby the slow rise behavior of the isolation clock signals caused by capacitor charging processes is to be improved and high logic data states for individual memory cells can be transmitted at exactly the level of the supply voltage.

Bei einer Halbleiterspeichervorrichtung der genannten Art wird diese Aufgabe durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.In a semiconductor memory device of the type mentioned, this object is achieved by the features specified in the characterizing part of claim 1.

Die erfindungsgemäße Halbleiterspeichervorrichtung zeichnet sich dadurch aus, daß zur Erzeugung der Isolations-Taktsignale eine erste Treibervorrichtung vorgesehen ist, die Adressensignale sowie eine durch eine auf dem Halbleiterchip vorhandene Ladungspumpenschaltung erzeugte erhöhte Spannung erhält und ein Zwischensignal mit gegenüber der Versorgungsspannung erhöhter Amplitude ausgibt. Eine das Zwischensignal sowie die erhöhte Spannung erhaltende zweite Treibereinrichtung erzeugt das Isolations-Taktsignal, wobei durch die Zurverfügungstellung einer schon erhöhten Spannung durch die Ladungspumpenschaltung Aufladungsvorgänge bei der Taktsignalerzeugung umgangen werden, wodurch steilere Taktflanken ermöglicht werden. Die erfindungsgemäße Lösung ermöglicht eine Zurverfügungstellung einer gegenüber einer Versorgungsspannung von 1,5 oderThe semiconductor memory device according to the invention is characterized in that a first driver device is provided for generating the isolation clock signals, which receives address signals as well as an increased voltage generated by a charge pump circuit on the semiconductor chip and outputs an intermediate signal with an amplitude that is increased compared to the supply voltage. A second driver device that receives the intermediate signal as well as the increased voltage generates the isolation clock signal, whereby charging processes during clock signal generation are avoided by providing an already increased voltage by the charge pump circuit, which enables steeper clock edges. The solution according to the invention enables the provision of a higher amplitude compared to a supply voltage of 1.5 or

3,3 Volt erhöhten Spannung zur Isolations-Taktsignalerzeugung, wogegen eine nach dem Stand der Technik bekannte Booster-Schaltung zur Spannungserhöhung bei solch geringen Versorgungsspannungen wegen hier erhöht auftretender parasitärer Effekte unzweckmäßig wäre.3.3 volts increased voltage for isolation clock signal generation, whereas a booster circuit known from the state of the art for increasing the voltage at such low supply voltages would be impractical due to the increased parasitic effects that would occur here.

Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.Embodiments of the invention are specified in the subclaims.

Ausführungsbeispiele der Erfindung sowie ein Ausführungsbeispiel einer herkömmlichen Halbleiterspeichervorrichtung werden im einzelnen anhand der Zeichnung erläutert. Im einzelnen zeigen: Embodiments of the invention and an embodiment of a conventional semiconductor memory device are explained in detail with reference to the drawing. In detail:

Fig. 1 einen Schaltkreis zum Erzeugen eines Taktsignals zum Isolieren von Bitleitungen nach einem ersten Ausführungsbeispiel der Erfindung;Fig. 1 shows a circuit for generating a clock signal for isolating bit lines according to a first embodiment of the invention;

Fig. 2 einen Schaltkreis zum Erzeugen eines Taktsignals zum Isolieren von Bitleitungen nach einem zweiten Ausführungsbeispiel der Erfindung;Fig. 2 shows a circuit for generating a clock signal for isolating bit lines according to a second embodiment of the invention;

Fig. 3 ein Blockschaltbild einer Anordnung von Leseverstärkern und ihrer Peripherieschaltkreise in einer Halbleiterspeichervorrichtung; undFig. 3 is a block diagram of an arrangement of sense amplifiers and their peripheral circuits in a semiconductor memory device; and

Fig. 4 -ist ein; e Schaltkreis^zum Erzeugen eines Taktsignals zum Isolieren von Bitleitungen in einer Halbleiterspeichervorrichtung.Fig. 4 is a circuit for generating a clock signal for isolating bit lines in a semiconductor memory device.

Fig. 3 zeigt die Struktur eines bekannten, mit Bitleitungen verbundenen Schaltkreises einer Halbleiterspeichervorrichtung. Dieser Schaltkreis umfaßt .a^Typ und &-Typ Leseverstärker 3 und 6, die von benachbarten linken und rechten Speicherzellenanordnungen 1 und 8 geteilt werden. Um Daten von oder in eine einzelne Speicherzelle in der linken Speicherzellenanordnung zu schreiben, wird das Bitleitungspaar BL2 und BL2, das mit der rechten Speicherzellenanordnung 8 verbunden ist, von dem Bitleitungspaar BLl und BLl getrennt, das mit der linken Speicherzellenanordnung 1 verbunden ist. Die Isolation wird durchgeführt durch Anschalten der Isolationstransistoren 11 und 12 der Isolationsstufe 10 durch Erzeugen eines Taktsignals $ISO1 im logisch hohen Zustand, während die Isolationstransistoren 21 und 22 der Isolationsstufe 20 durch Erzeugen eines Taktsignals $ISO2 im logisch niedrigen Zustand ausgeschaltet werden, wodurch ein selektiver Schreib- oder Lesevorgang erreicht wird. Im Gegensatz dazu wird zur Auswahl einer Speicherzelle in der rechten Speicherzellenanordnung 8 die Umkehrung der vorstehenden Prozedur durchgeführt.Fig. 3 shows the structure of a known bit line connected circuit of a semiconductor memory device. This circuit comprises .a^-type and &-type sense amplifiers 3 and 6 shared by adjacent left and right memory cell arrays 1 and 8. To write data from or to a single memory cell in the left memory cell array, the bit line pair BL2 and BL2 connected to the right memory cell array 8 is disconnected from the bit line pair BL1 and BL1 connected to the left memory cell array 1. The isolation is performed by turning on the isolation transistors 11 and 12 of the isolation stage 10 by generating a clock signal $ISO1 in the logic high state, while turning off the isolation transistors 21 and 22 of the isolation stage 20 by generating a clock signal $ISO2 in the logic low state, thereby achieving a selective write or read operation. In contrast, to select a memory cell in the right memory cell array 8, the reverse of the above procedure is performed.

Während Schreibvorgängen kann, wenn der logisch hohe Pegel der Isolationstaktsignale $ISO1, Φ&Igr;3&Ogr;2 zum Isolieren der Bitleitungen gleich dem Versorgungsspannungspegel Vcc ist,During write operations, if the logic high level of the isolation clock signals $ISO1, φ&Igr;3&Ogr;2 for isolating the bit lines is equal to the supply voltage level Vcc,

der Pegel der in der ausgewählten Speicherzelle gespeicherten Daten wegen des an den Kanälen der Isolationstransistoren 11, 12, 21 und 22 erfolgenden Spannungsabfalls nicht genau auf dem Pegel von Vcc sein. Daher können Daten in einem logisch hohen Zustand nicht mit dem genauen Wert von Vcc in der ausgewählten Speicherzelle gespeichert werden, da die an die Gates der Isolationstransistoren angelegten Taktsignale §IS01 und §IS02 nur eine Amplitude gleich dem Spannungspegel von Vcc besitzen.the level of the data stored in the selected memory cell may not be exactly at the level of Vcc due to the voltage drop occurring across the channels of the isolation transistors 11, 12, 21 and 22. Therefore, data in a logic high state cannot be stored at the exact value of Vcc in the selected memory cell because the clock signals §IS01 and §IS02 applied to the gates of the isolation transistors only have an amplitude equal to the voltage level of Vcc.

In einem Versuch, das oben festgestellte Problem zu lösen hat Hitachi Ltd. den in Fig. 4 gezeigten Bitleitungstrennungs-Taktsignalgenerator vorgeschlagen. Siehe "An Analysis of the Hitachi, Ltd. HM511000 IMxI CMOS DRAMs", abgedruckt in MOSAID, März 1988, Seite 58. Wie in Fig. 4 gezeigt, bewirkt ein Eingangsadressignal eine Selbstanhebung der Amplitude der Spannung an den Knoten B und C, so daß der Ausgangsspannungspegel des Bitleitungstrennungstaktsignals BI Vcc übersteigt (also Vcc+a). Der Wert von &agr; ist wenigstens größer als die Schwell spannung der in Fig. 3 gezeigten Isolationstransistoren 11, 12, 21 und 22,, so daß die ausgewählten Speicherzellen mit der Spannung der genaue^Vcc-Amplitude versorgt werden können. Dieser Bitleitungstrennungs-Taktsignalgenerator stellt jedoch in hochintegrierten Speichervorrichtungen, die mit geringeren Quellspannungen arbeiten, keine ausreichende Erhöhung zur Verfügung und ist daher nicht geeignet zur Verwendung in Vorrichtungen, die entspre-In an attempt to solve the problem identified above, Hitachi Ltd. has proposed the bit line isolation clock signal generator shown in Fig. 4. See "An Analysis of the Hitachi, Ltd. HM511000 IMxI CMOS DRAMs" reprinted in MOSAID, March 1988, page 58. As shown in Fig. 4, an input address signal causes a self-boosting amplitude of the voltage at nodes B and C so that the output voltage level of the bit line isolation clock signal BI exceeds Vcc (i.e., Vcc+a). The value of α is at least greater than the threshold voltage of the isolation transistors 11, 12, 21 and 22 shown in Fig. 3 so that the selected memory cells can be supplied with the voltage of the exact Vcc amplitude. However, this bit line separation clock signal generator does not provide sufficient boost in highly integrated memory devices that operate with lower source voltages and is therefore not suitable for use in devices that require

chend heutiger Halbleitervorrichtungs-Designpraxis hergestellt werden.according to current semiconductor device design practices.

-äe-Fig. 1 zeigt nun ein schematisches Diagramm eines ersteW Ausführungsbeispiels £«£—e—Erfindung» einschließlich eines ersten Inverters oder ersten Treibers 31 zum Empfangen eines Blockauswahlsignals und zum Verwenden einer extern angelegten Spannung Vpp mit hoher Amplitude als eine Konstantspannungsquelle und eines zweiten Inverters oder zweiten Treibers 32 zum Erhalt des Ausgangs des ersten Inverters 31 und zum Verwenden der Spannung Vpp mit hoher Amplitude als Konstantspannungsquelle, um ein Taktsignal Φ&idiagr;&egr;&ogr; zum Isolieren von Bitleitungen während eines selektiven Lesevorgangs zu erzeugen.-äe- Fig. 1 now shows a schematic diagram of a first embodiment of the invention including a first inverter or first driver 31 for receiving a block select signal and using an externally applied high amplitude voltage Vpp as a constant voltage source and a second inverter or second driver 32 for receiving the output of the first inverter 31 and using the high amplitude voltage Vpp as a constant voltage source to generate a clock signal φεγ for isolating bit lines during a selective read operation.

Ein Hochspannungsgeneratorschaltkreis zum Erzeugen der Spannung Vpp mit hoher Amplitude ist normalerweise auf dem Chip herkömmlicher, monolithischer dynamischer Speicher mit wahlfreiem Zugriff installiert, und daher ist der Generator auf den beigefügten Zeichnungen nicht gezeigt. Der Hochspannungsgenerator erzeugt eine Spannung Vpp mit einer Amplitude von ungefähr 2Vcc durch Ladungspumpen in Abhängigkeit von den Pumptaktsignalen eines Oszillators. Die Spannung Vpp mit hoher Amplitude kann erzeugt werden durch einen Schaltkreis mit einem Oszillator, einem Treiber, einen Kondensator und einem NMOS-Transfertransistor zum Übertragen einer an dem Kondensator erzeugten Spannung.A high voltage generator circuit for generating the high amplitude voltage Vpp is normally installed on the chip of conventional monolithic dynamic random access memories, and therefore the generator is not shown in the accompanying drawings. The high voltage generator generates a voltage Vpp having an amplitude of about 2Vcc by charge pumping in response to pump clock signals of an oscillator. The high amplitude voltage Vpp can be generated by a circuit including an oscillator, a driver, a capacitor, and an NMOS transfer transistor for transferring a voltage generated at the capacitor.

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Ein wie in Fig. 1 gezeigter Schaltkreis ist zum Erzeugen jedes der Isolationstaktsignale #ISO1 und §IS02 der Fig. 3 vorgesehen. Um Daten in die ausgewählte linke Speicherzellenanordnung 1 zu schreiben, sollte der Datenübertragungsweg von der rechten Speicherzellenanordnung 8 durch Anlegen eines logisch niedrigen Isolationstaktsignals §IS02 an die rechte Isolationsstufe 20 isoliert sein. Zwischenzeitlich wird ein logisch hohes Isolationstaktsignal $IS0l in Abhängigkeit von einem logisch hohen Blockauswahlsignal erzeugt, so daß Daten mit einer Amplitude von genau dem Vcc-Pegel in die Zellen der Speicherzellenanorndung geschrieben werden.A circuit as shown in Fig. 1 is provided for generating each of the isolation clock signals #ISO1 and §IS02 of Fig. 3. In order to write data into the selected left memory cell array 1, the data transfer path from the right memory cell array 8 should be isolated by applying a logic low isolation clock signal §IS02 to the right isolation stage 20. Meanwhile, a logic high isolation clock signal $IS0l is generated in response to a logic high block select signal so that data with an amplitude of exactly the Vcc level is written into the cells of the memory cell array.

Fig. 2 zeigt ein zweites Ausführungsbeispiel* f» Dieser Schaltkreis erzeugt ein Blockauswahlsignal, ein Bitleitungsisolationssignal und ein Ausgleichssignal. Der Schaltkreis umfaßt einen Vpp-Treiber 40 zum Erzeugen einer Spannung Vpp hoher Amplitude in Abhängigkeit von drei Adreßsignalen #1, #2 und #3, einen Blockauswahlsignaltreiber 50 zum Erzeugen eines Blockauswahlsignals in Abhängigkeit von der Spannung Vpp hoher Amplitude, die von dem Treiber 40 auf einem Knoten 101 ausgegeben wird, und einen Bitleitungsisolations-Signaltreiber 60 zum Erzeugen des Isolationstaktsignals #ISO mit der Amplitude von Vpp zum Isolieren von Bitleitungen in Abhängigkeit von der Ausgabe Vpp des Treibers 40. Ein Ausgleichssignaltreiber 70 erzeugt das Ausgleichssignal §EQ in Abhängigkeit von dem Ausgang des Vpp-Treibers 40. Das Ausgleichsignal &Phi;&Egr;<2 wird vor und nach dem Bitleitungslesen ausgelöst, um den Ausgleichsschaltkrei-Fig. 2 shows a second embodiment* f» This circuit generates a block selection signal, a bit line isolation signal and an equalization signal. The circuit includes a Vpp driver 40 for generating a high amplitude voltage Vpp in response to three address signals #1, #2 and #3, a block select signal driver 50 for generating a block select signal in response to the high amplitude voltage Vpp output from the driver 40 on a node 101, and a bit line isolation signal driver 60 for generating the isolation clock signal #ISO having the amplitude of Vpp for isolating bit lines in response to the output Vpp of the driver 40. An equalization signal driver 70 generates the equalization signal §EQ in response to the output of the Vpp driver 40. The equalization signal Φε<2 is triggered before and after the bit line read to activate the equalization circuit.

sen 2, 7 zu ermöglichen, die ausgewählten Bitleitungen auf Amplituden mit gleichem Spannungswert einzustellen. Die linken und rechten Bitleitungsisolationstaktsignale der Fig. 3 werden mit dem Vpp-Pegel erzeugt. Wenn all die Adreßsignale in einem logisch "hohen" Zustand eingegeben werden, ist der Knoten 101 zwischen dem Vpp-Treiber 40 und dem Blockauswahlsignaltreiber 50, dem Bitisolationstakttreiber 60 und dem Ausgleichssignaltreiber nicht mit der Erdpotentialspannung verbunden und daher durch den PMOS-Transistor 42, der dann in einem elektrisch leitenden AN-Zustand ist, auf die Amplitude des Vpp-Signals geladen. Dann wird das Isolationstaktsignal §ISO von dem Treiber 60 mit der Amplitude des Vpp-Pegels ausgegeben, und das Augleichssignal #EQ, das von dem Treiber 70 erzeugt wird, wird mit der Amplitude des Vcc-Pegels erzeugt.sen 2, 7 to set the selected bit lines to amplitudes of equal voltage value. The left and right bit line isolation clock signals of Fig. 3 are generated at the Vpp level. When all the address signals are input in a logic "high" state, the node 101 between the Vpp driver 40 and the block select signal driver 50, the bit isolation clock driver 60 and the equalize signal driver is not connected to the ground potential voltage and is therefore charged to the amplitude of the Vpp signal by the PMOS transistor 42 which is then in an electrically conductive ON state. Then, the isolation clock signal §ISO is output from the driver 60 with the amplitude of the Vpp level, and the equalization signal #EQ generated from the driver 70 is generated with the amplitude of the Vcc level.

Wie oben festgestellt, erzeugen die Ausführungsbeispiele, die vorstehende beschrieben wurden, Ausgangssignale, die den Spannungspegel des Bitleitungsisolationstaktsignals anheben, und zwar unter Verwendung einer hohen Spannung, die von dem Hochspannungsgenerator erzeugt wird, der sich auf dem Chip befindet, so daß Daten wirkungsvoll in die Speicherzellen einer hochintegrierten Speichervorrichtung, die eine Betriebsversorgungsspannung verwendet, geschrieben werden können. Zusätzlich können die beschriebenen Schaltkreise die Bitleitungspaare sowohl vor als auch nach dem Durchführen eines Lesevorgangs ausgleichen. As noted above, the embodiments described above produce output signals that raise the voltage level of the bit line isolation clock signal using a high voltage generated by the high voltage generator located on the chip so that data can be efficiently written into the memory cells of a highly integrated memory device using an operating supply voltage. In addition, the described circuits can equalize the bit line pairs both before and after performing a read operation.

Claims (12)

E'isenf uhr, Speiser & PartnerE'isenf uhr, Speiser & Partner Bremen, den 26. September 1997Bremen, 26 September 1997 Unser Zeichen: S 3494 JOE/aWOur reference: S 3494 JOE/aW Anmelder/Inhaber: SAMSUNG ELECTRONICS CO.
Amtsaktenzeichen:Applicant/Owner: SAMSUNG ELECTRONICS CO.
Official reference number: Hamburg· ··· · · ·Hamburg· ··· · · · Patentan*U3ite »·* *··*
Jochen Ehlers
Dipl.-Phys. Frank MeierPatentan*U3ite »·* *··*
Jochen Ehlers
Dipl.-Phys. Frank Meier MünchenMunich PatentanwältePatent attorneys European Patent AttorneysEuropean Patent Attorneys Dip!.-Phys. Gerhard LiedlDip!.-Phys. Gerhard Liedl Dipl.-Wirtsch.-Ing. Rainer FritscheDipl.-Wirtsch.-Ing. Rainer Fritsche PatentanwaltPatent Attorney Dipl.-Chem. Dr. Peter SchülerDipl.-Chem. Dr. Peter Schüler BerlinBerlin Patentanwältin
European Patent Attorney
Dipl.-Ing. Jutta KadenPatent Attorney
European Patent Attorney
Dipl.-Ing. Jutta Kaden AlicanteAlicante European Trademark Attorney
Dipl.-Ing. Jürgen KlinghardtEuropean Trademark Attorney
Dipl.-Ing. Jürgen Klinghardt .1..1. rimea··rimea·· European Patent Attorneys Dipl.-Ing. Günther Eisenfuhr Dipl.-Ing. Dieter K. Speiser Dr.-lng. Werner W, Rabus Dipl.-Ing. Jürgen Brügge Dipl.-Ing. Jürgen Klinghardt Dipl.-Ing. Klaus G. Göken Patentanwalt Dipl.-Ing. Mark AndresEuropean Patent Attorneys Dipl.-Ing. Günther Eisenfuhr Dipl.-Ing. Dieter K. Speiser Dr.-lng. Werner W, Rabus Dipl.-Ing. Jürgen Brügge Dipl.-Ing. Jürgen Klinghardt Dipl.-Ing. Klaus G. Göken Patent Attorney Dipl.-Ing. Mark Andres Rechtsanwälte Ulrich H.Sander Christian Spintig Sabine Richter Rainer BöhmLawyers Ulrich H.Sander Christian Spintig Sabine Richter Rainer Böhm Martinistrasse 24Martinistrasse 24 D-28195 BremenD-28195 Bremen Tel. 0421-36 35 0Phone: 0421-36 35 0 Fax 0421-36 35 35 (G3)Fax 0421-36 35 35 (G3) Fax 0421-32 88 631 (G4)Fax 0421-32 88 631 (G4) 73 064,125 @ CompuServe, com73 064,125 @ CompuServe, com AnsprücheExpectations 1. Halbleiterspeichervorrichtung, mit1. Semiconductor memory device, comprising (a) mindestens einer Speicherzeüenanordnung (1; 8);(a) at least one memory cell arrangement (1; 8); (b) einem jeder SpeicherzeHenanordnung zugeordneten Bitleitungspaar (BL1, &Bgr;&Pgr;; BL2, BC2); (b) a bit line pair (BL1, βΠ; BL2, BC2) associated with each memory cell array; (c) einer mit dem jeweiligen Bitleitungspaar verbundene Ein/Ausiesevorrichtung (3, 4, 5, 6);(c) an input/output device connected to the respective bit line pair (3, 4, 5, 6); (d) mindestens einer Schalteinrichtung (10; 20) zur wahlweisen Unterbrechung eines Bitleitungspaares (BL1, BTI; BL2, BL2), die zwischen einer SpeicherzeHenanordnung (1; 8) und der Ein/Auslesevorrichtung (3, 4, 5, 6) angeordnet ist und ein Isolations-Taktsignai (0ISO1, <£lSO2) empfängt; und(d) at least one switching device (10; 20) for selectively interrupting a bit line pair (BL1, BTI; BL2, BL2), which is arranged between a memory cell arrangement (1; 8) and the input/output device (3, 4, 5, 6) and receives an isolation clock signal (0ISO1, <£lSO2); and (e) mindestens einer Schaltungsanordnung (40, 50, 60, 70), die ein Adreßsignal {#1, #2, #3) empfängt und das Isolations-Taktsignai (0ISO1, 0ISO2) erzeugt,(e) at least one circuit arrangement (40, 50, 60, 70) which receives an address signal {#1, #2, #3) and generates the isolation clock signal (0ISO1, 0ISO2), dadurch gekennzeichnet, daßcharacterized in that - 2-- 2- (f) die Schaltungsanordnung (40, 50, 60, 70) eine gegenüber einer Versorgungsspannung (Vcc) erhöhte Spannung (Vpp) erhält; und(f) the circuit arrangement (40, 50, 60, 70) receives a voltage (Vpp) which is higher than a supply voltage (Vcc); and (g) die Schaltungsanordnung (40, 50, 60, 70) mindestens eine Treibereinrichtung (40; 60) zur Erzeugung des Isolations-Taktsignals (0ISO1, 01SQ2) enthält, die das mindestens eine Adreßsignai (#1, #2, #3) und die erhöhte Spannung (Vpp) empfängt.(g) the circuit arrangement (40, 50, 60, 70) contains at least one driver device (40; 60) for generating the isolation clock signal (0ISO1, 01SQ2) which receives the at least one address signal (#1, #2, #3) and the increased voltage (Vpp). 2. Halbieiterspeichervorrichtung nach Anspruch 1,2. Semiconductor storage device according to claim 1, dadurch gekennzeichnet, daß die erhöhte Spannung (Vpp) durch eine Ladungspumpenschaltung erzeugt wird, die auf einem Speicherchip angeordnet ist, der die Halbleiterspeichervorrichtung trägt.characterized in that the increased voltage (Vpp) is generated by a charge pump circuit arranged on a memory chip carrying the semiconductor memory device. 3. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 oder 2,
dadurch gekennzeichnet, daß die mindestens eine Treibereinrichtung (40, 60) eine erste Treibereinrichtung (40) zur Erzeugung eines Zwischensignals enthält, das eine Amplitude aufweist, die der erhöhten Spannung (Vpp) entspricht.3. A semiconductor memory device according to any one of claims 1 or 2,
characterized in that the at least one driver device (40, 60) includes a first driver device (40) for generating an intermediate signal having an amplitude corresponding to the increased voltage (Vpp). 4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3,
gekennzeichnet durch eine zweite Treibereinrichtung (60), die das Zwischensignal und die erhöhte Spannung (Vpp) erhält und das lsolations-Taktsignal (0ISO1, 0ISO2) erzeugt.4. A semiconductor memory device according to any one of claims 1 to 3,
characterized by a second driver device (60) which receives the intermediate signal and the increased voltage (Vpp) and generates the isolation clock signal (0ISO1, 0ISO2). 5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die Versorgungsspannung (Vcc) nicht größer als 3,3 Volt ist.5. A semiconductor memory device according to any one of claims 1 to 4,
characterized in that the supply voltage (Vcc) is not greater than 3.3 volts. 6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß die Schalteinrichtung (10; 20) einen MOS-Transistor (11, 12, 21, 22) mit einer Schwellspannung umfaßt, die gleich der Differenz zwischen erhöhter Spannung (Vpp) und Versorgungsspannung (Vcc) ist.6. A semiconductor memory device according to any one of claims 1 to 5,
characterized in that the switching device (10; 20) comprises a MOS transistor (11, 12, 21, 22) with a threshold voltage which is equal to the difference between the increased voltage (Vpp) and the supply voltage (Vcc). 7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6,
gekennzeichnet durch jeweils einen zwischen der mindestens einen Schalteinrichtung (10; 20) und der mindestens einen Speicherzellenanordnung (1; 8) angeordneten Ausgleichsschaltkreis (2; 7) zum Ausgleich von Potentialdifferrenzen zwischen Bitleitungen innerhalb des jeweiligen Bitleitungspaares (BL1, BL1; BL2, BL2).7. A semiconductor memory device according to any one of claims 1 to 6,
characterized by a compensation circuit (2; 7) arranged between the at least one switching device (10; 20) and the at least one memory cell arrangement (1; 8) for compensating potential differences between bit lines within the respective bit line pair (BL1, BL1; BL2, BL2). -3 --3 - 8. Halbleiterspeichervorrichtung nach Anspruch 3 und 7,8. Semiconductor memory device according to claim 3 and 7, dadurch gekennzeichnet, daß die Schaltungsanordnung (40, 50, 60, 70) eine das Zwischensignal und die erhöhte Spannung (Vpp) erhaltende Ausgleichssignal-Treibereinrichtung (70) zur Erzeugung eines an den Ausgleichsschaltkreis (2; 7) abgebbaren, die Amplitude der Versorgungsspannung (Vcc) besitzenden Ausgleichssignals (#EQ) umfaßt.characterized in that the circuit arrangement (40, 50, 60, 70) comprises a compensation signal driver device (70) receiving the intermediate signal and the increased voltage (Vpp) for generating a compensation signal (#EQ) which can be output to the compensation circuit (2; 7) and has the amplitude of the supply voltage (Vcc). 9. Haibleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß die Ein/Auslesevorrichtung (3,4, 5, 6) einen mit dem jeweiligen Bitleitungspaar (BL1, SO; BL2, BL2) verbundenen Leseverstärker (3; 6) umfaßt.9. A semiconductor memory device according to any one of claims 1 to 8,
characterized in that the read-in/read-out device (3, 4, 5, 6) comprises a sense amplifier (3; 6) connected to the respective bit line pair (BL1, SO; BL2, BL2). 10. Halbleiterspeichervorrichtung nach Anspruch 3 und einem der Ansprüche 1 bis 9,10. Semiconductor memory device according to claim 3 and one of claims 1 to 9, dadurch gekennzeichnet, daß die Schaltungsanordnung (40, 50, 60, 70) eine das Zwischensignal erhaltende, eine Reihenschaltung aus zwei Invertem (53, 54) umfassende Blockauswahlsignal-Treibereinrichtung (50) zum Erzeugen eines Blockauswahlsignals (BLOCK Se) umfaßt.characterized in that the circuit arrangement (40, 50, 60, 70) comprises a block selection signal driver device (50) which receives the intermediate signal and comprises a series circuit of two inverters (53, 54) for generating a block selection signal (BLOCK Se). 11. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet, daß die erste Treibereinrichtung (40) umfaßt:11. A semiconductor memory device according to any one of claims 1 to 10,
characterized in that the first driver device (40) comprises: (a) mindestens einen ersten Feldeffekt-Transistor (43; 44; 45), an dessen Gateanschluß das mindestens eine Adreßsignal (#1; #2; #3) anliegt, dessen Drainanschluß mit einem Masseanschluß (Vss) und dessen Sourceanschiuß mit einem ersten Knotenpunkt verbunden ist;(a) at least one first field effect transistor (43; 44; 45), to whose gate terminal the at least one address signal (#1; #2; #3) is present, whose drain terminal is connected to a ground terminal (Vss) and whose source terminal is connected to a first node; (b) einen zweiten Feldeffekt-Transistor (41), dessen Sourceanschiuß mit einem die erhöhte Spannung [Vpp) erhaltenden ersten Anschluß verbunden ist, dessen Gateanschluß mit einem zweiten Knotenpunkt verbunden ist und dessen Drainanschiuß mit dem ersten Knotenpunkt verbunden ist;(b) a second field effect transistor (41) having a source terminal connected to a first terminal receiving the increased voltage [Vpp), a gate terminal connected to a second node and a drain terminal connected to the first node; (c) einen dritten Feldeffekt-Transistor (42), dessen Sourceanschiuß mit dem ersten Anschluß verbunden ist, dessen Gateanschluß mit dem ersten Knotenpunkt verbunden ist und dessen Drainanschluß mit dem zweiten Knotenpunkt verbunden ist;(c) a third field effect transistor (42) having its source terminal connected to the first terminal, its gate terminal connected to the first node and its drain terminal connected to the second node; (d) mindestens einen Inverter (46; 47; 48), dessen Eingangsanschluß mit dem(d) at least one inverter (46; 47; 48) whose input terminal is connected to the -4--4- Gateanschluß des mindestens einen ersten Feldeffekt-Transistors (43; 44; 45) verbunden ist; undGate terminal of the at least one first field effect transistor (43; 44; 45); and (e) mindestens einen vierten Feldeffekt-Transistor (49; 51; 52), dessen Gateanschluß mit einem Ausgangsanschluß des mindestens einen Inverters (46; 47; 48) und dessen Drain-Source-Kana! zwischen dem zweiten Knotenpunkt und dem Masseanschluß (Vss) angeordnet ist; wobei(e) at least one fourth field effect transistor (49; 51; 52), the gate terminal of which is connected to an output terminal of the at least one inverter (46; 47; 48) and the drain-source channel of which is arranged between the second node and the ground terminal (Vss); wherein (f) das Zwischensignal über den zweiten Knotenpunkt ausgegeben wird.(f) the intermediate signal is output via the second node. 12. Halbleiterspeichervorrichtung nach Anspruch 4 und einem der Ansprüche 112. A semiconductor memory device according to claim 4 and any one of claims 1 dadurch gekennzeichnet, daß die zweite Treibereinrichtung (60) umfaßt:characterized in that the second driver device (60) comprises: (a) eine Invertervorrichtung (61, 62) mit einem die erhöhte Spannung (Vpp) erhaltenden Versorgungsanschluß, einem das Zwischensignal erhaltenden Eingangsanschluß und einem ersten und zweiten Ausgangsanschluß;(a) an inverter device (61, 62) having a supply terminal receiving the boosted voltage (Vpp), an input terminal receiving the intermediate signal, and first and second output terminals; (b) einen fünften Feldeffekt-Transistor (63), dessen Gateanschluß mit dem ersten Ausgangsanschluß verbunden ist und dessen Source-Drain-Kanal zwischen einem die erhöhte Spannung (Vpp) erhaltenden Anschluß und einem das Isoiations-Taktsignal (0ISO1; 0ISO2) ausgebenden dritten Ausgangsanschluß angeordnet ist; und(b) a fifth field effect transistor (63) whose gate terminal is connected to the first output terminal and whose source-drain channel is arranged between a terminal receiving the increased voltage (Vpp) and a third output terminal outputting the isolation clock signal (0ISO1; 0ISO2); and (c) einen sechsten Feldeffekt-Transistor (64), dessen Gateanschluß mit dem zweiten Ausgangsanschluß verbunden ist und dessen Source-Drain-Kanal zwischen dem dritten Ausgangsanschluß und einem Masseanschluß verbunden ist.(c) a sixth field effect transistor (64) having its gate terminal connected to the second output terminal and its source-drain channel connected between the third output terminal and a ground terminal.