DE69804013T2

DE69804013T2 - Vorspannungsverfahren und struktur zum reduzieren von band-zu-band- und/oder lawinenströmen während des löschens von flashspeicheranordnungen

Info

Publication number: DE69804013T2
Application number: DE69804013T
Authority: DE
Inventors: Vei-Han Chan; S. Haddad; D. Luning; Daniel Sobek; James Thurgate
Original assignee: Advanced Micro Devices Inc
Current assignee: Spansion LLC
Priority date: 1997-12-18
Filing date: 1998-12-18
Publication date: 2002-10-31
Anticipated expiration: 2018-12-19
Also published as: EP1040486B1; KR20010033348A; DE69804013D1; JP2002509328A; WO1999031669A1; EP1040486A1; US6236596B1; JP4197843B2; KR100554708B1

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft Floating-Gate-Speichereinrichtungen wie z. B. EEPROMs, und ins besondere ein Verfahren und eine Vorrichtung zum Reduzieren von Band-zu-Band-Strömen während des Löschens von Flash- Speichereinrichtungen.

HINTERGRUND DER ERFINDUNG

Eine Klasse nichtflüchtiger Speichereinrichtungen, die als "Flash"-EEPROMs (elektrisch löschbare programmierbare Nurlesespeichereinrichtungen) bekannt ist, kombiniert die Vorteile der EPROM-Dichte mit der elektrischen Löschbarkeit eines EEPROM. Ein Merkmal, das Flash-EEPROMs von Standard-EEROMs unterscheidet, besteht darin, dass im Gegensatz zu Standard-EEPROMs die Flash-EEPROMs keinen Wähl-Transistor auf einer Eins-zu-vier-Basis für jeden Floating-Gate-Transistor enthalten. Ein Wähl-Transistor ist zur Wahl einer einzelnen Speicherzelle innerhalb der Speichereinrichtung vorgesehen und kann zum selektiven Löschen einer einzelnen Speicherzelle verwendet werden. Da Flash-EEPROMs keinen Wähl-Transistor auf einer Eins-zu-vier-Basis für jeden Floating-Gate-Transistor enthalten, werden Flash-EEPROM-Zellen massenweise gelöscht, entweder durch Löschen des gesamten Chip oder durch Löschen gepageter Gruppen von Zellen. Das Weglassen des Wähl-Transistors erlaubt eine kleinere Zell-Größe und verleiht dem Flash-EEPROM gegenüber Standard- EEPROMs vergleichbarer Größe einen Vorteil in Hinblick auf die Herstellungs- Ausbeute (was die Speicherkapazität anbelangt).
Typischerweise werden mehrere EEPROM-Zellen auf einem einzelnen Halbleitersubstrat (d. h. einem Siliciumchip) ausgebildet. Fig. 1 zeigt eine einzelne herkömmliche Flash-EEPROM-Speicherzelle. Gemäß Fig. 1 ist die Flash-Speicherzelle 100 auf einem OP-Typ-Substrat 110 ausgebildet und einen doppelt diffundierten N-Typ Source-Bereich 102 und einen N+-Drain-Bereich 104. Mit dem Substrat 110 ist eine Substrat-Elektrode 126 verbunden. Der Drain-Bereich 104 und der Source-Bereich sind voneinander beabstandet, wobei der Kanalbereich 122 zwischen ihnen angeordnet ist. Die Soure-Elektrode 114 und die Drain-Elektrode 112 sind mit dem Source-Bereich 102 und dem Drain- Bereich 104 verbunden.
Der doppelt diffundierte Source-Bereich 102 ist aus einem leicht dotierten N- Bereich 128 (phosphor-dotiert) und einem schwerer dotierten, jedoch flacheren N+-Bereich 130 (arsen-dotiert) gebildet, eingebettet in dem tiefen N- Bereich 128. Das in dem N-Bereich 128 enthaltene Phosphor gradiert den Source-Übergang und reduziert somit das horizontale elektrische (EH)-Feld 134 zwischen dem Source-Bereich 102 und dem Substrat 110 in dem pn-Übergang.
Das Floating-Gate 106 ist mittels einer dielektrischen Schicht isolierend in einem kurzen Abstand über mindestens einem der Source- und/oder Drain- Bereiche angeordnet. Ein Steuer-Gate 108 ist über dem Floating-Gate 106 und isolierend in der dielektrischen Schicht 116 angeordnet. Eine Steuergate- Elektrode ist mit dem Steuer-Gate 108 verbunden. LGA1-E 132 repräsentiert die Gate-Längen der in der Flash-Speicherzelle 100 enthaltenen Gates.
In einer herkömmlichen Betriebsweise wird das Programmieren einer Flash- EEPROM-Speicherzelle durch "Heißelektronen"-Injektionen aus einem Teil des Substrats (d. h. gewöhnlich aus einem Kanalabschnitt nahe dem Drain-Bereich) in das Floating-Gate durchgeführt. Die injizierten Elektroden tragen eine negative Ladung in das Floating-Gate ein und werden typischerweise induziert durch Erden des Source-Bereichs des Substrats, Vorspannen des Steuer-Gates auf eine relativ hohe positive Spannung zum Erzeugen eines Elektronen- Nachlauf-Felds und Vorspannen des Drain-Bereichs auf eine positive Spannung moderater Größe zum Erzeugen heißer (Hochenergie-)Elektronen.
Beispielsweise wird zum Programmieren der Flash-Speicherzelle 100 die Source-Elektrode 114 mit der Masse verbunden, die Drain-Elektrode 112 wird mit einer relativ hohen Spannung (z. B. +4 Volt bis +9 Volt) verbunden, und die Steuergate-Elektrode 120 wird mit einem relativ hohen Spannungspegel (z. B. +8 Volt bis +12 Volt) verbunden. Elektronen werden von dem Source-Bereich 102 zu dem Drain-Bereich 104 beschleunigt, und sogenannte "heiße Elektronen" werden nahe dem Drain-Bereich 104 erzeugt. Einige der heißen Elektronen werden durch die relativ dünne Gate-Dielektrik-Schicht 118 injiziert und verfangen sich in dem Floating-Gate 106, wodurch dem Floating-Gate 106 ein negatives Potential gegeben wird.
Nachdem sich eine hinreichende negative Ladung an dem Floating-Gate 106 angesammelt hat, hebt das negative Potential des Floating-Gates 106 die Schwellenspannung des gestapelten Gate-Transistors an und verhindert während eines nachfolgenden "Lese"-Modus einen Stromfluss durch den Kanal 122. Die Größe des Lese-Stroms wird verwendet, um festzustellen, ob eine Speicherzelle programmiert worden ist.
Umgekehrt werden zum Löschen einer Flash-Speichereinrichtung typischerweise Elektronen aus dem Floating-Gate 106 herausgetrieben, indem das Steuer- Gate 108 auf eine große negative Spannung und der Source-Bereich 102 auf eine niedrige positive Spannung vorgespannt wird, um ein hinreichend großes vertikales elektrisches Feld (Ev) in dem Tunnel-Oxid zu erzeugen. Dieser Effekt tritt auf, da das Floating-Gate 106 durch eine kapazitive Kopplung mit dem Steuer-Gate 108 eine große negative Spannung erreicht. Das hinreichend große vertikale elektrische Feld (Ev 136) in dem Tunnel-Oxid erzeugt eine Fowler- Nordheim- (F-N) Tunnelung von Elektronen, die in dem Floating-Gate 106 durch das Tunnel-Oxid und in den Source-Bereich 102 gespeichert werden. Die aus dem Floating-Gate 106 entnommene Ladung erzeugt ihrerseits eine Schwellenspannungs-Verschiebung (Vr-Verschiebung), die zum Deprogrammieren (Löschen) der Einrichtung verwendet werden kann.
Beispielsweise werden während des Löschens eine relativ niedrige positive Spannung (d. h. +0,5 V bis +5,0 V) auf die Source-Elektrode 114 und eine relativ große negative Spannung (d. h. -7 V bis -13 V) auf die Steuer-Elektrode 120 aufgebracht. Die Spannung der Substrat-Elektrode 126 wird geerdet (0 V), und man lässt die Drain-Elektrode 112 floaten. Das zwischen dem Steuer- Gate 108 und dem Source-Bereich 102 erzeugte vertikale elektrische Feld (Ev 136) veranlasst Elektronen, die zuvor in dem Floating-Gate 106 gespeichert waren, dazu, sich mittels Fowler-Nordheim-Tunnelung durch die dielektrische Schicht 118 und in den Source-Bereich 102 zu bewegen.
Um ein hinreichendes elektrisches Feld in dem Tunnel-Oxid zu erzeugen, ist es typischerweise erforderlich, das Steuer-Gate 108 auf eine hoch genug bemessene negative Spannung vorzuspannen, dass das Floating-Gate 106 eine Spannung von ungefähr -5,5 Volt erreicht. Eine typische Potentialdifferenz VSF zwischen dem Source-Bereich 102 und dem Floating-Gate 106 liegt in der Größenordnung von 10 Volt, und somit sollte, wenn die Source-Spannung VS weniger positiv gemacht wird, die Steuer-Gate-Spannung VCG mehr negativ gemacht werden. Nachdem die Spannung VSF von der Source zu dem Floating- Gate gewählt worden ist, werden die übrigen Faktoren vorzugsweise gemäß der folgenden Gleichungen eingeschränkt:
VFG = αCG(VCG - ΔVT) + αSVS + αBVB
wobei:
VFG = Floating-Gate-Spannung;
VCG = Steuer-Gate-Spannung;
VS = Source-Spannung;
VB = Substrat- oder p-Wannen-Spannung;
ΔVT) = die Schwellenspannungsdifferenz, die sich aus der dem Floating- Gate hinzuaddierten negativen Ladung ergibt, gemessen von dem Steuer-Gate aus;
αCG = kapazitiver Kopplungskoeffizient vom Steuer-Gate zum Floating- Gate;
αS = kapazitiver Kopplungskoeffizient zwischen der Source und dem Floating-Gate;
αB = kapazitiver Kopplungskoeffizient zwischen dem Substrat oder der p-Wanne und dem Floating-Gate.
Mit fortschreitender Entwicklung der Technik besteht in der gesamten Industrie das durchgehende Bestreben, die Dicht von Speichereinrichtungen zu vergrößern. Durch Reduzieren der Größe eines Flash-EEPROM kann eine höhere Speicherkapazität erzielt werden. Durch Verwenden von mehr Chips pro Wafer können die Kosten pro Chip reduziert werden. Zudem kann durch die Verwendung von Speichereinrichtungen höherer Dichte eine Reduzierung des Gesamt-Energieverbrauchs erreicht werden.
Um die Speicherdichte von Flash-EEPROM-Einrichtungen zu erhöhen, werden typischerweise die Speicherzellen in der Größereduziert (d. h. es wird eine Reduzierung der Gesamt-Bodenfläche der Einrichtung erzielt), indem die Gate- Länge (LGATE 132) und die Gate-Breite (WGATE 138) verringert werden. Ein Problem beim Reduzieren der Länge von Speicherzellen-Gates besteht jedoch darin, dass auch der Abstand zwischen dem Source-Bereich 102 und dem Drain-Bereich 104 reduziert wird. Wenn sich der Source-Bereich 102 dem Drain-Bereich 104 nähert, verursacht die laterale Diffusion von dem Phosphor in dem Source-Bereich (N-Bereich 128) ein Leck zwischen dem Source-Bereich 102 und dem Drain-Bereich 104, wodurch nachteilige Kurzkanaleffekte entstehen. Kurzkanaleffekte erzeugen ernsthafte Probleme in den Flash-EEPROM- Zellen und sind typischerweise wahrnehmbar, wenn die Gate-Länge (LGATE 132) auf unter 0,4 Mikron reduziert wird.
Ein Verfahren zum Reduzieren des Kurzkanaleffekts besteht in der Beseitigung des doppelt diffundierten N-Phosphor-Bereichs. Durch Verwendung eines einfach diffundierten Source-Bereichs ist der Phosphor-Diffusions-Überlappungsabstand LDD 124 nicht mehr vorhanden, und das Kurzkanaleffekt-Problem wird beträchtlich reduziert. Die Beseitigung des Phosphor-Diffusions-Überlappungsabstands LDD 124 ermöglicht eine Reduzierung der Gate-Länge (LGATE 132) auf unter 0,4 Mikron und führt somit zu einer erhöhten Packungs-Dichte der Speicherzellen.
Das Beseitigen des dotierten Phosphor-N-Bereichs 128 jedoch erzeugt einen ungewollten Nebeneffekt, und zwar ein Erhöhen des horizontalen elektrischen (EH-) Felds 134 zwischen dem Source-Bereich 102 und dem Substrat 110 in dem pn-Übergang während des Löschens der Speicherzelle. Dieser Anstieg des horizontalen elektrischen (EH-) Felds 134 trägt direkt zu einem Anstieg des Band-zu-Band-Stroms bei, da generell akzeptiert ist, dass:
Jb-t-b = Ab-t-b f(E)e&supmin;(Bb-t-b/E)
wobei:
Jb-t-b = Band-zu-Band-Stromdichte [A/cm²]
Ab-t-b, Bb-c-b = Konstanten
f(E) oft modelliert als E²
E = SQRT (EV² + EH²) (das Tunnelungsfeld in dem Übergang).
Aufgrund der Source-zu-Substrat-Vorspannung während des Löschens der Speicherzelleneinrichtung wird ein umgekehrt vorgespannter pn-Übergang gebildet, der Band-zu-Band-Ströme (auch als Zener-Ströme bezeichnet) in dem Source-Übergang erzeugt. Die Band-zu-Band-Ströme sind normalerweise um einige Größenordnungen größer als der Fowler-Nordheim-Strom. Dieser Bandzu-Band-Strom ist unter dem Aspekt des Schaltungs-Designs nur schwierig aufrechtzuhalten, und zudem wird angenommen, dass der nachteilige Zuverlässigkeitsprobleme wie z. B. Loch-Einschlüsse in dem Tunnel-Oxid erzeugt.
Loch-Einschlüsse können möglicherweise die Fähigkeit des Floating-Gates beeinträchtigen, eine negative Ladung (Elektroden) aufrechtzuhalten, da die eingeschlossenen Löcher die Tendenz haben, zu dem Floating-Gate 106 zu wandern und die darin befindliche negative Ladung zu neutralisieren. Die Entstehung von Löchern an der Oberfläche der Dielektrischen 118 unter dem Floating-Gate 106 ist unerwünscht, da sie ein zuverlässiges Programmieren, Lesen und Löschen beliebig angeordneter Speicherzellen beeinträchtigen kann, was als Gate-Störungs-Phänomen bekannt ist. Dieses Gate-Störungs-Phänomen tritt auf, da in der Tunnel-Oxid-Schicht eingeschlossenen Löcher dazu tendieren, in dem Floating-Gate 106 aufwärts zu wandern, so dass negative Programm-Ladungen neutralisiert werden und somit die Ladungs-Haltezeit des Floating-Gate 106 reduziert wird.
Insbesondere können während des Löschens einige Speicherzellen mehr heiße Löcher erzeugen als andere, und somit werden einige Floating-Gates schneller entladen als andere. Dies verursacht ein ungleichförmiges Löschen über den gesamten Speicher-Chip hinweg. Löcher, die während des Löschens nicht zu dem Floating-Gate 106 wandern, können für eine unbestimmte Zeitperiode in der Dielektrischen 118 verbleiben. Diese Löcher können später in das Floating- Gate 106 wandern, nachdem die Speicherzelle programmiert worden ist, und einen Teil der Programmierungsladung, die zurückgehalten werden soll, neutralisieren.
Abgesehen von den nachteiligen Loch-Einschlüssen erfordern die Band-zu- Band-Ströme einen zusätzlichen Strom von den Speicher-Chip-Ladepumpen. Da die Entwicklung in der Industrie generell dahin verlaufen ist, die Versorgungsspannung für Speicherchips zu reduzieren, ist auch die Effizienz der Ladepumpen reduziert worden und ist somit nicht in der Lage, die Band-zu- Band-Ströme zu reduzieren. Unter dieser Bedingung wird die Source-Vorspannung reduziert, so dass die Zellen-Löschgeschwindigkeit abnimmt.
Somit ist es höchst wünschenswert, ein Verfahren zum Reduzieren von Band- zu-Band-Strömen in Flash-Speicherzellen zu entwickeln, bei dem dennoch eine Reduzierung der Gate-Größe ermöglicht wird, ohne dass nachteilige Kurzkanaleffekte auftreten.
Es wird verwiesen auf US-A-5,657,271, die eine Flash-EEPROM-Speicherzelle gemäß dem Oberbegriff von Anspruch 1 beschreibt.
Es besteht Bedarf, an einer Speichereinrichtung und einem Verfahren zum Löschen der Speichereinrichtung bei reduzierten Band-zu-Band-Strömen zwecks Ermöglichung einer Reduzierung der Gate-Größe in den Flash-Speicherzellen ohne Verursachung nachteiliger Kurzkanaleffekte.
Die vorliegende Erfindung schafft eine Flash-EEPROM-Speicherzelle mit:
einem Substrat;
einem in dem Substrat angeordneten Source-Bereich, dem während des Löschens der Flash-EEPROM-Speicherzelle eine Source-Spannung zugeführt wird;
einem Drain-Bereich in dem Substrat;
einer ersten Oxid-Schicht auf dem Substrat;
einem Floating-Gate auf der ersten Oxid-Schicht, wobei das Floating-Gate über mindestens einem Teil des Source-Bereiches angeordnet ist;
einem Steuer-Gate auf einer zweiten Oxid-Schicht, wobei das Steuer-Gate über dem Floating-Gate angeordnet ist, und wobei dem Steuer-Gate während des Löschens der Flash-EEPROM-Speicherzelle eine Steuer-Spannung zugeführt wird; und
einer Rückvorspannungs-Verbindung auf dem Substrat;
dadurch gekennzeichnet, dass
die Rückvorspannungs-Verbindung in der Lage ist, während des Löschens der Flash-EEPROM-Speicherzelle eine nicht null betragende erste Vorspannung auszugeben, die dem während des Löschens der Flash-EEPROM-Speicherzelle vorhandenen Band-zu-Band-Strom proportional ist.
Es kann ferner vorgesehen sein: eine erste Wanne, die in dem Substrat angeordnet ist und den Source-Bereich und den Drain-Bereich einschließt, wobei die Rückvorspannungs-Verbindung mit der ersten Wanne verbunden ist;
eine auf dem Substrat angeordnete Substratvorspannungs-Verbindung, der während des Löschens der Flash-EEPROM-Speicherzelle eine zweite Vorspannung zugeführt wird; und
eine zweite Wanne, die in dem Substrat angeordnet ist und die erste Wanne einschließt, wobei die Substratvorspannungs-Verbindung mit der zweiten Wanne derart verbunden ist, dass während des Löschens der Flash-EEPROM- Speicherzelle der Stromfluss in das Substrat reduziert wird.
Mit der Rückvorspannungs-Verbindung kann ein Modulator zum Modulieren der ersten Vorspannung während des Speicherzellen-Löschens verbunden sein. Der Modulator kann ein Widerstand sein.
Mit der vorliegenden Erfindung wird ferner ein Verfahren zum Löschen einer Flash-EEPROM-Speicherzelle mit einem Source-Bereich, einem Drain-Bereich, einem Substrat und einem Steuer-Gate mit den folgenden Schritten angegeben:
Anlegen einer Source-Spannung an den Source-Bereich;
Anlegen einer Steuer-Spannung an das Steuer-Gate, wobei der Unterschied zwischen der Steuer-Spannung und der Source-Spannung ausreichend ist, um die Flash-EEPROM-Speicherzelle zu löschen; und
Anlegen einer Rückvorspannung an das Substrat, wobei die Rückvorspannung proportional zu dem während des Löschens der Flash-EEPROM-Speicherzelle vorhandenen Band-zu-Band-Strom aufgebracht wird.
Die vorstehenden und weitere Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden deutlicher ersichtlich aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung im Zusammenhang mit den zugehörigen Zeichnungen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt eine herkömmliche Flash-EEPROM-Speicherzelle;
Fig. 2 zeigt eine erste Ausführungsform einer Flash-EEPROM-Speicherzelle gemäß der vorliegenden Erfindung, bei der die Band-zu-Band-Ströme während des Löschens einer Speicherzelle reduziert sind;
Fig. 3 zeigt eine Testanordnung zum Testen der Löschzeit und der Größe des während des Löschens einer Speicherzelle erzeugten Band-zu- Band-Stroms bei Verwendung einer Ausführungsform der Erfindung;
Fig. 4 zeigt in graphischer Darstellung einen Vergleich zwischen Beispielen von Löschzeiten bei einer herkömmlichen Speicherzelle und einer Speicherzelle, bei der eine Ausführungsform der vorliegenden Erfindung verwendet wird;
Fig. 5 zeigt eine graphische Darstellung eines Beispiels eines Vergleichs zwischen der Größe eines Source-Stroms, der zum Löschen einer Speicherzelle erforderlich ist, bei der eine Ausführungsform der Erfindung verwendet wird, und eines Source-Stroms, der für eine Speicherzelle des herkömmlichen Typs erforderlich ist;
Fig. 6 zeigt eine weitere Ausführungsform der Erfindung;
Fig. 7 zeigt eine wiederum weitere Ausführungsform der Erfindung;
Fig. 8 zeigt ein Schaubild des Source-Stroms, dargestellt gegenüber den Source-Spannungen für verschiedene Substrat- oder Rückvorspannungs-Spannungen;
Fig. 9 zeigt ein Schaubild des Source-Stroms als Funktion der Source- Spannung für mehrere Substrat-Vorspannungswerte bei einer Ausführungsform der Erfindung;
Fig. 10 zeigt ein Schaubild des Gate-Stroms, dargestellt gegenüber der Source-Spannung bei einer Ausführungsform der vorliegenden Erfindung; und
Fig. 11 zeigt ein Schaubild der Sättigungs-Schwellenwertspannung, dargestellt gegenüber den Löschzeiten für verschiedene angewandte Spannungskombinationen.

DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN

Die folgende detaillierte Beschreibung befasst sich mit den besten Arten, die von den Erfindern derzeit zur Ausführung der Erfindung erwogen werden. Es versteht sich, dass die Beschreibung dieser bevorzugten Ausführungsformen lediglich als Beispiel dient und diese Ausführungsformen nicht in einem einschränkenden Sinn zu interpretieren sind.
Bei der vorliegenden Erfindung wird eine Rück-Vorspannung verwendet, um die Spannungsdifferenz an dem Source-pn-Übergang (Source-Substrat-Übergang) durch Anlegen einer niedrigen positiven Spannung an den Substrat-Teil der Flash-Speicherzelle zu reduzieren. Diese Rück-Vorspannung hat den Effekt, die Spannungsdifferenz zwischen der Source und dem Substrat zu reduzieren, und resultiert ein einer Lateralfeld-Reduktion an dem Source-pn- Übergang. Durch das Reduzieren des Lateralfeldes an dem Source-pn-Übergang werden die Band-zu-Band-Ströme verkleinert, und es wird somit die Notwendigkeit eines doppelt diffundierten Source-Bereiches während des Speicherzellen-Löschens beseitigt. Bei bestimmten Ausführungsformen der Erfindung wird die Gesamtbreite des N-Bereichs reduziert, während immer noch ein doppelt diffundierter Source-Übergang beibehalten wird. Durch Verwendung einfach diffundierter Source-Bereiche anstelle der zuvor erwähnten doppelt diffundierten Source-Bereiche kann eine Reduktion der Gate-Länge erzielt werden, so dass eine vergrößerte Packungsdichte der Speicherzellen ermöglicht wird.
Fig. 2 zeigt eine Ausführungsform der vorliegenden Erfindung, bei der eine Rück-Vorspannung verwendet wird, um die Band-zu-Band-Ströme während des Löschens einer Flash-Speicherzelle zu reduzieren. Da zahlreiche Bauteile in Fig. 2 Bauteilen in Fig. 1 gleich sind, sind gleiche Bauteile mit gleichen Bezugszeichen versehen.
Gemäß Fig. 2 wird eine einzelne diffundierte Source 202 mit N+-Bereichen 204 verwendet, um die Reduktion des LGATE 132 zu unterstützen, ohne Kurzkanaleffekte in der Speicherzelle 200 herbeizuführen. Gemäß der vorliegenden Erfindung wird während des Löschens der Speicherzelle 200 eine relativ niedrige positive Spannung an die Substrat-Elektrode 126 angelegt. Dadurch wird eine Rück-Vorspannung erzeugt, die die Spannungsdifferenz zwischen dem Source-Bereich 202 und dem Substrat 110 reduziert. Diese Reduktion reduziert das Lateralfeld an dem pn-Übergang und reduziert somit die Band-zu- Band-Ströme während des Löschens der Speicherzelle. Durch das Reduzieren der Band-zu-Band-Ströme in dem pn-Übergang kann ein Einschluss von Löchern minimiert werden. Bei bestimmten Ausführungsformen der Erfindung wird ein Modulator verwendet, um die Substrat-Spannung während des Speicherzellen-Löschens zu modulieren. Bei einer Ausführungsform ist der Modulator ein Widerstand. Beispielsweise ist in Fig. 2 ein Widerstand Rs 206 mit der Substrat-Elektrode 126 verbunden und wird verwendet, um die Substrat- Spannung während des Speicherzellen-Löschens zu modulieren.
Es ist anzumerken, dass, obwohl Fig. 2 einen einfach diffundierten Source- Bereich zeigt, bei bestimmten Ausführungsformen ein doppelt diffundierter Source-Bereich mit reduzierter N-Bereich-Breite (z. B. einer reduzierten Menge an Phosphor) verwendet wird.
Fig. 3 zeigt eine Testanordnung zum Vergleichen der Löschzeit und des Betrags des Band-zu-Band-Stroms, der während des Löschens zweier unterschiedlicher Typen von Speicherzellen erzeugt wird. Eine herkömmliche Speicherzelle enthält einen Source-Bereich, der eine größere Menge an Phosphor und keine Rück-Vorspannung aufweist. Die Speicherzelle gemäß der vorliegenden Erfindung enthält einen Source-Bereich mit einer reduzierten Menge an Phosphor und einer dem Substrat zugeführten Rückspannung (z. B. 2,5 Volt). Gemäß Fig. 3 ist eine Widerstandslast R mit dem Source-Bereich 344 verbunden und moduliert den Source-Bereich während des Speicherzellen- Löschens.
Durch Messen der Veränderung der Sättigungs-Schwellenspannung (VTSAT) als Funktion der Zeit während des Löschens kann die Löschzeit sowohl der herkömmlichen Zelle als auch der Zelle gemäß der vorliegenden Erfindung bestimmt werden. Fig. 4 zeigt eine graphische Darstellung von Beispielen der Löschzeiten der herkömmlichen (in Kreisen) und der erfindungsgemäßen (in Rechtecken) Speicherzellen. Gemäß Fig. 4 sind die von den beiden Speicherzeilen erzeugten Datenkurven analog. Dies zeigt, dass das Hinzufügen einer Rück-Vorspannung zu dem Substrat gemäß den Ausführungen der Erfindung die Löschzeit der Flash-Speicherzelle nicht signifikant beeinträchtigt.
Fig. 5 zeigt ein Schaubild des Betrags des Source-Stroms, der zum Löschen der herkömmlichen (in Kreisen) und erfindungsgemäßen (in Rechtecken) Speicherzellen erforderlich ist. Der (in Rechtecken gezeigte) Betrag des Strom, der zum Löschen der Speicherzelle der vorliegenden Erfindung benötigt wird, ist im Vergleich zu der herkömmlichen Technologie beträchtlich reduziert. Dieses Stromreduzierungs-Erfordernis bedeutet eine Reduzierung des Band-zu-Band- Stroms während des Löschens von Flash-Speicherstellen bei Verwendung der Erfindung im Vergleich mit Zellen ohne die vorliegende Erfindung.
Fig. 6 zeigt eine weitere Ausführungsform der vorliegenden Erfindung, bei der eine p-Mulde und eine n-Mulde verwendet werden, um die Band-zu-Band- Ströme während des Löschens einer Speicherzelle zu reduzieren. Fig. 6 ist Fig. 2 ähnlich, und gleiche Bauteile sind mit gleichen Bezugszeichen gekennzeichnet.
Gemäß fig. 6 ist eine p-Mulde 602 in dem Substrat 110 angeordnet und umschließt sowohl den einzeln diffundierten Source-Bereich 202 als auch den Drain-Bereich 104. Obwohl Fig. 6 einen abrupten N+-Source-Bereich 202 zeigt, kann auch ein doppelt diffundierter Source-Bereich mit einer redzuzierten Menge an Phosphor verwendet werden, um die LGA-TE-Reduktion zu unterstützen, ohne unzulässig große Kurzkanaleffekte herbeizuführen. Durch Anlegen einer relativ niedrigen positiven Spannung an die Vp-Mulde 604 während des Speicherzellen-Löschens wird eine p-Mulden-Rück-Vorspannung verwendet, um die Spannungsdifferenz am Source-pn-Übergang (Source - p-Mulden - Übergang) zu reduzieren. Die Spannungsdifferenz-Reduktion verkleinert das Lateralfeld an dem Source-pn-Übergang und reduziert somit die Band-zu- Band-Ströme während des Löschens der Speicherzelle.
Gemäß Fig. 6 ist auch eine n-Mulde 606 mit dem Substrat 110 verbunden. Die n-Mulde 606 umschließt die p-Mulde 602 und wird zum Reduzieren des Stromflusses in das Substrat 110 verwendet, der durch die p-Mulden-Rück-Vorspannung verursacht wird. Durch Anlegen einer negativen Spannung an die VN- Mulde 608 während des Zellen-Löschens, wobei diese Spannung ungefähr 0,5 Volt höher ist als die an die Vp-Mulde 604 angelegte Spannung, reduziert die n-Mulde 606 den Stromfluss in das Substrat 110.
Bei bestimmten Ausführungsformen der vorliegenden Erfindung ist ein Modulator in Reihe mit der p-Mulden-Verbindung verbunden, um zu bewirken, dass die Rück-Vorspannung proportional auf den Substrat-(Band-zu-Band-) Strom aufgebracht wird. Bei einer Ausführungsform ist der Modulator ein Widerstand. Beispielsweise ist in Fig. 7 ein Widerstand Rp 704 mit der p-Mulde 604 verbunden und wird dazu verwendet, die p-Mulde 604 während des Speicherzellen- Löschens zu modulieren. Ferner sind gemäß Fig. 7 bei bestimmten Ausführungsformen der Erfindung die Vp-Mulde 604 und die VN-Mulde 608 verbunden, um zu gewährleisten, dass die n-Mulde 606 stets relativ zu der p-Mulde 602 umgekehrt vorgespannt ist.
Um die Reduktion des Band-zu-Band-Stroms bei Speicherzellen zu demonstrieren, die sich mit einer Ausführungsform der vorliegenden Erfindung erzielen lässt, haben die Erfinder Tests an einem Array gestapelter Gate-Einrichtungen durchgeführt. Die array-ähnliche Struktur hat eine direkte Verbindung zu dem Floating-Gate. Es wurden die folgenden Testbedingungen verwendet:
Die Floating-Gate-Spannung wurde auf konstante -0,5 Volt gesetzt (d. h. kein weiteres "Floaten");
die Source-Spannung wurde rampenartig von 0 auf 5,0 Volt gebracht;
das Drain wurde floatend belasssen; und
die Substrat-Rück-Vorspannung wurde in Inkrementen von 0,5 Volt von 0 auf 2 Volt erhöht.
Die Ergebnisse dieser Tests sind in Fig. 8-10 graphisch gezeigt. Die Tests zeigten, dass der Band-zu-Band-Strom (gemessen als Source-Strom) signifikant reduziert wird, wenn ein Substrat einer Flash-Speicherzelle in 0,5-V- Inkrementen rück-vorgespannt wird. Der Floating-Gate-Strom wurde überwacht und ist repräsentativ für den Betrag an Fowler-Nordheim-Strom, der während des Löschens der Speichereinrichtung vorhanden war. Die Tests lassen erkennen, dass das Rück-Vorspannen des Substrats während des Löschens der Speichereinrichtung den Fowler-Nordheim-Strom nicht reduziert.
Da es sich bei dem Source-Substrat-Übergang um einen pn-Übergang handelt, ist er einer Diode ähnlich. Somit bleibt, so lange die Source-Spannung auf einer größeren positiven Spannung gehalten wird als das Substrat, der pn-Übergang in einem umgekehrt vorgespannten Zustand. Falls jedoch die Substrat- Spannung um einen bestimmten Betrag, der größer ist als das eingebaute Potential (z. B. 0,5 V), größer ist als die Source-Spannung, wird der Source-pn- Übergang vorwärts vorgespannt.
In Fig. 8 ist graphisch dargestellt, dass für Substrat-Vorspannungs-VB-Werte, bei denen VB = 1, 1,5 und 2 Volt beträgt, die Source-Übergangs-Diode vorwärts vorgespannt wird, was in einem signifikanten negativen Source-Strom resultiert. Somit wird bei bestimmten Ausführungsformen der vorliegenden Erfindung der Vorwärtsvorspannungseffekt durch Verwendung eines Substrat- Vorspannungs-VB-Werts von ungefähr 0,5 Volt verhindert, da kein signifikanter Vorwärtsvorspannungsstrom beobachtet wird, wenn die Substrat-Vorspannung VB gleich 0,5 Volt oder niedriger ist. Bei einer alternativen Ausführungsform wird zwecks Vermeidung des Vorwärtsvorspannungseffekts der Source-Bereich vor dem Anlegen der Substrat-Vorspannung VB oder zur gleichen Zeit auf die Lösch-Spannung vorgespannt. Beispielsweise kann ein Spannungsteiler unter Verwendung eines an dem Körper des Substrats befestigten Widerstands gebaut werden, der die Substrat-Spannung auf einem Niveau hält, das der Source-Spannung proportional ist.
Fig. 9 zeigt graphisch den Source-Strom IS als Funktion der Source-Spannung VS für mehrere Substrat-Vorspannungs-VB-Werte. Wie im Zusammenhang mit der Ausführungsform gemäß Fig. 7 dargestellt, wird der Source-Strom IS reduziert, indem das Substrat der Speicherzelle auf unterschiedliche Spannungsniveaus vorgespannt wird. Diese Reduktion des Source-Stroms zeigt an, dass weniger Band-zu-Band-Strom in dem Source-Übergang vorhanden ist, wenn die Substrat-Vorspannung-Vs erhöht wird. Der Maximal-Strom in dem Test wurde auf einen Maximalwert eingeschränkt oder beschnitten, um eine Tunnel-Oxid-Degradation zu verhindern. Es ist zu erwarten, dass eine noch größere Reduktion des Band-zu-Band-Stroms bei einer Source-Spannung von ungefähr 4,5 Volt erzielt werden kann, wie gemäß bestimmten Ausführungsformen der Erfindungen vorgesehen ist.
Beispielsweise ist gemäß Fig. 9, wenn die Source-Spannung VS auf + 3,6 V gesetzt wird, der Source-Strom IS in der folgenden Weise abhängig von dem Spannungspegel der Substrat-Vorspannung-VB:
Diese Reduktion des Source-Stroms IS, während das Niveau der Substrat- Vorspannung-VB wird von 0,0 auf 2,0 Volt vergrößert wird, korrelliert mit einer Reduktion des Band-zu-Band-Stroms während des Löschens der Speicherzelle.
Fig. 10 zeigt ein Schaubild zur Darstellung des Effekts des Fowler-Newton- Stroms (Löschgeschwindigkeit) bei verschiedenen Substrat-Vorspannungs-VB- Werten, wenn die Source-Spannung erhöht wird. Fig. 10 zeigt, dass der Substrat-Vorspannungs-VB-Wert den Gate-Strom (d. h. den Lösch-Fowler-Newton- Strom) in dem Bereich, in dem der Source-Strom nicht begrenzt ist, nicht beeinträchtigt. Der gemäß der vorliegenden Erfindung vorgesehene Ansatz der Substrat-Vorspannung kann von Vorteil sein, wenn der Source-Strom IS begrenzt werden muss, da ein Vergrößern der Rückvorspannungs-Spannung nicht zu höheren Gate-Strom-Größen führt, wie Fig. 10 zeigt.
Durch Anlegen einer Rückvorspannungs-Spannung an das Substrat wird die positive Spannung von dem Substrat in das Floating-Gate eingekoppelt. ERs hat sich erwiesen, dass die Kopplung den Floating-Gate-Spannungspegel mit einem Verhältnis von ungefähr 25% beeinflusst. Diese Kopplung kann den Floating-Gate-Spannungspegel und die Lösch-Eigenschaften der Specherzelle beeinträchtigen.
Deshalb wird zum Kompensieren der in das Floating-Gate eingekoppelten positiven Spannung in bestimmten Ausführungsformen der vorliegenden Erfindung die Steuer-Gate-Spannung und/oder die Source-Spannung derart eingestellt, dass die Löschzeit konstant bleibt.
Beispielsweise zeigt Fig. 11 ein Schaubild zur Darstellung der Lösch-Eigenschaften einer Speicherzelle bei Verwendung verschiedener Rück-Vorspannungs-Schemata. Gemäß Fig. 12 können die Source-Spannung VS und die Gate Spannung V9 derart eingestellt werden, dass, wenn die Substrat-Rückvorspannungs-Spannung Vb abgelegt wird, die Löschzeit konstant bleibt. Der Steuer-Fall entspricht den folgenden Vorspannungs-Bedingungen:
Vg (Steuer-Gate-Vorpannung) = -8,5 V
VS (Source-Vorspannung) = 4,5 V
Vb (Substrat-Vorspannung) = 0 V.
Das Schaubild zeigt, das bei einer Substrat-Rückvorspannungs-Spannung Vb von 2,0 Volt die Löschgeschwindigkeit einer Flash-Speicherzelle beibehalten werden kann, indem entweder die Source-Vorspannung VS um 0,5 Volt erhöht wird oder die Steuer-Gate-Vorspannung V9 um +0,8 Volt (bis -9,3 Volt) reduziert wird.
Die oben beschriebenen Ausführungsformen dienen lediglich zur Veranschaulichung der Erfindung. Fachleuten auf dem Gebiet werden in Kenntnis der obigen Offenbarung verschiedene alternative Ausgestaltungen ersichtlich sein. Beispielsweise kann die Erfindung an sogenannten gesplitteten Gate-Transistoren angewandt werden, bei denen das Löschen durch den Drain- statt durch den Source-Bereich ausgeführt wird.
Ferner kann, obwohl bei den oben beschriebenen Ausführungsformen N-Typ- Source- und Drain-Bereiche dargestellt wurden, die in ein P-Typ-Substrat eingebettet sind, die vorliegende Erfindung auch in Speicherzellen mit einem P- Typ-Substrat verwendet werden. In dieser Situation kann die Polarisierung der Ausführungsformen der vorliegenden Erfindung umgekehrt werden, um während des Löschens von Speicherzellen, bei denen N-Typ-Substrate verwendet werden, die Band-zu-Band-Ströme zu reduzieren.
In der vorstehenden Beschreibung wurde die Erfindung im Zusammenhang mit bestimmten Ausführungsformen erläutert. Es wird jedoch ersichtlich sein, dass verschiedene Modifikationen und Änderungen an der Erfindung vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen. Somit sind die Beschreibung und die Zeichnungen als Beispiel und nicht im Sinne einer Beschränkung zu verstehen.

Claims

1. Flash-EEPROM-Speicherzelle mit:

einem Substrat (110);

einem in dem Substrat angeordneten Source-Bereich (202), dem während des Löschens der Flash-EEPROM-Speicherzelle eine Source-Spannung zugeführt wird;

einem Drain-Bereich (104) in dem Substrat;

einer ersten Oxid-Schicht auf dem Substrat;

einem Floating-Gate (106) auf der ersten Oxid-Schicht, wobei das Floating-Gate über mindestens einem Teil des Source-Bereiches angeordnet ist;

einem Steuer-Gate (108) auf einer zweiten Oxid-Schicht, wobei das Steuer-Gate über dem Floating-Gate angeordnet ist, und wobei dem Steuer- Gate während des Löschens der Flash-EEPROM-Speicherzelle eine Steuer- Spannung zugeführt wird; und

einer Rückvorspannungs-Verbindung (126) auf dem Substrat;

dadurch gekennzeichnet, dass

die Rückvorspannungs-Verbindung (126) in der Lage ist, während des Löschens der Flash-EEPROM-Speicherzelle eine nicht null betragende erste Vorspannung auszugeben, die dem während des Löschens der Flash- EEPROM-Speicherzelle vorhandenen Band-zu-Band-Strom proportional ist.

2. Flash-EEPROM-Speicherzelle nach Anspruch 1, ferner mit:

einer ersten Wanne (604), die in dem Substrat angeordnet ist und den Source-Bereich und den Drain-Bereich einschließt, wobei die Rückvorspannungs-Verbindung mit der ersten Wanne verbunden ist;

einer auf dem Substrat angeordneten Substratvorspannungs-Verbindung, der während des Löschens der Flash-EEPROM-Speicherzelle eine zweite Vorspannung zugeführt wird; und

einer zweiten Wanne (608), die in dem Substrat angeordnet ist und die erste Wanne einschließt, wobei die Substrätvorspannungs-Verbindung mit der zweiten Wanne derart verbunden ist, dass während des Löschens der Flash-EEPROM-Speicherzelle der Stromfluss in das Substrat reduziert wird.

3. Flash-EEPROM-Speicherzelle nach Anspruch 2, ferner mit einem mit der Rückvorspannungs-Verbindung verbundenen Modulator (206) zum Modulieren der ersten Vorspannung während des Speicherzellen-Löschens.

4. Flash-EEPROM-Speicherzelle nach Anspruch 3, bei dem der zum Modulieren der ersten Vorspannung während des Speicherzellen-Löschens vorgesehene Modulator ein Widerstand ist.

5. Verfahren zum Löschen einer Flash-EEPROM-Speicherzelle mit einem Source-Bereich (202), einem Drain-Bereich (104), einem Substrat (110) und einem Steuer-Gate (108), mit den folgenden Schritten:

Anlegen einer Source-Spannung an den Source-Bereich;

Anlegen einer Steuer-Spannung an das Steuer-Gate, wobei der Unterschied zwischen der Steuer-Spannung und der Source-Spannung ausreichend ist, um die Flash-EEPROM-Speicherzelle zu löschen; und

Anlegen einer Rückvorspannung an das Substrat, wobei die Rückvorspannung proportional zu dem während des Löschens der Flash-EEPROM- Speicherzelle vorhandenen Band-zu-Band-Strom aufgebracht wird.

6. Verfahren nach Anspruch 5, bei dem der Schritt des Anlegens einer Rückspannung ferner die folgenden Schritte umfasst:

Verbinden eines Modulators (206) in Reihe mit dem Substrat; und

Anlegen einer Rückvorspannung an den in Reihe mit dem Substrat verbundenen Modulator.

7. Verfahren nach Anspruch 5, ferner mit den folgenden Schritten:

Einschließen des Source-Bereichs und des Drain-Bereichs in einer ersten Wanne (604) innerhalb des Substrats;

Verbinden eines Modulators in Reihe mit der ersten Wanne, wobei die Rückvorspannung an den Modulator angelegt wird;

Umschließen der ersten Wanne in einer zweiten Wanne (608), die sich in dem Substrat befindet; und

Anlegen einer Substrat-Vorspannung an die zweite Wanne, wobei die Substrat-Vorspannung ausreichend groß ist, um den Stromfluss zwischen der ersten Wanne und dem Substrat zu reduzieren.

8. Verfahren nach Anspruch 6, bei dem:

der Schritt des Verbindens des Modulators in Reihe mit dem Substrat einen Schritt enthält, in dem ein Widerstand in Reihe mit dem Substrat verbunden wird; und

der Schritt des Anlegens der Rückvorspannung an den in Reihe mit dem Substrat verbundenen Modulator einen Schritt enthält, in dem die Rückvorspannung an den in Reihe mit dem Substrat verbundenen Widerstand angelegt wird.

9. Verfahren nach Anspruch 7, bei dem der Schritt des Verbindens des Modulators in Reihe mit der ersten Wanne einen Schritt enthält, in dem ein Widerstand (704) in Reihe mit der ersten Wanne verbunden wird, wobei die Rückvorspannung an den Widerstand angelegt wird.

10. Verfahren nach Anspruch 5, ferner mit dem Schritt des Anlegens der Source-Spannung gleichzeitig mit oder vor dem Anlegen der Rückvorspannung.