DE69727303T2 - Verfahren zur herstellung von halbleiterscheiben grosser abmessungen - Google Patents

Verfahren zur herstellung von halbleiterscheiben grosser abmessungen Download PDF

Info

Publication number
DE69727303T2
DE69727303T2 DE1997627303 DE69727303T DE69727303T2 DE 69727303 T2 DE69727303 T2 DE 69727303T2 DE 1997627303 DE1997627303 DE 1997627303 DE 69727303 T DE69727303 T DE 69727303T DE 69727303 T2 DE69727303 T2 DE 69727303T2
Authority
DE
Germany
Prior art keywords
cutting
cut
block
semiconductor material
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE1997627303
Other languages
English (en)
Other versions
DE69727303D1 (de
Inventor
Michel Bruel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Application granted granted Critical
Publication of DE69727303D1 publication Critical patent/DE69727303D1/de
Publication of DE69727303T2 publication Critical patent/DE69727303T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B28WORKING CEMENT, CLAY, OR STONE
    • B28DWORKING STONE OR STONE-LIKE MATERIALS
    • B28D5/00Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/06Silicon
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/06Joining of crystals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02027Setting crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02035Shaping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S117/00Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
    • Y10S117/901Levitation, reduced gravity, microgravity, space
    • Y10S117/902Specified orientation, shape, crystallography, or size of seed or substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitermaterialplatte mit großen Abmessungen. Es betrifft auch die Benutzung der fertigen Platte, um Substrate des Halbleiter-auf-Isolator-Typs und insbesondere des Silicium-auf-Isolator-Typs herzustellen.
  • Man kennt mehrere Verfahren zur Herstellung eines Substrats, das durch eine Schicht oder einen Film aus Halbleitermaterial auf einem isolierenden Träger gebildet wird. Diese Verfahren ermöglichen, insbesondere Substrate des Typs Silicium auf Isolator herzustellen.
  • Die Heteroepitaxie-Verfahren ermöglichen, durch Kristallwachstum einen Kristall, zum Beispiel aus Silicium, als dünnen Film auf einem monokristallinen Substrat einer anderen Art wachsen zu lassen, dessen Maschenparameter dem des Siliciums ähnlich ist, zum Beispiel ein Substrat aus Saphir (Al2O3) oder Calciumfluorid (CaF2).
  • Das SIMOX-Verfahren benutzt die Ionenimplantation mit hoher Sauerstoffdosis in einem Siliciumsubstrat, um in dem Volumen des Siliciums eine Siliciumoxidschicht auszubilden, die einen dünnen Film aus monokristallinem Silicium von der Masse des Substrats trennt.
  • Weitere Verfahren wenden das Prinzip des Dünnermachens einer Platte durch mechanisch-chemische oder chemische Bearbeitung an. Die wirkungsvollsten Verfahren dieser Art wenden außerdem das Prinzip der Ätzstopp-Barriere an, was ermöglicht, das Dünnermachen der Platte zu stoppen, sobald die geforderte Dicke erreicht ist, und derart eine homogene Dicke zu garantieren. Diese Technik besteht zum Beispiel darin, das Substrat des n-Typs über die Dicke des Films, den man herstellen will, einer p-Typ-Dotierung zu unterziehen, und das Substrat mit einem für Silicium des n-Typs aktiven und für Silicium des p-Typs inaktiven chemischen Bad chemisch anzugreifen.
  • Die hauptsächlichen Anwendungen der dünnen Halbleiterfilme sind Silicium-auf-Isolator-Substrate, selbsttragende Membrane aus Silicium oder Siliciumcarbid zur Realisierung von Lithographiemasken durch Röntgenstrahlen, Sensoren, Solarzellen, die Herstellung von integrierten Schaltungen mit mehreren aktiven Schichten.
  • Die verschiedenen Herstellungsverfahren der dünnen Filme weisen Nachteile auf, die mit den Herstellungstechniken verbunden sind.
  • Die Heteroepitaxie-Verfahren sind durch die Art des Substrats eingeschränkt. Da der Maschenparameter des Substrats nicht genau dem des Halbleiters entspricht, weist der dünne Film viele Kristallfehler auf. Außerdem sind diese Substrate teuer und zerbrechlich und existieren nur mit begrenzten Abmessungen.
  • Das SIMOX-Verfahren erfordert eine Ionenimplantation mit hoher Dosis, was ein sehr schweres und komplexes Implantationsgerät erfordert. Der Ausstoß dieser Geräte ist klein und es ist nicht anzunehmen, dass er sich in Zukunft deutlich erhöht.
  • Die Verdünnungsverfahren sind hinsichtlich der Homogenität und der Qualität nur konkurrenzfähig, wenn das Prinzip der Ätzstopp-Barriere angewendet wird. Leider macht die Erzeugung dieser Barriere das Verfahren komplex und kann in bestimmten Fällen die Verwendbarkeit des Films einschränken. Wenn die Ätzstopp-Barriere nämlich in einem Substrat des n-Typs mittels Dotierung des p-Typs realisiert wird, muss die eventuelle Realisierung von elektronischen Vorrichtungen in dem Film an den p-Typ des Films angepasst werden.
  • Vor nicht langer Zeit ist ein Verfahren zur Beseitigung der Nachteile dieser früheren Techniken entwickelt worden. Dieses Verfahren, beschrieben in dem Dokument FR-A-2 681 472 besteht darin, eine Platte aus dem erwünschten Halbleitermaterial, die eine ebene Fläche aufweist, folgenden Behandlungsschritten zu unterziehen:
    • – einem ersten Schritt der Ionenimplantation mittels Beschusses der ebenen Fläche der Platte, was in dem Volumen der Platte und in einer Tiefe nahe der Eindringtiefe der Ionen eine Schicht von Mikrohohlräumen erzeugt, welche die Platte unterteilen in einen unteren Bereich, der die Masse des Substrats darstellt, und einen oberen Bereich, der den dünnen Film darstellt, wobei die Ionen zwischen Edelgasionen und Wasserstoffgasionen gewählt werden und die Temperatur der Platte unter der Temperatur gehalten wird, bei der die implantierten Ionen durch Diffusion aus dem Halbleiter entweichen können;
    • – einen zweiten eventuellen Schritt zur Herstellung eines innigen Kontakts der ebenen Fläche der Platte mit einem Träger (Versteifungselement), gebildet durch wenigstens einen Schicht aus steifem Material, wobei dieser innige Kontakt zum Beispiel hergestellt werden kann mittels einer Haftsubstanz oder durch den Effekt einer Vorbehandlung der Oberflächen und eventuell einer thermischen und/oder elektrostatischen Behandlung, um die interatomaren Bindungen zwischen dem Träger und der Platte zu begünstigen;
    • – einen dritten Schritt der thermischen Behandlung der Einheit aus Platte und Träger mit einer höheren Temperatur als der Temperatur, bei der die Ionenimplantation stattfand, und ausreichend hoch, um durch die Wirkungen der kristallinen Umlagerung bzw. Neuordnung in der Platte und des Drucks in den Mikrohohlräumen eine Trennung zwischen dem dünnen Film und der Masse des Substrats herbeizuführen (diese Temperatur beträgt zum Beispiel 500°C für das Silicium).
  • Dieses Verfahren ist sehr erfolgversprechend. Es ermöglicht zum Beispiel, Silicium-auf-Isolator-Substrate (SOI) aus Platten aus monokristallinem Silicium herzustellen. Für die Anwendungen der Mikroelektronik muss das Halbleitermaterial von elektronischer Qualität sein. Im Falle des Siliciums erhält man – industriell – Platten dieser Qualität nach zwei Wachstumsverfahren: das Czochralski-Ziehverfahren (CZ), mit Hilfe eines Siliciumschmelzbads, und das Zonenziehverfahren (FZ), mit Hilfe eines polykristallinen Blocks bzw. Barrens, wobei hauptsächlich das erste Verfahren angewendet wird. Diese Wachstumsverfahren liefern Barren von zylindrischer Form, die senkrecht zu der Zylinderachse in Platten geschnitten werden, im Allgemeinen mit Hilfe einer Kreissäge mit Innenschnitt (scie circulaire à coupe interne).
  • Der Fachmann auf dem Gebiet der Mikroelektronik, der das in dem Dokument FR-A-2 681 472 beschriebene Verfahren anwenden möchte, wird folglich als Halbleitermaterialquelle eine von einer Scheibe eines Halbleiterbarrens abgeschnittene Platte verwenden. Wenn er ein SOI-Substrat mit großen Abmessungen wünscht, schneidet er eine entsprechend große Platte von der Scheibe ab. Gegenwärtig kann man Barren mit 300 mm Durchmesser züchten, wobei dieses Maß dann die Abmessungen des SOI-Substrats begrenzt.
  • Es gibt jedoch Fälle, wo SOI-Substrate erwünscht sind, deren Abmessungen größer sind als der Durchmesser der größten Barren. Dies betrifft zum Beispiel Silicium-auf-Glas-Anwendungen, insbesondere zur Herstellung der Bildschirme des Typs LCD/TFT. Diese Bildschirme sind rechteckig und zum Beispiel vom Format 16/9. Ein Bildschirm dieses Formats und mit der Höhe 300 mm hat folglich eine Länge von ungefähr 533 mm. Ein solcher Bildschirm kann also nicht aus einer Platte mit einem Durchmesser von 300 mm hergestellt werden.
  • Andere Anwendungen erfordern ebenfalls Substrate mit vergleichbaren Abmessungen: fotophile selbstragende dünne Siliciumfilme.
  • Es ist also nicht möglich, solche Vorrichtungen mit großen Abmessungen aus einer klassischen kreisförmigen Platte zu realisieren, gebildet durch eine Scheibe eines Halbleiterbarrens.
  • Das Dokument Patent Abstracts of Japan, Vol. 96, Nr. 10, 31. Oktober 1996, die japanische Patentanmeldung JP-A-08 143 397 betreffend, veröffentlicht ein Verfahren zur Herstellung von Platten aus monokristallinem SiC durch das Zerschneiden eines Barrens aus diesem Material. Das Schneiden erfolgt entsprechend einer Längsebene des Barrens, wobei diese Ebene parallel ist zu einer kristallographischen Ebene, die der Barren aufweist.
  • Um die Nachteile zu beseitigen, die aus den ungenügenden Abmessungen der klassischen kreisförmigen Platten resultieren, schlägt die vorliegende Erfindung nun vor, den zylindrischen Barren nicht mehr in Scheiben zu schneiden, die senkrecht zu der Achse des Zylinders sind, sondern in Längsscheiben und insbesondere in Scheiben, die parallel sind zu der Achse des Zylinders, wobei der Barren so gewählt wird, dass sein Durchmesser wenigstens gleich der Breite der gewünschten Platte ist und seine Länge wenigstens gleich der Länge der gewünschten Platte.
  • Diese Art des Schneidens des Barrens aus Halbleitermaterial steht im Gegensatz zu allen Gewohnheiten sowohl der Benutzer der Platten als auch der Hersteller dieser Platten, denn der Benutzer kauft seine Platten beim Hersteller in Abhängigkeit von den verfügbaren Größen, während es dem Hersteller nicht ohne weiteres in den Sinn kommt, die Halbleitermaterialbarren anders als konventionell zu schneiden, schon deswegen, weil sein Maschinenpark konventionell ist.
  • Die Kurzfassung des Dokuments JP-A-08 143 397 macht nicht bekannt, dass man nach dem Schneiden einer Platte eine Epitaxie durchführen kann, um die Dicke der geschnittenen Platte wiederherzustellen.
  • Die Erfindung hat also ein Verfahren zur Erlangung von wenigstens einer Platte aus Halbleitermaterial zum Gegenstand, wobei ein Block bzw. Barren aus Halbleitermaterial so geschnitten wird, dass der Schnitt entsprechend einer Längsebene des Barrens verläuft, und diese Ebene parallel oder im Wesentlichen parallel ist zu einer gegebenenfalls in dem Halbleiterbarren vorhandenen kristallographischen Ebene, wobei dieses Verfahren dadurch gekennzeichnet ist, dass man nach dem Zerschneiden des Barrens eine Epitaxie durchführt, um die Dicke der geschnittenen Platte ganz oder teilweise wiederherzustellen.
  • Unter Längsebene des Blocks oder Barrens versteht man eine Ebene, die nicht unbedingt parallel ist zur Hauptachse des Barrens. Es kann sich um eine Ebene handeln, die schräg ist in Bezug auf die Hauptachse des Barrens, um zum Beispiel eine besondere kristallographische Ebene eines monokristallinen Halbleitermaterials zu berücksichtigen, wobei das Prinzip der Erfindung darin besteht, Platten herzustellen, deren Fläche größer ist als die Fläche einer Platte, die man durch ein Zerschneiden des Barrens senkrecht zu seiner Hauptachse erhält.
  • Das Schneiden kann vorteilhaft entsprechend einer zu einer gegebenenfalls in dem Halbleiterbarren vorhandenen kristallographischen Ebene parallelen oder im Wesentlichen parallelen kristallographischen Ebene erfolgen. Ein anderer neuer Aspekt der Erfindung – neben der Idee, einen Barren in Längsrichtung zu schneiden –, beruht nämlich darauf, gegebenenfalls auch kristallographisch orientierte Substrate zu erhalten.
  • Jedoch betrifft die Erfindung allgemein Blöcke bzw. Barren aus beliebigen Halbleitermaterialien (monokristallin, polykristallin, amorph).
  • Das erfindungsgemäße Verfahren betrifft insbesondere den Fall, wo der Barren durch das CZ- oder das FZ-Verfahren hergestellt wird. In diesem Fall kann der Barren so gezogen werden, dass sich senkrecht zu der Achse des Barrens eine Ebene des Typs <1,0,0> ausbildet.
  • Das Schneiden des Barrens kann vorteilhaft auf zwei Arten erfolgen. Er kann so geschnitten werden, dass die alle Platten parallel zueinander sind. Er kann auch so geschnitten werden, dass zwei Gruppen von Platten entstehen, wobei jeweils die Platten der einen Gruppe parallel zueinander und senkrecht zu den Platten der anderen Gruppe sind.
  • Eine derartige Platte kann vorteilhaft benutzt werden, um ein Substrat des Typs Halbleiter-auf-Isolator zu realisieren, insbesondere ein Substrat mit großen Abmessungen. Es ist dann besonders vorteilhaft, dieses Substrat durch das in dem Dokument FR-A-2 681 472 beschriebene Verfahren herzustellen und einen Träger zu verwenden, der wenigstens einen isolierenden Teil umfasst.
  • Durch die nachfolgende Beschreibung wird die Erfindung besser verständlich und es gehen aus ihr weitere Vorteile und Besonderheiten hervor. Diese beispielhafte und nicht einschränkende Beschreibung bezieht sich auf die beigefügten Figuren:
  • die 1 zeigt einen Block oder Barren aus monokristallinem Silicium mit zugeordneten kristallographischen Ebenen,
  • die 2 zeigt eine erste erfindungsgemäße Schneidart eines Barrens aus Halbleitermaterial,
  • die 3 zeigt eine zweite erfindungsgemäße Schneidart eines Barrens aus Halbleitermaterial.
  • In der Folge der Beschreibung handelt es sich bei dem beschriebenen Barren um einen Barren aus monokristallinem Silicium und die gewünschte Platte ist eine Platte von rechteckiger Form. Dieses Material wurde ausgewählt, weil es auf dem Gebiet der Mikroelektronik bei weitem das am häufigsten verwendete Material ist. Jedoch ist die Erfindung nicht auf diesen Materialtyp beschränkt.
  • Die 1 zeigt einen Barren 1 aus monokristallinem Silicium, hergestellt durch ein Ziehverfahren des Typs CZ oder FZ. Er hat annähernd die Form eines Rotationszylinders mit der Achse 2. Dieser zylindrische Barren umfasst zwei Grundflächen 3 und 4, senkrecht zu der Achse 2. Das Ziehen wurde gewählt, um einen entsprechend einer kristallographischen Ebene <1,0,0> orientierten Barren zu erhalten, wobei diese Ebene in der 1 mit 5 bezeichnet ist. In diesem Fall existieren zwei weitere Ebenen des Typs <1,0,0>, die Ebenen <0,0,1> und <0,1,0>, mit 6 und 7 bezeichnet und parallel zu der Achse 2 des Barrens.
  • Die Aufgabe der Erfindung besteht darin, wenigstens eine große Platte zu erhalten, wobei der Durchmesser des Barrens wenigstens gleich der Breite der rechtwinkligen Fläche der gewünschten Platte ist, und er so gezogen wurde, dass seine Länge wenigstens gleich der Länge der rechtwinkligen Fläche dieser Platte ist.
  • Die 2 zeigt eine erste Schneidart des in der 1 dargestellten Barrens 1. Das Schneiden erfolgt in diesem Fall so, dass man Platten erhält, die parallel zueinander und parallel zu einer der in der 1 mit 6 und 7 bezeichneten Ebenen <1,0,0> sind. Man erhält Platten wie die Platte 10, die alle dieselbe Länge haben, aber unterschiedliche Breiten. Vorzugsweise erfolgt das Schneiden mit einer Drahtsäge (scie à fil).
  • Die 3 zeigt eine zweite Schneidart des in der 1 dargestellten Barrens 1. Das Schneiden kann durchgeführt werden, indem man den Barren periodisch um 90° um seine Hauptachse 2 dreht. Nachdem man also zum Beispiel zwei Platten 11 und 11' geschnitten hat, dreht man den Barren um 90° und schneidet zwei Platten 12 und 12' und dann, nach einer weiteren Drehung um 90°, zwei Platten 13 und 13' usw. Das Schneiden erfolgt ebenfalls vorzugsweise mit einer Drahtsäge.
  • Die hergestellten Platten können anschließend allen in der Mikroelektronik angewendeten thermischen Behandlungen unterzogen werden und insbesondere einer klassischen Politurbehandlung, die ermöglicht, ihren eine mikroelektronische Oberflächenqualität zu verleihen.
  • Es kann dann das in dem Dokument FR-A-2 681 472 beschriebene Verfahren zur Herstellung eines Silicium-auf-Isolator-Substrats angewendet werden, indem man eine derart hergestellte Platte als Siliciumquelle nimmt.
  • Jede derart hergestellte monokristalline Siliciumplatte kann dazu dienen, eine bestimmte Anzahl SOI-Substrate zu realisieren (zum Beispiel des Silicium-auf-Glas-Typs). Die Dicke der hergestellten Platten liegt in der Größenordnung eines Millimeters oder mehrerer Millimeter und die Dicke des auf den isolierenden Träger transferierten Siliciums liegt in der Größenordnung eines Mikrometers. Nach der Anwendung des Siliciumtransferverfahrens nach FR-A-2 681 472 (eventuell ohne Versteifungselement) genügt es, die Platte erneut zu polieren, um sie wieder zu verwenden. Man kann nach Anwendung des Siliciumtransferverfahrens auch vorsehen, die Oberfläche der Platte wieder zu polieren und sie einer Silicium-auf-Silicium-Epitaxie zu unterziehen, um die Anfangsdicke wiederherzustellen.

Claims (8)

  1. Verfahren zur Herstellung von wenigstens einer Halbleiterscheibe durch das Zerschneiden eines Blocks aus Halbleitermaterial (1), wobei das Zerschneiden entsprechend einer Längsebene des Blocks erfolgt und diese Ebene parallel oder im Wesentlichen parallel zu einer kristallographischen Ebene ist, die der Halbleitermaterialblock gegebenenfalls aufweist, dadurch gekennzeichnet, dass man nach dem Zerschneiden des Blocks eine Epitaxie durchführt, um die Dicke der abgeschnittenen Scheibe ganz oder teilweise wieder herzustellen bzw. neu zu bilden.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Zerschneiden darin besteht, den Block (1) in zueinander parallele Scheiben (10) zu zersägen.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Zerschneiden dann besteht, den Block (1) in zwei Gruppen von Scheiben zu zersägen, wobei die Scheiben (11, 11', 13, 13') einer selben Gruppe parallel zueinander und senkrecht zu den Scheiben (12, 12') der anderen Gruppe sind.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass man nach dem Abschneiden von zwei Scheiben einer selben Gruppe das Abschneiden von zwei Scheiben der anderen Gruppe und schließlich die Expitaxie des so zerschnittenen Blocks durchführt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die abgeschnittene Scheibe behandelt wird, um mehrere Substrate zu realisieren.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Realisierung der genannten Substrate einen Transfer von Schichten aus Halbleitermaterial von der abgeschnittenen Scheibe umfasst, wobei man jede Halbleitermaterialschicht durch Brechen in Höhe einer brüchigen Zone erhält, welche die genannte Schicht in der abgeschnittenen Scheibe abgrenzt.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass man die brüchige Zone durch Implantation erhält.
  8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass die behandelte Scheibe einer Epitaxie unterzogen wird, um die Dicke der abgeschnittenen Scheibe ganz oder teilweise neu zu bilden bzw. wieder herzustellen.
DE1997627303 1996-08-27 1997-08-26 Verfahren zur herstellung von halbleiterscheiben grosser abmessungen Expired - Lifetime DE69727303T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR9610482 1996-08-27
FR9610482A FR2752768B1 (fr) 1996-08-27 1996-08-27 Procede d'obtention d'une plaquette de materiau semiconducteur de grandes dimensions et utilisation de la plaquette obtenue pour realiser des substrats du type semiconducteur sur isolant
PCT/FR1997/001526 WO1998008664A1 (fr) 1996-08-27 1997-08-26 Procede d'obtention d'une plaquette de materiau semiconducteur de grandes dimensions et utilisation de la plaquette obtenue pour realiser des substrats du type semiconducteur sur isolant

Publications (2)

Publication Number Publication Date
DE69727303D1 DE69727303D1 (de) 2004-02-26
DE69727303T2 true DE69727303T2 (de) 2004-11-18

Family

ID=9495231

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1997627303 Expired - Lifetime DE69727303T2 (de) 1996-08-27 1997-08-26 Verfahren zur herstellung von halbleiterscheiben grosser abmessungen

Country Status (7)

Country Link
US (1) US6059877A (de)
EP (1) EP0923438B1 (de)
JP (1) JP2001509095A (de)
KR (1) KR20000035823A (de)
DE (1) DE69727303T2 (de)
FR (1) FR2752768B1 (de)
WO (1) WO1998008664A1 (de)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2807074B1 (fr) * 2000-04-03 2002-12-06 Soitec Silicon On Insulator Procede et dispositif de fabrication de substrats
US7045878B2 (en) * 2001-05-18 2006-05-16 Reveo, Inc. Selectively bonded thin film layer and substrate layer for processing of useful devices
US6956268B2 (en) * 2001-05-18 2005-10-18 Reveo, Inc. MEMS and method of manufacturing MEMS
US6875671B2 (en) * 2001-09-12 2005-04-05 Reveo, Inc. Method of fabricating vertical integrated circuits
US7033910B2 (en) * 2001-09-12 2006-04-25 Reveo, Inc. Method of fabricating multi layer MEMS and microfluidic devices
US7163826B2 (en) * 2001-09-12 2007-01-16 Reveo, Inc Method of fabricating multi layer devices on buried oxide layer substrates
TW200500290A (en) * 2003-02-10 2005-01-01 Reveo Inc Micro-nozzle, nano-nozzle, manufacturing methods therefor, applications therefor
US7348076B2 (en) 2004-04-08 2008-03-25 Saint-Gobain Ceramics & Plastics, Inc. Single crystals and methods for fabricating same
US20060261436A1 (en) * 2005-05-19 2006-11-23 Freescale Semiconductor, Inc. Electronic device including a trench field isolation region and a process for forming the same
US20070249127A1 (en) * 2006-04-24 2007-10-25 Freescale Semiconductor, Inc. Electronic device including a semiconductor layer and a sidewall spacer and a process of forming the same
US7491622B2 (en) * 2006-04-24 2009-02-17 Freescale Semiconductor, Inc. Process of forming an electronic device including a layer formed using an inductively coupled plasma
US7670895B2 (en) 2006-04-24 2010-03-02 Freescale Semiconductor, Inc Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer
US7528078B2 (en) 2006-05-12 2009-05-05 Freescale Semiconductor, Inc. Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer
FR2906077B1 (fr) * 2006-09-18 2009-03-06 Michel Roche Procede et appareillages associes, destine a la fabrication de substrats semiconducteurs poly ou monocristallins minces
US7976629B2 (en) * 2008-01-01 2011-07-12 Adam Alexander Brailove Crystal film fabrication
WO2009092926A1 (fr) * 2008-01-21 2009-07-30 Michel Roche Procédé et appareillages associés, destiné à la fabrication de substrats semiconducteurs, poly ou monocristallins minces
EP2159026A1 (de) * 2008-08-29 2010-03-03 Meyer Burger AG Vorrichtung zum Halten säulenförmiger Werkstücke und Verwendung der Vorrichtung
MD323Z (ro) * 2009-12-29 2011-08-31 Институт Электронной Инженерии И Промышленных Технологий Академии Наук Молдовы Microfir termoelectric în izolaţie de sticlă
JP2012009699A (ja) * 2010-06-25 2012-01-12 Sanyo Electric Co Ltd 太陽電池およびその製造方法
US20130014738A1 (en) * 2011-07-15 2013-01-17 Memc Electronic Materials Spa Saw For Cutting Silicon Into Seed Rods For Use In A Chemical Vapor Deposition Polysilicon Reactor
FR2978600B1 (fr) 2011-07-25 2014-02-07 Soitec Silicon On Insulator Procede et dispositif de fabrication de couche de materiau semi-conducteur
US11047650B2 (en) 2017-09-29 2021-06-29 Saint-Gobain Ceramics & Plastics, Inc. Transparent composite having a laminated structure
CN109747055B (zh) * 2019-03-04 2020-12-04 常州时创能源股份有限公司 单晶硅片的制备方法和应用

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2355877A (en) * 1942-08-18 1944-08-15 Hamilton Watch Co Processing crystalline structures
US2442755A (en) * 1945-06-11 1948-06-08 Bell Telephone Labor Inc Piezoelectric crystal growing method
US2543071A (en) * 1948-06-08 1951-02-27 Stewart I Slawson Seed for crystal growing
JPS5890736A (ja) * 1981-11-25 1983-05-30 Toshiba Corp 半導体装置用サフアイア基板
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH08143397A (ja) * 1994-11-22 1996-06-04 Nippon Steel Corp 炭化珪素単結晶ウエハの製造方法および装置
US5769941A (en) * 1996-05-01 1998-06-23 Motorola, Inc. Method of forming semiconductor material
US5792566A (en) * 1996-07-02 1998-08-11 American Xtal Technology Single crystal wafers

Also Published As

Publication number Publication date
KR20000035823A (ko) 2000-06-26
FR2752768A1 (fr) 1998-03-06
WO1998008664A1 (fr) 1998-03-05
DE69727303D1 (de) 2004-02-26
FR2752768B1 (fr) 2003-04-11
EP0923438B1 (de) 2004-01-21
EP0923438A1 (de) 1999-06-23
JP2001509095A (ja) 2001-07-10
US6059877A (en) 2000-05-09

Similar Documents

Publication Publication Date Title
DE69727303T2 (de) Verfahren zur herstellung von halbleiterscheiben grosser abmessungen
DE69333619T2 (de) Herstellungsverfahren für Halbleitersubstrate
DE69728355T2 (de) Verfahren zur Herstellung eines Halbleitergegenstands
EP1604390B1 (de) Verfahren zur herstellung einer spannungsrelaxierten schichtstruktur auf einem nicht gitterangepassten substrat sowie verwendung eines solchen schichtsystems in elektronischen und/oder optoelektronischen bauelementen
DE69329635T3 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE10137369B4 (de) Halbleitersubstrat, Feldeffekt-Transistor, Verfahren zur Bildung einer SiGe-Schicht und Verfahren zur Bildung einer gespannten Si-Schicht unter Verwendung derselben, und Verfahren zur Herstellung eines Feldeffekt-Transistors
DE69738278T2 (de) Herstellungsverfahren von einem dünnen Halbleiterfilm, der elektronische Anordnungen enthält
EP1626440B1 (de) SOI-Scheibe
DE69333294T2 (de) Halbleiteranordnung und Verfahren zu seiner Herstellung
DE69819940T2 (de) Vorrichtung zur Trennung eines Verbundbauteils mit einem Flüssigkeitsstrahl
DE68923920T2 (de) Spannungs- und defektfreie fehlangepasste Epitaxialheterostrukturen und deren Herstellungsverfahren.
DE69826053T2 (de) Halbleitersubstrat und Verfahren zu dessen Herstellung
DE2109874C3 (de) Halbleiterbauelement mit einem monokristallinen Siliziumkörper und Verfahren zum Herstellen
DE69333173T2 (de) Verfahren zur Herstellung eines Substrates mit einer Halbleiterschicht auf einem Isolator
DE60208446T2 (de) Verfahren zur Herstellung einer Anzeigevorrichtung
DE19611043B4 (de) Verfahren zum Herstellen eines Siliciumwafers, Verfahren zum Bilden eines Siliciumwafers und Verfahren zur Herstellung eines Halbleiterbauelements
EP1616345A2 (de) Verfahren zur herstellung einer verspannten schicht auf einem substrat und schichtstruktur
DE112010004804T5 (de) Verfahren und Struktur zum Bilden von Finfets mit mehreren Dotierungsbereichen auf demselben Chip
DE60211190T2 (de) Verfahren zur herstellung einer halbleiter-schichtstruktur und entsprechende struktur
DE112007002906T5 (de) Anwendungen polykristalliner Wafer
DE68922293T2 (de) Verfahren zur herstellung von halbleiteranordnungen.
DE112018002163T5 (de) Verfahren zur Herstellung eines Silicium-Einkristalls, Verfahren zur Herstellung eines epitaktischen Silicium-Wafers, Silicium-Einkristall, und epitaktischer Silicium-Wafer
WO2003092058A2 (de) Verfahren zur herstellung einer oder mehrerer einkri­stalliner schichten mit jeweils unterschiedlicher gitterstruktur in einer ebene einer schichtenfolge
DE3604260A1 (de) Fluessigkeitsepitaxieverfahren
DE3604798C2 (de)

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES S., FR

R082 Change of representative

Ref document number: 923438

Country of ref document: EP

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

R081 Change of applicant/patentee

Ref document number: 923438

Country of ref document: EP

Owner name: SOITEC, FR

Free format text: FORMER OWNER: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES S.A., BERNIN, FR

Effective date: 20120905

R082 Change of representative

Ref document number: 923438

Country of ref document: EP

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Effective date: 20120905