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Die vorliegende Erfindung betrifft
allgemein Treiberschaltungen für
Wiedergabeeinheiten und insbesondere ein System zur Zuführung von
Helligkeitssignalen zu Pixeln einer Wiedergabeeinheit, wie einer
Flüssigkristallwiedergabe
(LCD = liquid crystal display).
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Wiedergabeeinheiten wie Flüssigkristallwiedergaben
bestehen aus einer Matrix oder einer Anordnung von Pixeln, die horizontal
in Reihen und vertikal in Spalten angeordnet sind. Die wiederzugebenden
Videoinformationen werden als Helligkeits (Grauskala)-Signale Datenleitungen
zugeführt,
die einzeln jeder Spalte von Pixeln zugeordnet sind. Die Reihe von
Pixeln wird sequentiell abgetastet, und die Kapazitäten der
Pixel in der aktivierten Reihe werden auf verschiedene Helligkeitswerte
entsprechend den Werten des den einzelnen Spalten zugeführten Helligkeitssignale
aufgeladen.
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In einer aktiven Matrixwiedergabe
enthält
jedes Pixelelement eine Schalteinheit, die das Videosignal dem Pixel
zuführt.
Im allgemeinen ist die Schalteinheit ein Dünnschichttransistor (TFT =
thin film transistor), der die Helligkeitsinformationen von einer Festkörperschaltung
empfängt.
Da die TFT's und
die Schaltung aus Festkörpereinheiten
bestehen, ist es vorzuziehen, die TFT's und die Treiberschaltung durch Anwendung
einer Technologie mit amorphem Silizium oder Polysilizium gleichzeitig
herzustellen.
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Flüssigkristallwiedergaben bestehen
aus einem Flüssigkristallmaterial,
das zwischen zwei Substraten eingefaßt ist. Wenigstens eines und
im allgemeinen beide Substrate sind lichtdurchlässig, und die Oberflächen der
Substrate, die an dem Flüssigkristallmaterial
liegen, tragen Muster von transparenten, leitenden Elektroden, die
derart in einem Muster angeordnet sind, dass sie einzelne Pixelelemente
bilden. Es kann erwünscht
sein, die Treiberschaltung auf den Substraten und um den Umfang
der Wiedergabeeinheit zusammen mit den TFT's herzustellen.
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Amorphes Silizium war die bevorzugte
Technologie zur Herstellung von Flüssigkristallwiedergaben, da
dieses Material bei niedrigen Temperaturen verarbeitet werden kann.
Eine niedrige Verarbeitungstemperatur ist wichtig, weil sie die
Anwendung von üblichen,
leicht verfügbaren
und kostengünstigen
Substratmaterialien ermöglicht.
Jedoch ist die Anwendung von Dünnschichttransistoren
aus amorphem Silizium (a-Si TFTs) in integrierten peripheren Pixeltreibern
wegen der niedrigen Mobilität,
der Drift der Schwellwertspannung und der Verfügbarkeit von verbesserten Transistoren
nur als N-MOS begrenzt.
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Die
US
5 170 155 auf den Namen von Plus et al., mit dem Titel "System for Applying
Brightness Signals To A Display Device And Comparator Therefore", beschreibt eine
Datenleitung oder einen Spaltentreiber einer LCD. Der Datenleitungstreiber
von Plus et al. arbeitet als getakteter (chopped) Rampenverstärker (ramp
amplifier) und benutzt TFTs. Der Datenleitungstreiber wird durch
ein Bildinformationen enthaltendes Signal gesteuert und erzeugt
eine Pixelspannung in einer bestimmten Spaltendatenleitung.
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In nachteiliger Weise kann sich eine
Ausgangsspannung eines derartigen Datenleitungstreibers für einen
bestimmten Wert der Eingangsspannung in Abhängigkeit von den Betriebsstunden
des Datenleitungstreibers ändern.
Das ist der Fall, weil zum Beispiel die Gate/Source-Spannung in
einem Ausgangstransistor des Datenleitungstreibers eine Beanspruchung
in einem derartigen TFT erzeugt. Die Beanspruchung in dem TFT bewirkt
eine Drift in der Schwellwertspannung und eine Mobilitätsverschlechterung
in einem derartigen TFT des Datenleitungstreibers. Erwünscht ist
eine Kompensation der Tendenz der Ausgangsspannung des Datenleitungstreibers,
sich aufgrund der Beanspruchung zu ändern. Eine Lösung für dieses
Problem wurde zum Beispiel in der WO 94/25954 vorgeschlagen.
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Die vorliegende Erfindung schlägt eine
Lösung
vor, die besonders nützlich
ist mit Videovorrichtungen von dem in der
US 5 170 155 beschriebenen Typ.
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Somit betrifft die vorliegende Erfindung
eine Videovorrichtung zur Lieferung eines Ausgangssignals mit Bildinformationen
zu Pixeln einer Wiedergabeeinheit, die in einer Anordnung von Reihen
und Spalten angeordnet sind, mit:
einer Quelle eines Videosignals,
einer
Quelle einer Referenz-Rampenspannung,
einer Quelle einer Daten-Rampenspannung,
und
mehreren durch das Videosignal gesteuerten Datenleitungstreibern
zur Zuführung
eines dem Videosignal entsprechenden Ausgangssignals zu einem Pixel,
wobei jeder Datenleitungstreiber die Referenzrampen- und die Datenrampenspannung
empfängt und
mit einer entsprechenden Datenleitung für eine entsprechende Spalte
der Pixel verbunden ist, und jeder Datenleitungstreiber einen Komparator
enthält,
einer
durch den Komparator gesteuerten Treiberschaltung zur Zuführung der
Datenrampenspannung zu einer entsprechenden Datenleitung zur Lieferung des
Ausgangssignals zu einem Pixel auf der entsprechenden Spalte, wobei
sich die Größe des Ausgangssignals
entsprechend der Zeit ändert,
wenn die Summe des Referenzrampensignals und des Videosignals einen
Auslösewert
des Komparators übersteigt,
dadurch gekennzeichnet, dass
jeder Datenleitungstreiber außerdem Mittel
zur Bestimmung der Größe eines
Auslösewertes
des Komparators enthält
und
die Vorrichtung außerdem
einen Dummy-Datenleitungstreiber zur Erzeugung eines Steuersignals
als Eingang zu jedem Mittel zur Bestimmung des Auslösewerts
für jeden
der mehreren Datenleitungstreiber enthält zur Einstellung der Größe des Auslösewertes in
Abhängigkeit
von der Beanspruchung durch die betroffenen Spannungsänderungen
für die
Schaltung jedes Datenleitungstreibers, wodurch die Tendenz des Ausgangssignals
jedes Datenleitungstreibers, sich mit der Betriebslebensdauer zu ändern, durch die
Anwendung des Steuersignals kompensiert wird.
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1 zeigt
ein Blockschaltbild einer Flüssigkristall-Wiedergabeanordnung
mit einem Demultiplexer und Datenleitungstreibern mit einem Aspekt
der Erfindung,
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2 zeigt
den Demultiplexer und den Datenleitungstreiber von 1 im Detail,
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3a bis 3h zeigen Kurven zur Erläuterung des
Betriebs der Schaltung von 2,
und
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4 zeigt
eine Anordnung zur Verstärkungskompensation
mit einem erfindungsgemäßen Merkmal
zur Steuerung der Verstärkung
jedes Demultiplexers und jedes Datenleitungstreibers von 1.
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In 1,
die den Demultiplexer und die Datenleitungstreiber 100 enthält, empfängt eine
analoge Schaltung 11 ein Videosignal, das wiederzugebende
Bildinformationen, zum Beispiel von einer Antenne 12, darstellt.
Die analoge Schaltung 11 liefert ein Videosignal auf einer
Leitung 13 als ein Eingangssignal zu einem Analog/Digital-Konverter (A/D) 14.
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Das Fernsehsignal von der analogen
Schaltung 11 soll auf einer Flüssigkristallwiedergabe 16 wiedergegebenen
werden; die aus einer großen
Zahl von Pixelelementen besteht, wie einer Flüssigkristallzelle 16a,
angeordnet horizontal in m = 560 Reihen und vertikal in n = 960
Spalten. Die Flüssigkristallwiedergabe 16 enthält n = 960
Spalten von Datenleitungen 17, eine für jede der vertikalen Spalten
der Flüssigkristallzellen 16a und
m = 560 Auswahlleitungen 18, eine für jede der horizontalen Reihen
der Flüssigkristallzellen 16a.
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Der A/D-Konverter 14 enthält eine
Ausgangs-Sammelschiene 19 zur Lieferung von Helligkeitswerten
oder Grauskala-Codes zu einem Speicher 21 mit 40 Gruppen
von Ausgangsleitungen 22. Jede Gruppe der Ausgangsleitungen 22 des
Speichers 21 liefert die gespeicherten digitalen Informationen
zu einem entsprechenden Digital/Analog (D/A)-Konverter 23.
Es gibt 40 D/A-Konverter 23, die jeweils den 40 Gruppen
der Leitungen 22 entsprechen. Ein Ausgangssignal IN eines
bestimmten D/A-Konverters 23 ist über eine
entsprechende Leitung 31 mit dem entsprechenden Demultiplexer
und Datenleitungstreiber 100 verbunden, der die entsprechende
Datenleitung 17 steuert. Ein Abtaster 60 für die gewählte Leitung
erzeugt Reihenwahlsignale auf den Leitungen 18 zur Wahl,
in bekannter Weise, einer bestimmten Reihe der Anordnung 16.
Die in den 960 Datenleitungen 17 gebildeten Spannungen
werden während
einer Zeilenzeit von 32 Mikrosekunden Pixeln 16a der, gewählten Reihe
zugeführt.
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Ein bestimmter Demultiplexer und
Datenleitungstreiber 100 benutzt in 1 nicht im Detail dargestellte, geschaltete
oder zerhackte (chopped) Rampenverstärker mit einer niedrigen Eingangskapazität, die zum
Beispiel kleiner als 1 pF ist, zur Speicherung des entsprechenden
Signals IN und zur Übertragung
des Eingangssignals IN zu der entsprechenden Datenleitung 17.
Jede Datenleitung 17 führt zu
560 Reihen von Pixelzellen 16a, die eine kapazitive Last
von zum Beispiel 20 pF bilden.
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2 zeigt
im Detail einen bestimmten Demultiplexer und Datenleitungstreiber 100. 3a–3h zeigen
Kurven zur Erläuterung
der Wirkungsweise der Schaltung von 2.
Gleiche Symbole und Bezugszeichen in den 1, 2 und 3a–3h bezeichnen gleiche
Teile oder Funktionen. Alle Transistoren des Demultiplexers und
Leitungstreibers 100 von 2 sind
TFT's vom N-MOS-Typ.
Daher können
sie in vorteilhafter Weise zusammen mit der Anordnung 16 von 1 als eine integrierte Schaltung
ausgebildet sein.
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Vor der Abtastung des Videosignals
in der Signalleitung 31 von 2 wird
eine Spannung an einer Klemme D eines Kondensators C43 ausgelöst. Zur
Auslösung
der Spannung an dem Kondensator C43 bildet der D/A-Konverter 23 eine
vorbestimmte Spannung auf der Leitung 31, so wie das Maximum oder
die Skalenendwertspannung des Videosignals IN. Ein Transistor MN1
liefert die Initialisierungsspannung auf der Leitung 31 zu
dem Kondensator C43, wenn ein Steuerimpuls PRE-DCTRL von 3a an dem Gate des Transistors
MN1 entsteht. Auf diese Weise ist die Spannung an dem Kondensator
C43 vor jedem Pixel-Aktualisierungszyklus
dieselbe. Nach dem Impuls PRE-DCTRL ändert sich das Signal IN zur
Erhaltung der Videoinformationen, die für den laufenden Pixel-Aktualisierungszyklus
benötigt werden.
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Der Demultiplexer-Transistor MN1
eines Demultiplexers 32 von 2 tastet
das analoge Signal IN in der Signalleitung 31 ab, das die
Videoinformationen enthält.
Das abgetastete Signal wird in dem Abtastkondensator C43 des Demultiplexers 32 gespeichert.
Die Abtastung einer Gruppe von 40 Signalen IN von 1 in den Leitungen 31 erfolgt
gleichzeitig unter Steuerung durch ein entsprechendes Impulssignal
DCTRL (i). Wie 3a zeigt,
erscheinen 24 Impulssignale DCTRL (i) nacheinander während eines Intervalls
nach t5a–t20.
Jedes Impulssignal DCTRL (i) von 2 steuert
den Demultiplexiervorgang in einer entsprechenden Gruppe von 40
Demultiplexern 32. Der gesamte Demultiplexiervorgang der
960 Pixel erfolgt in dem Intervall t5a–t20 von 3a.
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Für
eine effiziente Zeitausnutzung wird ein sogenannter zweistufiger
Pipelinezyklus benutzt. Die Signale IN werden während des Intervalls t5a–t20 demultiplexiert
und in 960 Kondensatoren C43 von 3 gespeichert,
wie oben erläutert.
Während
eines Intervalls t3–t4
von 3d, vor dem Auftreten
eines Impulses PRE-DCTRL und der 24 Impulssignale DCTRL von 3a wird jeder Kondensator
C43 von 2 über einen
Transistor MN7 mit einem Kondensator C2 verbunden, wenn ein Impulssignal
DXFER von 3d auftritt.
Auf diese Weise wird ein Teil des in dem Kondensator C43 gespeicherten
Signals IN zu dem Kondensator C2 von 2 übertragen
und bildet eine Spannung VC2. Während
des Intervalls t5a–t20,
wenn die Impulssignale DCTRL von 3a auftreten,
wird die Spannung VC2 von 2 an
dem Kondensator C2 über
die entsprechende Datenleitung 17 der Anordnung 16 zugeführt, wie
im folgenden beschrieben wird. Auf diese Weise werden die Signale
IN über
die zweistufige Pipeline der Anordnung 16 zugeführt.
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Ein Referenzrampengenerator
33 liefert
ein Referenzrampensignal REF-RAMP an einem Ausgangsleiter
27.
Der Leiter
27 ist zum Beispiel gemeinsam mit einer Klemme
E jedes Kondensators C2 von
2 jedes
Demultiplexers und Datenleitungstreibers
100 verbunden.
Eine Klemme A des Kondensators C2 bildet eine Eingangsklemme eines
Komparators
24. Ein Datenrampengenerator
34 von
1 liefert über eine
Ausgangsleitung
28 eine Datenrampenspannung DATA-RAMP.
In dem Demultiplexer und Datenleitungstreiber
100 von
2 liefert ein Transistor
MN6 die Spannung DATA-RAMP zu der Datenleitung
17 zur Bildung
einer Spannung VCOLUMN. Die Reihe, der die Spannung VCOLUMN zugeführt wird,
ist durch die in den Reihenauswahlleitungen
18 gebildeten
Reihenauswahlsignale bestimmt. Eine Wiedergabeeinheit mit Anwendung
eines Schieberegisters zur Erzeugung der Auswahlsignale, wie sie
auf den Leitungen
18 gebildet werden, ist zum Beispiel
beschrieben in den
US 4 766 430 und
4 742 346 . Der Transistor
MN6 ist ein TFT mit einer Gate-Elektrode, die über einen Leiter
29 mit
einer Ausgangsklemme C des Komparators
6 verbunden ist.
Eine Ausgangsspannung VC von dem Komparator
24 steuert
das Leitintervall des Transistors MN6.
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In jeder Pixel-Aktualisierungsperiode,
vor der Zuführung
der Spannung VC des Komparators 24 zu dem Transistor MN6
zur Steuerung des Leitintervalls des Transistors MN6 wir der Komparator 24 automatisch
abgeglichen oder eingestellt. Zur Zeit t0 (3b) wird der Transistor MN10 durch ein
Signal PRE-AUTOZ leitend gesteuert und bewirkt die Zuführung einer
Spannung VPRAZ zu der Drainelektrode eines Transistors MN5 und der
Bildelektrode des Transistors MN6. Diese Spannung, bezeichnet mit VC,
gespeichert in den Streukapazitäten
wie zum Beispiel der in gestrichelten Linien dargestellten Source-Gate-Kapazität C24 des
Transistors MN6 bewirkt, dass der Transistor MN6 leitet. Der Transistor MN5
ist nichtleitend, wenn der Transistor MN10 die Kapazität C24 vorlädt.
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Zur Zeit t1 von 3b endet das Impulssignal PRE-AUTOZ,
und der Transistor MN10 wird abgeschaltet. Zur Zeit t1 wird ein
Impulssignal AUTOZERO der Gateelektrode eines Transistors MN3 zugeführt, der
zwischen dem Gate- und dem Drainanschluß des Transistors MN5 liegt,
um den Transistor MN3 einzuschalten. Gleichzeitig wird ein Impulssignal
AZ von 3g der Gateelektrode
eines Transistors MN2 zugeführt,
um den Transistor MN2 einzuschalten. Wenn der Transistor MN2 eingeschaltet
ist, wird eine Spannung Va über
den Transistor MN2 der Klemme A eines Koppelkondensators C1 zugeführt. Der
Transistor MN2 bildet eine Spannung VAA an der Klemme A mit einem
Wert der Spannung Va zur Bildung eines Auslösewertes des Komparators 24 an der
Klemme A. Der Auslösewert
des Komparators 24 ist gleich der Spannung Va. Eine zweite
Klemme B des Kondensators C1 ist mit dem Transistor MN3 und dem
Gate des Transistors MN5 verbunden.
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Der leitende Transistor MN3 bewirkt
einen Abgleich der Ladung an der Klemme C zwischen der Gate- und
der Drainelektrode des Transistors MN5 und bildet eine Gatespannung
VG an der Gateelektrode des Transistors MN5 an der Klemme B. Zunächst übersteigt
die Spannung VG einen Schwellwert VTH des Transistors MN5 und steuert
den Transistor MN5 leitend. Die Leitung des Transistors MN5 bewirkt,
dass die Spannungen der beiden Klemmen B und C abfallen, bis jede
gleich dem Schwellwert VTH des Transistors MN5 während des Impulses des Signals
AUTOZERO wird. Die Gateelektrodenspannung VG des Transistors MN5
an der Klemme B befindet sich bei ihrem Schwellwert VTH, wenn die Spannung
VAA an der Klemme A gleich der Spannung Va ist. Zur Zeit t2 der 3c und 3f sind die Transistoren MN3 und MN2
von 2 gesperrt, und der
Komparator 24 wird abgeglichen oder eingestellt. Daher
ist der Auslösewert
des Komparators 24 von 2 bezüglich der
Eingangsklemme A gleich der Spannung Va.
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Wie oben erläutert, verbindet das Impulssignal
DXFER, das beginnend bei der Zeit t3 an dem Gate des Transistors
MN7 entsteht, den Kondensator C43 des Multiplexers 32 über die
Klemme A mit dem Kondensator C2. Daher ist die Spannung VC2, die am
Kondensator C2 entsteht, proportional zu dem Wert des abgetasteten
Signals IN am Kondensator C43. Die Größe des Signals IN ist derart,
dass die Spannung VAA an der Klemme A während des Impulssignals DXFER
kleiner als der Auslösewert
Va des Komparators 24 ist. Daher bleibt der Komparatortransistor
MN5 unmittelbar nach der Zeit t3 nichtleitend. Eine Spannungsdifferenz
zwischen der Spannung VAA und dem Auslösewert des Komparators 24,
die gleich der Spannung Va ist, ist durch die Größe des Signals IN bestimmt.
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Wenn die Spannung VAA an der Klemme
A die Spannung Va übersteigt,
wird der Transistor MN5 leitend. Wenn andererseits die Spannung
VAA an der Klemme A die Spannung Va nicht übersteigt, ist der Transistor
MN5 nichtleitend. Der automatische Abgleich oder die automatische
Einstellung des Komparators 24 kompensiert die Drift der
Schwellwertspannung, zum Beispiel im Transistor MN5.
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Ein Impuls RESET von 2 hat eine Kurvenform und ein Timing ähnlich zu
dem des Impulssignals AUTOZERO von 3c.
Die Impulsspannung RESET wird der Gateelektrode eines Transistors MN9
zugeführt,
der parallel zu dem Transistor MN6 liegt, um den Transistor MN9
einzuschalten. Wenn der Transistor MN9 leitend ist, bildet er einen
vorbestimmten Ausgangszustand der Spannung VCOLUMN an der Leitung 17 und
in der Pixelzelle 16a von 1 der
gewählten
Reihe. In vorteilhafter Weise verhindert die Ausbildung des Ausgangszustands in
der Pixelzelle 16a, dass die vorher gespeicherten Bildinformationen
in der Kapazität
der Pixelzelle 16a die Pixelspannung VCOLUMN bei der laufenden
Aktualisierungsperiode der 3b –3g beeinflussen.
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Der Transistor MN9 bildet die Spannung VCOLUMN
bei einem inaktiven Wert VIAD des Signals DATA-RAMP vor der Zeit
t6. Eine zu der Datenleitung 17 gehörende Kapazität C4 wurde
während des
Intervalls t0–t1
teilweise auf den inaktiven Wert VIAD des Signals DATA-RAMP geladen/entladen, unmittelbar
nachdem der Transistor MN10 eingeschaltet worden ist. Während des
Impulssignals AUTOZERO wird die Gatespannung VC des Transistors MN6
auf die Schwellwertspannung des Transistors MN5 verringert. Daher
wird der Transistor MN6 im wesentlichen gesperrt. Das Laden/Entladen
der Kapazität
C4 erfolgt hauptsächlich
während
des Intervalls t1– t2,
wenn der Transistor MN9 eingeschaltet ist. In vorteilhafter Weise
verringert die Anwendung des Transistors MN9 und des Transistors
MN6 zur Bildung des Ausgangszustands der Spannung VCOLUMN eine Drift
der Schwellwertspannung des Transistors MN6. Die Drift der Schwellwertspannung
des Transistors MN6 wird verringert, da der Transistor MN6 für eine kürzere Periode
angesteuert wird, als wenn er alleine den Ausgangszustand der Spannung VCOLUMN
hätte herstellen
müssen.
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Der Transistor MN6 hat ähnliche
Parameter und Beanspruchungen und daher eine ähnliche Drift der Schwellwertspannung
wie der Transistor MN5. Daher stimmt in vorteilhafter Weise die
Drift der Schwellwertspannung des Transistors MN6 mit der Drift
der Schwellwertspannung des Transistors MN5 überein.
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In einem der beiden im folgenden
beschriebenen Betriebsmodi ist die Sourcespannung Vss des Transistors
MN5 gleich 0 V. Ebenso ist die Spannung VCOLUMN während des
Intervalls t2–t4,
die gleich dem inaktiven Wert VIAD des Signals DATA-RAMP ist, gleich
1 V. Die Drainspannung VC des Transistors MN5 an der Klemme C vor
der Zeit t5 ist gleich der Schwellwertspannung VTN des Transistors
MN5. Wegen der oben genannten Übereinstimmung
hält die Änderung
der Schwellwertspannung VTN des Transistors MN5 die Gate/Source-Spannung
des Transistors MN6 bei einem Wert, der um 1 V kleiner ist als die
Schwellwertspannung des Transistors MN6. Die Differenz von 1 V tritt
auf, weil eine Potentialdifferenz von einem Volt zwischen den Sourceelektroden
der Transistoren MN5 und MN6 besteht.
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In vorteilhafter Weise wird eine
Impulsspannung C-BOOT von 3h kapazitiv über einen
Kondensator C5 von 2 der
Klemme C am Gate des Transistors MN6 zugeführt. Der Kondensator C5 und die
Kapazität
C24 bilden einen Spannungsteiler. Die Größe der Spannung C-BOOT ist
so gewählt,
dass die Gatespannung VC bezüglich
des Wertes während
des Impulses AUTOZERO um einen vorbestimmten kleinen Betrag zunimmt,
der ausreicht, um den Transistor MN6 leitend zu halten. Wie oben
erläutert,
ist der Transistor MN5 nach der Zeit t3 von 3d nichtleitend. Somit wird die vorbestimmte
Zunahme in der Spannung VC, die ungefähr 5 V be trägt, durch den kapazitiven Spannungsteiler
bestimmt, der bezüglich
der Spannung BOOT-C an der Klemme C gebildet wird. Die Zunahme in
der Spannung VC ist unabhängig
von der Schwellwertspannung VTN. Daher beeinflusst die Drift der
Schwellwertspannung des Transistors MN5 oder MN6 über die
Betriebslebensdauer nicht die Zunahme der Spannung C-BOOT. Daraus
folgt, dass während
der Betriebslebensdauer, wenn die Spannung VTH nennenswert ansteigt,
der Transistor MN6 vor der Zeit t6 von 3f mit geringer Ansteuerung leitend gehalten wird.
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Jede Drift der Schwellwertspannung
der Spannung VTH des Transistors MN5 bewirkt dieselbe Änderung
in der Spannung VC an der Klemme C. Es wird angenommen, dass die
Schwellwertspannung des Transistors MN6 mit der des Transistors MN5 übereinstimmt.
Daher muß die
Spannung C-BOOT nicht die Drift der Schwellwertspannung des Transistors
MN6 kompensieren. Daraus folgt, dass der Transistor MN6 nur durch
die Spannung C-BOOT eingeschaltet wird, unabhängig von jeder Drift der Schwellwertspannung
des Transistors MN5 und MN6. Auf diese Weise kompensiert die Änderung
der Schwellwertspannung des Transistors MN5 diejenige des Transistors
MN6.
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Die kapazitive Kopplung der Spannung C-BOOT
ermöglicht
die Anwendung der Gatespannung VC des Transistors MN6 an der Klemme
C bei einem Wert, der nur geringfügig größer ist als die Schwellwertspannung
des Transistors MN6, wie um 5 V über
der Schwellwertspannung des Transistors MN6. Daher wird der Transistor
MN6 nicht nennenswert belastet. Durch Vermeidung nennenswerter Steuerspannungen
an der Gateelektrode des Transistors MN6 kann in vorteilhafter Weise
die Drift der Schwellwertspannung im Transistor MN6, die über seine
Lebensdauer auftreten kann, wesentlich geringer, als wenn der Transistor
MN6 mit einer großen Treiberspannung
angesteuert würde.
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Die Spannung C-BOOT entsteht während des
Intervalls t5–t7
von 3a in einer rampenförmig oder
linear ansteigenden Weise. Die relativ langsame Anstiegszeit der
Spannung C-BOOT ist hilfreich für die
Verringerung der Beanspruchung des Transistors MN6. Die Tatsache,
dass die Gatespannung des Transistors MN6 langsam ansteigt ermöglicht,
dass die Source des Transistors MN6 so geladen wird, dass die Gate/Source-Spannungsdifferenz
für größere Perioden
kleiner bleibt. Das Intervall t5 –t7 hat eine Länge von
4 μs. Dadurch,
dass die Länge
des Intervalls t5–t7
länger
als 2 μs,
oder ungefähr
20% der Länge
des Intervalls t6–t8
des Signals DATA-RAMP von 2f bleibt, wird die Spannungsdifferenz
zwischen der Gate- und der Sourcespannung im Transistor MN6 in vorteilhafter
Weise für
eine nennenswert lange Periode verringert. Daher wird die Beanspruchung
in dem TFT MN6 verringert.
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Zur Zeit t4 von 3e beginnt das Referenzrampensignal REF-RAMP,
rampenförmig
anzusteigen. Das Signal REF-RAMP wird der Klemme E des Kondensators
C2 von 2 zugeführt, die
der Eingangsklemme A des Komparators 24 abgewandt ist. Als
Ergebnis ist die Spannung VAA an der Eingangsklemme A des Komparators 24 gleich
einer Summenspannung des rampenförmigen
Signals REF-RAMP und der Spannung VC2 am Kondensator C2.
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Nach der Zeit t6 beginnt die Datenrampenspannung
DATA-RAMP, die der Drainelektrode des Transistors MN6 zugeführt wird,
rampenförmig
anzusteigen. Mit einer Rückkopplung
zu der Klemme C durch die Streukapazitäten Gate/Source und Gate/Drain
des Transistors MN6 ist die Spannung an der Klemme C ausreichend,
damit der Transistor MN6 für
alle Werte des Datenrampensignals DATA-RAMP leitet. Nach der Zeit
t4 und solange die Rampenspannung VAA an der Klemme A nicht den Auslösewert erreicht
hat, der gleich der Spannung Va des Komparators 24 ist,
bleibt der Transistor Mn5 nichtleitend, und der Transistor MN6 bleibt
leitend. Solange wie der Transistor MN6 leitend ist, wird die rampenförmig ansteigende
Spannung DATA-RAMP über den
Transistor MN6 der Spaltendatenleitung 17 zugeführt zur
Zunahme des Potential VCOLUMN der Datenleitung 17 und somit
der Spannung, die der Pixelkapazität CPIXEL der gewählten Reihe
zugeführt wird.
Die kapazitive Rückkopplung
der Rampenspannung VCOLUMN, zum Beispiel über die Kapazität 24, hält den Transistor
MN6 leitend, solange der Transistor MN5 eine hohe Impedanz an der
Klemme C aufweist, wie bereits vorangehend erwähnt.
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Während
des rampenförmig
ansteigenden Teils 500 des Signals REF-RAMP von 3e übersteigt die Summenspannung
VAA an der Klemme A den Auslösewert
Va des Komparators 24, und der Transistor MN5 wird leitend.
Der Zeitpunkt während des
Teils 500, wenn der Transistor MN5 leitend wird, ändert sich
in Abhängigkeit
von der Größe des Signals
IN.
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Wenn der Transistor MN5 leitend wird,
nimmt die Gatespannung VC des Transistors MN6 ab und sperrt den
Transistor MN6. Dadurch wird der letzte Wert der Spannung DATA-RAMP,
der vor dem Abschalten des Transistors MN6 auftritt, unverändert gehalten
oder in der Pixelkapazität
CPIXEL bis zu dem nächsten
Aktualisierungszyklus gespeichert. Auf diese Weise wird der laufende
Aktualisierungszyklus abgeschlossen.
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Um eine Polarisation der Flüssigkristallwiedergabe 16 von 1 zu vermeiden, wird eine
sogenannte, nicht dargestellte Rückwand
oder gemeinsame Platte der Anordnung bei einer konstanten Spannung
VBACKPLANE gehalten. Der Demultiplexer und Datenleitungstreiber 100 erzeugt
in einem Aktualisierungszyklus die Spannung VCOLUMN, die in einem
alternierenden Aktualisierungszyklus bei einer Polarität bezüglich der
Spannung VBACKPLANE und bei der entgegensetzten Polarität und derselben Größe liegt.
Um die alternierenden Polaritäten
zu erlangen, wird die Spannung DATA-RAMP in dem Bereich von 1 V–8,8 V in
einem Aktualisierungszyklus und in dem Bereich von 9 V–16,8 V
in dem anderen Aktualisierungszyklus erzeugt. Hingegen wird die Spannung
VBACKPLANE bei einem Zwischenwert zwischen den beiden Bereichen
gebildet. Wegen der Notwendigkeit, die Spannung DATA-RAMP in zwei verschiedenen
Spannungsbereichen zu erzeugen, haben die Signale oder Spannungen
AUTOZERO, PRE-AUTOZ, Vss und RESET zwei verschiedene Spitzenwerte,
die sich in abwechselnden Aktualisierungszyklen entsprechend dem
gebildeten Bereich der Spannung DATA-RAMP ändern.
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4 zeigt
eine Schaltung 300 zur Kompensation der Ausgangsspannung
mit einem Aspekt der Erfindung. Gleiche Symbole und Bezugszeichen
in den 1, 2, 3a–3h und 4 bezeichnen gleiche Teile oder Funktionen.
Die Schaltung 300 von 4 enthält einen
Einstell- oder Dummy-Demultiplexer und Datenleitungstreiber 100', der ähnlich ist
zu dem Demultiplexer und Datenleitungstreiber 100 der 1 und 2 mit dem im folgenden benannten Unterschied. Die
Schaltung 300 von 4 kompensiert
zum Beispiel eine Beanspruchung durch die Änderung in der Spannung VCOLUMN
von 1. Die Änderung
in der Spannung VCOLUMN kann zum Beispiel aus einer Änderung
in der Schwellwertspannung des Transistors MN6 von 6 resultieren.
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Der Dummy-Demultiplexer und Datenleitungstreiber 100' von 4 steuert eine Dummy-Datenleitung 17' in der Anordnung 16 von 1. Die Datenleitung 17' ist für Zwecke
der Kompensation der Ausgangsspannung und nicht für Wiedergabezwecke
vorgesehen. Daher müssen
nicht dargestellte Pixel 16a der Anordnung 16,
die durch die Datenleitung 17' gesteuert werden, kein für den Benutzer sichtbares
Bild erzeugen.
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Der Spannungsbereich des Videosignals
IN des Demultiplexers und Datenleitungstreibers 100 liegt
zwischen 0 V und 10 V. Ein Eingangssignal IN' des Demultiplexers und Datenleitungstreibers 100' der 1 und 4 wird als konstanter Gleichspannungswert
gewählt,
wie 5 V, der ungefähr
im Mittenbereich des Videosignals IN von 1 liegt. Als Ergebnis liegt eine Ausgangsspannung
VCO LUMN' des Dummy-Demultiplexers
und Datenleitungstreibers 100' von 1 ungefähr beim
Mittenbereich der Spannung VCOLUMN von 1.
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Die Spannung VCOLUMN' des Demultiplexers
und Datenleitungstreibers 100' von 4 wird über ein
konventionelles Übertragungsgatter,
das aus einem Paar von Transistoren MN und MP besteht, einem Abtastkondensator
C8 zugeführt.
Die Gateanschlüsse
der Transistoren MN und MP werden durch komplementäre Signale
SAMP bzw. SAMP' gesteuert,
die bei einer Zeit t10 von 3f auftreten.
Auf diese Weise ist eine abgetastete Spannung VC1 an dem Kondensator
C8 von 4 eine Anzeige
für die
Größe der Spannung
VCOLUMN jedes Demultiplexers und Datenleitungstreibers 100 von 1 im Mittenbereich des Signals
IN. Es wird angenommen, dass eine Beanspruchung durch die Änderung
in der Spannung VCOLUMN etwa dieselbe ist wie in der Spannung VCOLUMN' von 4.
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Die Spannung VC1 wird über einen-invertierenden
Verstärker 301 mit
der Verstärkung
eins einem invertierendem Verstärker 304 zugeführt. Ein Widerstand
R3 verbindet den Verstärker 301 mit
einer invertierenden Eingangsklemme 305 eines operationsverstärkers 302.
Der Verstärker 302 ist
in einem invertierenden Verstärker 304 mit
geschlossener Schleife enthalten, der ungefähr die Verstärkung eins
aufweist. Eine Ausgangsklemme 303 des Verstärkers 302 ist über einen
Rückkopplungswider stand
R4 mit der Klemme 305 verbunden. Eine Referenzspannung
REF wird einer nicht-invertierenden Eingangsklemme 306 des
Verstärkers 302 über einen
Spannungsteiler aus einem Widerstand R1 und einem Widerstand R2
zugeführt.
Folglich entsteht an der Klemme 306 eine Spannung VREF,
die einen Spannungswert Va an der Ausgangsklemme des Verstärkers 302 liefert.
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Der Verstärker 304 arbeitet
als ein invertierender Verstärker.
Der Verstärker 304 erzeugt
eine Spannung Va, die dem Komparator 24 jedes Demultiplexers
und Datenleitungstreibers 100 von 1 zugeführt wird. Andererseits ändert sich
eine Spannung Va' des
Demultiplexers und Datenleitungstreibers 100', die den Auslösewert des Bauteils steuert nicht,
wenn sich die Spannung VCOLUMN' ändert. Auf
diese Weise bildet die Spannung Va den Auslösewert des Komparators 24 von 2 in jedem Demultiplexer
und Datenleitungstreiber 100 von 1, beeinflußt jedoch nicht denjenigen
des Demultiplexers und Datenleitungstreibers 100'.
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Die Spannung VREF erzeugt eine vorbestimmte
Größe der Spannung
Va zu Beginn der Betriebslebensdauer des Demultiplexers und Datenleitungstreibers 100 und 100' von 1. Der Demultiplexer und
Datenleitungstreiber 100 erzeugt eine entsprechende Größe der Spannung
VCOLUMN für eine
bestimmte Größe des Signals
IN zu Beginn der Betriebslebensdauer. Aufgrund der Beanspruchung, kann
zum Beispiel nachdem eine Periode der Betriebslebensdauer des Demultiplexers
und Datenleitungstreibers 100 abgelaufen ist, eine Verschlechterung
auftreten. Die Verschlechterung kann in den TFT's der Demultiplexer und Datenleitungstreiber 100 und 100' von 1 auftreten, zum Beispiel
in dem Transistor MN6 von 2.
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Es wird angenommen, dass eine derartige Verschlechterung
eine Spannungsänderung ΔV in der
Spannung VCOLUMN' von 4 gegenüber der Größe der Spannung VCOLUMN' auftritt, die zu
Beginn der Betriebslebensdauer erzeugt wird. Demzufolge ändert sich
die Spannung Va um denselben Betrag der Spannungsänderung ΔV, jedoch
in entgegengesetzter Richtung.
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Gemäß einem erfindungsgemäßen Merkmal bewirkt
die Spannungsänderung ΔV in der
Spannung Va ungefähr
dieselbe kompensierende Spannungsänderung ΔV in der Spannung VCOLUMN jedes
Demultiplexers und Datenleitungstreibers 100 von 1, jedoch in der entgegengesetzten
Richtung. Die Änderung
in der Spannung Va kompensiert die Änderung in der Schwellwertspannung
des Transistors MN6, so dass jede Spannung VCOLUMN durch die Änderung
in der Schwellwertspannung des Transistors MN6 während der erweiterten Betriebslebensdauer
im wesentlichen unbeeinflußt
bleibt. Auf diese Weise werden die Pixelhelligkeit und die Farbe
trotz der Änderung
in der Schwellwertspannung des Transistors MN6 nicht verschlechtert.
Auf diese Weise wird in vorteilhafter Weise eine manuelle Einstellung während der
Betriebslebensdauer nicht benötigt.
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Die Änderung in der Spannung Va
erfolgt nahe einer idealen Kompensation, wenn das Signal IN im Mittenbereich
des Signals IN von 2 liegt. Bei
allen anderen Werten des Signals IN erzeugt die Schaltung 300 von 4 ungefähr dieselbe Spannungsänderung ΔV der Spannung
Va wie in dem Mittenbereich. Auf diese Weise erfolgt die Schaltung 300 von 4 eine Änderung der offsetspannung des
Komparators 24 von 2.
Die Erzeugung derselben Änderung
der offsetspannung erfolgt, weil die Schwellwertänderung des Transistors MN6
für jeden Wert
des Signals IN dieselbe Änderung
in der Spannung VCOLUMN bewirkt. Somit hält die Zuführung derselben Größe der Spannungsänderung ΔV und in der
entgegengesetzten Richtung zu der Spannung Va die Spannung VCOLUMN über die
Betriebslebensdauer gleichmäßig.
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Dieser Teil der Schaltung 300 von 4, der die Transistoren
MP und MN und die Verstärker 301 und 302 enthält, kann
außerhalb
des Glas der LCD ausgebildet sein. Er kann daher mit konventionellen Transistoren
hergestellt sein, die keiner Drift der Schwellwertspannung und keiner
Belastung unterliegen. Indessen können der Demultiplexer und
Datenleitungstreiber 100' auf
dem Glas der LCD ausgebildet sein.