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Gebiet der Erfindung
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Die Erfindung betrifft eine Mehrpegel-Speichervorrichtung,
das ist eine Speichervorrichtung, die Speicherzellen vom nicht-flüchtigen
Typ enthält,
jeweils geeignet zum Speichern von mehr als einem Informations-Binärelement.
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Die Entwicklung technologischer Prozesse
und die stets zunehmende Komplexität elektronischer Systeme schaffen
einen Bedarf an nicht-flüchtigen
Halbleiterspeichern sehr hoher Dichte (Multi-Megabit-Speicher).
Der Stand der Technik kennt sogenannte Mehrpegel-Speicher, bei denen
jede Speicherzelle zum Speichern von mehr als nur einem Informationsbit
verwendet wird.
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Stand der Technik
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EPROM-, EEPROM- und FLASH-EPPROM-Zellen
lassen sich durch Feinsteuerung der in das schwimmende Gate injizierten
Ladung zur Schaffung eines Schwellenspannungsbereichs programmieren,
wie dies in dem US-Patent 4 964 079 mit dem Titel "Electrically
programmable memory with several Information bits per cell" von
Jean Devin, SGS-THOMSON MICROELECTRONICS, offenbart ist. Eine nicht-flüchtige Zelle mit
zum Beispiel vier Schwellenspannungen kann zwei Bits speichern,
während
eine Zelle mit sechzehn verschiedenen Schwellenspannungen bis zu
vier Bits speichern kann.
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Deshalb kann in einer gegebenen Fläche ein
Speicherbauelement mit Mehrpegel-Speicherzellen zwei- oder viermal
soviel Information speichern. Tatsächlich bildet in nicht-flüchtigen
Speichern das Zellenarray einen Hauptbestandteil des Bauelements.
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Verschiedene Schriften haben gezeigt,
dass nicht-flüchtige
Speicher mit zwei Bits pro Zelle, das heißt Vier-Pegel-Speicher, eine
praktische Möglichkeit
darstellen. Ein Beispiel wird angeboten von T. S. Jung et al., "A
3.3 V 128 Mb Multi-Level NAND Flash Memory for Mass Storage Applications",
Proc. IEEE. Int. Solid-State Circuits Conf., 1996, Seiten 32–33.
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Ein derzeitiger Trend geht in Richtung
einer größeren Anzahl
von Pegel: 16 Pegel oder gar ein vollständiges Byte pro Zelle. Für eine effektive
Speicherorganisation ist es tatsächlich
besser, wenn eine gerade Anzahl von Bits in jeder Zelle gespeichert
werden kann.
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Um eine erhöhte Anzahl von Pegeln pro Zelle
zu implementieren, beispielsweise 16 oder bis hin zu 256 Pegel,
müssen
wesentlich strigentere Anforderungen erfüllt werden, als die herkömmlich Zwei-Pegel-Speicher
erfüllen.
Diese Anforderungen beinhalten sowohl technologische als auch Zuverlässigkeits-Aspekte,
so zum Beispiel die Verteilung von Schwellenspannungen, die Haltezeit
und die Unempfindlichkeit gegen Lese-/Programmier-Störungen sowie
Entwurfsaspekte wie spezielle Lese- und Programmier-Architekturen.
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Bei einer gegebenen Technologie sind
die Entwurfsaspekte diejenigen, die definitiv am kritischsten sind,
da sie tatsächlich
Beschränkungen
bezüglich
der maximalen Anzahl von Pegeln beinhalten, die sich zuverlässig Speichern
und Lesen lassen.
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Insbesondere wurde gezeigt, dass
die Schwellenspannungsverteilungsbreite einer nicht-flüchtigen Speicherzelle
stark von dem Programmier-Algorithmus abhängt. Dementsprechend gilt:
die Zuordnung einer größeren Anzahl
von Pegeln als vier zu einem vorbestimmten Spannungs-(oder Strom-)
Fenster wird in starkem Maß durch
die Programmierschaltung begrenzt.
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Programmier-Algorithmen sind typischerweise
chipeigene Implementierungen, bei denen die Speicherschaltung sich
von dem Benutzer mit einer geeigneten Programmierausrüstung programmieren
lässt (EPROM-Programmierer).
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Um außerdem die Zellen exakt zu
Programmieren, ist es am Besten, wenn man man von einem adaptiven
Algorithmus Gebrauch macht, bei dem jede Wortzelle programmiert
und separat verifiziert wird.
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Die zu berücksichtigenden Schwierigkeiten
bei der Implementierung von Schaltungen für die typeigene, adaptive Mehrstufenprogrammierung,
das heißt
für eine
vollständig
integrierte Schaltung, sind beträchtlich, insbesondere
bei der Programmierung von Zellen mit 16 und mehr Pegel, wenn eine
zuverlässige
Programmierung erfolgen soll.
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Ausserdem wurden Mehrpegel-ROMs (Festspeicher)
entwickelt, die von speziellen Speicherzellen und passenden mehrstufigen
Laseranordnungen Gebrauch machen.
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All diese Speicher sind – wie bei
Festspeichern üblich – von dem
Hersteller des Speicherbauelements im Fertigungsbereich programmiert
und lassen sich von dem Benutzer später nicht mehr modifizieren.
Die Schwellenspannung der einzelnen Zellen wird während deren
Markierungsschritt dadurch variiert, dass die in den Kanalzonen
implantierte Ladungsmenge gesteuert wird.
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Man sieht, dass dies nur dadurch
erreicht werden kann, dass man einige zusätzliche Prozessschritte in
den Fertigungszyklus der Bauelemente einfügt, was zu erhöhter Komplexität und erhöhten Fertigungskosten führt.
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Die der Erfindung zugrundeliegende
technische Aufgabe besteht in der Schaffung eines nur einmal programmierten
EPROM-Speicherbauelements, welches nicht löschbar ist und für nur Lese-Anwendungen vorgesehen
ist, wobei das Speicherbauelement eine sehr hohe Integrationsdichte
sowie derartige konstruktive und funktionelle Merkmal aufweist,
dass eine Programmierung mit einer großen Anzahl von Pegeln pro Zelle möglich ist,
um dadurch die vorgenannten Beschränkungen des Standes der Technik
zu überwinden.
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Offenbarung
der Erfindung
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Die vorliegende Erfindung löst diese
Aufgabe dadurch, dass sie nur einmal programmierbare EPROMs sehr
hoher Dichte schafft, um aus der Verwendung von Mehrpegel-Zellen
die bestmöglichen
Vorteile zu ziehen.
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Die Erfindung basiert einerseits
auf dem Prinzip der Mehrfachpegel, andererseits auf dem Prinzip
der fabrikseitigen Programmierung von Zellenarrays. Tatsächlich werden
Daten dadurch in den Speicher eingeschrieben, dass der Hersteller
im Stadium der Bauelementprüfung
diese Schreibarbeit vornimmt, bevor eine Auslieferung an den Endverbraucher
erfolgt.
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Die Speicherzellen werden im DMA-(Direktspeicherzugriffs-)
Modus dadurch programmiert, dass mit hoher Genauigkeit ausserhalb
des Bauelements die Ladungsmenge gesteuert wird, die in den einzelnen
Zellen gespeichert wird.
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Diese Lösung bietet einen stark erweiterten
Mehrpegelbereich (16 bis 256 Pegel). Basierend auf dieser Lösung wird
die technische Aufgabe gelöst
durch eine Speichervorrichtung vom Mehrpegeltyp der eingangs genannten
Art, definiert durch die Kennzeichnungsteile der Ansprüche 1 bis
3.
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Die technische Aufgabe wird außerdem gelöst durch
ein Schreibverfahren der eingangs genannten Art, definiert durch
die Kennzeichnungsteile der Ansprüche 4 und 5.
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Die Merkmale der vorliegenden Erfindung
ergeben sich deutlicher aus der nachfolgenden detaillierten Beschreibung
von Ausführungsbeispielen,
die – lediglich
beispielhaft – in
den begleitenden Zeichnungen dargestellt sind.
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Kurze Beschreibung
der Zeichnungen
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1 ist
ein Blockdiagramm einer Speichervorrichtung vom Mehrpegeltyp als
Ausführungsform
der Erfindung.
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2 veranschaulicht
eine Ausführungsform
einer DMA-Modus-Steuerschaltung in der in 1 gezeigten Vorrichtung.
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3 zeigt
eine Ausführungsform
einer in die Vorrichtung nach 1 eingearbeiteten
Nebenschluss-Schaltung.
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4 ist
eine Tabelle, die vier mögliche
DMA-Modus-Zustände
der Vorrichtung nach 1 veranschaulicht.
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5 ist
ein Diagramm einer Leseschaltung außerhalb der in 1 gezeigten Vorrichtung, welche im Programmierstadium
verwendet wird.
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6 zeigt
die Wellenform gewisser Signale, die in der Vorrichtung nach 1 währende Lese-/Schreib-Operationen
auftreten.
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Detaillierte
Beschreibung
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Die vorliegenden Erfindung ermöglicht allgemein
das Speichern eines nBits umfassenden Informationselements in einer
Speicherzelle vom nichtflüchtigen
Typ, oder das Lesen dieser Information aus einer Speicherzelle.
Erreicht wird dies dadurch, dass die Kanal-Leitfähigkeit und damit die Schwellenspannung
eines MOS-Transistors mit "Floating gate" mit Hilfe einer variierenden
Ladungsmenge, die in dessen schwimmendem Gate (Floating gate) gespeichert
ist, modifiziert wird. Um nBits in einer Speicherzelle zu speichern,
sollte die Schwellenspannung in der Lage sein, 2n unterschiedliche
Werte anzunehmen.
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1 zeigt
ein Blockdiagramm einer Mehrpegel-Speichervorrichtung als Ausführungsform
der Erfindung. Die Architektur nach 1 enthält eine
Matrix 1 aus Speicherzellen, die in Reihen und Spalten
organisiert sind. Die Zellen beinhalten jeweils einen MOS-Transistor
mit schwimmendem Gate, angeordnet an den Kreuzungsstellen von Reihen
und Spalten. Die Source-Anschlüsse
all dieser Transistoren sind an eine gemeinsame elektrische Masseleitung
angeschlossen, die Drain-Anschlüsse
von Transistoren einer Spalte sind an eine zugehörige gemeinsame Spaltenleitung
oder Bitleitung angeschlossen, und die Gateanschlüsse von Transistoren
in einer Reihe sind an eine entsprechende gemeinsame Reihenleitung
und Wortleitung angeschlossen.
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In einen Reihendekodierer RDEC wird
eine Reihenadresse R_ADR eingegeben, wodurch die Auswahl einer
gegebenen Reihe ermöglicht
wird, während
ein Spaltendekodierer CDEC eine Spaltenadresse C_ADR empfängt und
die Auswahl einer gegebenen Spalte ermöglicht.
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Der Dekodierer CDEC ist
einerseits an die Spalten innerhalb der Matrix 1 und andererseits
an einen Leseschaltungsblock 3 angeschlossen, der physikalisch
die Mehrpegel-Lesevorgänge
durchführt
und die in den individuellen Zellen enthaltene Information in Binärdaten umsetzt,
die dann auf die Bauelementanschlüsse I_0_0, I_0_I,
......, I_0_7 ausgeben werden.
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Ein Beispiel für eine Mehrpegel-Leseschaltung,
die in der Lage ist, bis hin zu 16 unterschiedliche Pegel zu unterscheiden,
ist in der europäischen
Patentanmeldung 95830347.1 von 31. Juli 1995 der Anmelderin beschrieben.
Ein Leseverfahren und eine dazu geeignete Schaltung sind in jener
Anmeldung beschrieben, wobei von einer gemischten, auf dem Wert
von 2 basierenden seriellen und parallelen Leseanordnung Gebrauch
gemacht wird. Ausgelesen wird eine Speicherzelle in aufeinanderfolgenden
Schritten. Bei jedem Schritt wird ein paralleler Vergleich des Zellenstroms
mit mehreren Referenzströmen
durchgeführt.
Die Referenzströme
werden so ausgewählt,
dass der Bereich möglicher
Zellenströme
in mehrere Unterbereiche unterteilt ist. Dieser Schritt wird iteriert,
um einen Parallelvergleich der Zellenströme mit den Schwellenströmen vorzunehmen,
die in dem während
eines vorausgehenden Schritts definierten Unterbereich enthalten
sind. Das Lesen der Zelle wird abgeschlossen, wenn der letzte ausgewählt Unterbereich
einen einzigen Schwellenstrom enthält.
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Die DMA-Modus-Freigabeschaltung 2 steuert
das Speicherbauelement nach 1.
Im DMA-Modus kann auf die ausgewählten
Speicherzellen direkt (über
die Bitleitung) von außerhalb
der Vorrichtung durch die Anschlüsse I_O_0, I_O_1,
......., I_O_7 zugegriffen werden.
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Die Schaltung 2 besitzt
vier Eingangsanschlüsse,
an denen Signale Vpp, Ax, CE und OE empfangen werden,
und drei Ausgangsanschlüsse.
Ein erster Ausgangsanschluss, bezeichnet mit SA_dis gibt
den Leseschaltungsblock 3 frei oder sperrt ihn, während ein
zweiter Anschluss DMA_ctrl einen Nebenschlussblock 4 freigibt/sperrt,
der zum Umgehen des Leseblocks 3 verwendet wird. Der dritte
Ausgangsanschluss Vg_ctrl steuert über Standard-Versorgungsschaltungen,
wie sie typischerweise bei nicht-flüchtigen Speichern verwendet
werden, die an die Gateanschlüsse
der Speicherzellen anzulegende Spannung: normalerweise während des
Programmiervorgangs Vpp = 12 V oder Vcc = 5 V
beim Lesevorgang.
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Das Signal Vpp ist die Standardspannung Vpp,
die zum Programmieren von Speichern dieses Typs verwendet wird,
sie beträgt üblicherweise
12 V. Das Signal Ax stammt von einem der Adressenanschlüsse des Speichers A0–An,
zum Beispiel dem Anschluss A4, und es wird zusammen mit
dem Signal Vpp dazu verwendet, den Betrieb im DMA-Modus
zu ermöglichen.
Die Signale CE und OE sind die Chipfreigabe- und Ausgabe-Freigabesignale,
die zum Unterscheiden der verschiedenen Betriebszustände im DMA-Modus
dienen.
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Die Freigabeschaltung 2 ist
in 2 in größerer Einzelheit
dargestellt. Die Signale Vpp und Ax werden in
Leseblöcke 10 bzw. 11 für einen
dritten logischen Pegel H eingegeben. Diese Blöcke 10 und 11 dienen
zum Fühlen
eines dritten logischen Pegels, der 12 V betragen kann, in den Eingangssignalen Vpp und Ax.
Der Ausgang dieser Blöcke
befindet sich auf logischem Pegel 1, wenn die Eingangssignalspannung
größer als
ein vorbestimmter Schwellenpegel zwischen dem logischen Pegel 1 und
dem dritten Pegel H ist.
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Die Ausgänge der Blöcke 10 sind über logische
Gatter 12, 13 und 14 an die Eingänge SET und RESET eines
SR-Flip-Flops 15 angeschlossen, sodass das Flip-Flop dann
gesetzt wird, wenn beide Signale Vpp und Ax auf
dem dritten logischen Pegel sind, und zurückgesetzt wird, wenn das Signal Vpp abnimmt.
Der Ausgang Q des Flip-Flops 15 ist an den Ausgang SA_dis sowie
an die beiden jeweils ersten Eingänge von zwei NAND-Gattern 16 und 17 ange schlossen.
Ein zweiter Eingang des Gatters 16 empfängt das Signal CE während ein
dritter Eingang zusammen mit einem zweiten Eingang des Gatters 17 das
Signal OE empfängt.
Der Ausgang des Gatters 17 liefert über einen Negator 18 das
Ausgangssignal DMA_ctrl, der Ausgang des Gatters 16 liefert
das Signal Vg_ctrl über
einen Negator 19.
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3 zeigt
im Einzelnen den Nebenschlussblock 4, der parallel zu dem
Leseblock 3 angeordnet ist und von dem Signal DMA_ctrl gesteuert
wird. Dieser Block besitzt einen ersten Satz von Anschlüssen, kollektiv
mit 5 bezeichnet, welche an entsprechende Anschlüsse des
Leseblocks 3 angeschlossen sind, und einen zweiten Satz
von Anschlüssen 6,
die an die Ausgangsanschlüsse I_O_=,
........, I_O_7 des Leseblocks angeschlossen sind.
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Der Schaltungsblock 4 enthält acht
Transistoren T1, ...., T8 vom MOS-Typ, die jeweils
mit einem Leitungspfad zwischen einem Anschluss des ersten Satzes 5 und
einem Anschluss des zweiten Satzes 6 liegten Die Transistoren T1,
....., T8 sind mit Steueranschlüssen zusammengeschaltet und
liegen am Eingang, der das DMA_ctrl empfängt.
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Die Tabelle in 4 veranschaulicht vier verschiedenen
Betriebszustände
des Bauelements 1 im DMA-Modus insbesondere werden die
logischen Pegel der drei Ausgangssignale DMA-ctrl, SA_dis und Vg_ctrl spezifiziert,
wenn die vier Eingangssignale CE, OE, Vpp und Ax variieren.
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Die logischen Pegel von 0 und 1 entsprechen
Spannungen, die normalerweise in Leistungs-Speicherelementen verwendet
werden, das heißt
0 V für
den Pegel 0 und 5 V für
den Pegel 1, während
der Pegel A einer höheren
Spannung entspricht, beispielsweise der zum Programmieren verwendeten
Spannung Vpp = 12V:
Pegel 0: 0 Volt
Pegel 1:
5 Volt
Pegel H: 12 Volt.
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Wenn die Signale Vpp und Ax auf
den dritten Pegel H gebracht werden, geben sie de DMA-Betriebsmodus
frei, während
die Signale CE und OE dazu dienen, auf vier unterschiedlichen
Wegen den Betrieb im DMA-Modus zu unterscheiden.
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Mit CE = 1 und OE =
1 wird der DMA-Schreibmodus (DMA write) freigegeben. Tatsächlich ist
das Signal DMA_ctrl hoch, um den Nebenschlussblock 4 freizugeben,
das Signal SA_dis ist hoch, um die Leseschaltung 3 zu
sperren, und das Signal Vg_ctrl ist hoch, um eine Programmierspannung
von 12 V an die Gateanschlüsse
der ausgewählten
Zellen zu legen.
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Die zweite Zeile der Tabelle entspricht
dem DMA-Lesemodus mit CE = 0 und OE = 1. Das Signal DMA_ctrl ist
hoch, um den Nebenschlussblock 4 zu sperren, das Signal SA_dis ist
hoch, um die Leseschaltung 3 zu sperren, und das Signal Vg_ctrl ist
niedrig, um die Programmierspannung von den Gateanschlüssen der
ausgewählten
Zellen zu entfernen.
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Die Betriebszustände, die der dritten und der
vierten Zeile der Tabelle entsprechen, sind zwei Sperrzustände, die
als Zwischenzustände
dazu dienen, vom Lesezustand in den Schreibzustand zu wechseln,
und umkehrt. In jedem der Zustände
wird sowohl der Nebenschlussblock 4 als auch der Leseblock 3 durch
die Signale DMA_ctrl und SA_dis gesperrt.
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5 zeigt
eine DMA-Modus-Leseschaltung 20, die beim Programmieren
der Speicherzellen verwendet wird. Die Schaltung 20 befindet
sich außerhalb
der in 1 gezeigten Speichervorrichtung
und ist beispielhaft für
eine angemessen exakte Schaltung zum Lesen eines Zellenstroms und
zum Vergleichen dieses Zellenstroms mit einem Referenzwert.
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Die Schaltung 20 enthält einen
Operationsverstärker 21 mit
einem nichtinvertierenden Eingang (+), an den eine Lesespannung
Vread von etwa 1 V gelegt wird und einem invertierenden Eingang
(–), der
an einen Ausgangsanschluss I_O_n der Vorrichtung während eines
Lesevorgangs angeschlossen wird. Die DMA-Modus-Anschlüsse sind über den
Nebenschlussblock 4 direkt an die ausgewählten Spalten
innerhalb der Matrix angeschlossen, und damit an die Drainanschlüsse der
Speicherzellen. Der Operationsverstärker 21 besitzt eine
Rückkopplung
mit einem Widerstand R1 und einem Kompensationskondensator C1.
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Der Ausgang des Verstärkers 21 ist
an einen Eingang eines Differenzverstärkers 22 gelegt, dessen zweiter
Eingang über
einen Widerstand R2 mit der Lesespannung Vread verbunden
ist. Der Verstärker 22 hat einen
Verstärkungsfaktor
von 2,5 und gibt eine Spannung proportional zu dem Strom der gelesenen
Speicherzelle aus. Diese Spannung wird an einen Komparator 23 gegeben,
der die Spannung mit einem Referenzwert Vref vergleicht und ein
Signal OUT ausgibt.
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Damit ermöglicht die Schaltung 20,
dass der Zellenstrom sehr exakt mit einem Referenzwert von Vref verglichen
wird, um so festzustellen, ob die Zellenprogrammierung abgeschlossen
ist.
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Durch Einstellen eines Referenzwert
Vref, der proportional ist zu dem für eine zu programmierende Zelle
einzustellenden Schwellenspannungspegel, ermöglichen iterative Lese/Verifizier-Schritte,
dass die Schwellenspannung der Zelle mit hoher Genauigkeit auf den
gewünschten
Wert gebracht wird.
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6 zeigt
die Wellenformen in Abhängigkeit
der Zeit für
die Signale CE, OE, Vpp, Ax und
den Ausgangsanschluss I_0_pin während der Lese- und Schreibschritte
im DMA-Modus, wenn sie für
die Programmierung verwendet werden. Wie aus der Figur ersichtlich
ist, werden zunächst
die Signale Vpp und Ax auf den dritten logischen
Pegel H gebracht, um den DMA-Modus freizugeben. Anschließend wird Vpp auf
hohem Wert gehalten, während Ax als
das normale Adressensignal verwendet wird. Eine Lesespannung Vread
von 1 V während
des Leseschritts und eine Programmierspannung von 6 V während des
Schreib-Schritts werden zwangsweise an den Ausgangsanschluss I_O_pin gelegt.
Außerdem
dargestellt sind zwei Zwischen-Sperrzustände zwischen dem Lesen und
dem Schreiben, wobei CE = 0, OE = 0 und CE =
1, OE = 0.
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Das Verfahren zum Programmieren eines
Speichervorrichtung gemäß der Erfindung
wird im Folgenden beschrieben.
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Das Schreibverfahren umfasst folgende
Schritte:
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- a) Freigeben des DMA-Modus mit Hilfe der Freigabesignale Vpp und Ax;
- b) Auswählen
einer Zelle oder einer Gruppe von Zellen, indem eine Leseadresse
an den Spaltendekodierer CDEC und den Reihendekodierer RDEC geliefert
wird;
- c) Abfühlen
der Leitfähigkeit
der Kanalzone des zu der ausgewählten
Zelle gehörigen
Transistors durch Lesen des Drainstroms der Zelle;
- d) Vergleichen dieser Leitfähigkeit
mit einem vorbestimmten proportionalen Wert der Eingangsinformation;
- e) falls die Leitfähigkeit
größer ist
als der vorbestimmte Wert, Anlegen einer Programmierspannung an
den Drainanschluss der Zelle von außerhalb der Vorrichtung und
während
einer vorbestimmten endlichen Zeit;
- f) Wiederholen der Schritte c) bis e), bis die Leitfähigkeit
der Kanalzone des Transistors sich als gleich groß zu dem
vorbestimmten Wert erweist.
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Die Programmierung ist in der Fabrik
durchzuführen,
und zwar mit Hilfe eines Mehrpegel-Masterprogrammierers hoher Genauigkeit,
durchgeführt
durch den Hersteller der integrierten Schaltung. Ein wesentliches
Merkmal des Bauelements besteht tatsächlich darin, dass auf die
Speicherzellen direkt von außerhalb der
Vorrichtung zugegriffen werden kann.
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Der Mehrpegel-Masterprogrammierer
kann daher für
sehr hohe Empfindlichkeitsspezifikationen für die Steuerparameter (die
Schwellenspannung oder den Drainstrom) und den Programmier-Algorithmus
ausgelegt sein, wobei keinerlei Flächenbeschränkungen abträglichen
Einfluss auf Programmierschaltungen haben, die in EEPROM-Speicherbauelementen
integriert sind.
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Beispielsweise kann der Masterprogrammierer
eine Zellen-Drainstrom-Leseschaltung beinhalten, wie sie in 5 dargestellt und oben beschrieben
ist. Unter Verwendung dieser Schaltung läßt sich der Drainstrom mit
einer Genauigkeit bon 1 μA
steuern, was equivalent ist zu einer Zellenverteilung von 2 μA.
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Diese Genauigkeit ist für mögliche 16
Pegel angemessen, was vier Informationbits zum sicheren Schreiben
in jede Speicherzelle bzw. zum sicheren Lesen aus jeder Speicherzelle
entspricht.
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Es sollte gesehen werden, dass durch
Verwendung eines Programmierers mit noch höherer Genauigkeit diese Speichervorrichtung
mit einer noch größeren Anzahl
von Pegel pro Zelle programmiert werden könnte, beispielsweise 256 Pegeln,
was 8 Bits pro Zelle entspricht.
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Die nachstehende Tabelle zeigt eine
Klassifizierung von nicht-flüchtigen
Mehrpegel-Speichern für Nur-Lese-Anwendungen
gemäß der für ihre Programmierung
verwendetet Methode. Die Tabelle spezifiziert die Lage der erfindungsgemäßen Speichervorrichtungen,
hier bezeichnet als nur-einmalprogrammierbare Mehrpegel-EPROMSs,
die Gegenstand der vorliegenden Erfindung sind.
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Die vorliegende Lösung macht diese Speicher (OTP-MEPROM;
nur einmal programmierbare Mehrpegel-EPROM) in hohem Maße bevorzugt
für Mehrpegel-Festspeicher
gegebener Speicherdichte, wodurch dem Markterfordernis an Nur-Lese-Massespeichersystemen
sehr hoher Kapazität
entsprochen wird (für
Audio-Speicherung, Kataloge, Datenbänke, digitale Vi deo-Dekodierung,
zellulare Telefone, digitale Kartenspeicherung von GPS-Geräten und ähnliche
Anwendungen).
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Die Implementierung dieser Lösung öffnet ein
neues Anwendungsgebiet für
EPROMs, entweder alternativ zu Mehrpegel-Festspeichern oder für benutzerprogrammierbare
OTP-EPROMs.
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Mehrpegel-OTP-MEPROMs sehr hoher
Dichte können
nun für
Festspeicheranwendungen ähnlich
wie ROMs verwendet werden, da sie genau wie ROMs fabrikseitig programmierbar
sind.
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Die exakte Steuerung der in das schwimmende
Gate injizierten Ladung lässt
sich in einfacher Weise erreichen durch Programmieren der Speicher
im abschließenden
Prüfschritt.
Während
dieses Schritts sind die einzelnen Bauelemente normalerweise an
das Testgerät
angeschlossen, ausgebildet zum Durchführen von Schreib- und Lesevorgängen in
sämtlichen
Speicherzellen, damit die Zellen individuell auf ihre Integrität geprüft werden.
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Während
dieses Schritts ist es also einfach und wirtschaftlich, im DMA-Modus
durch einen industriellen Programmierer hoher Genauigkeit auf die
Speicherstellung zuzugreifen, wobei der Programmierer mit ausreichender
Genauigkeit die in jede Zelle zu injizierende Ladungsmenge steuert.
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Deshalb steht zu erwarten, dass die
fabrikseitig programmierten Mehrpegel-OTP-MEPROMs sehr hoher Dichte bald unter
Bevorzugung gegenüber
maskenprogrammierten Mehrpegel-ROMs eingesetzt werden.
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Tatsächlich erfolgt die Programmierung
nur in den Zellen mit schwimmendem Gate, um verbesserte Programmiergenauigkeits-Verhältnisse
gegenüber
Mehrpegel-ROMs zu erreichen, die in üblicher Weise programmiert
werden durch zusätzliche
technologische Schritte (Maskieren, Implantieren, etc.).
EP
0 825 611
