DE69625840T2 - Verfahren und Anordnung mit schneller Phasenregelschleife - Google Patents

Verfahren und Anordnung mit schneller Phasenregelschleife

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  • Engineering & Computer Science (AREA)
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  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Synchronizing For Television (AREA)

Description

  • Digitale Kommunikationsnetze sind wichtige Elemente moderner Telekommunikationssysteme. Für die zuverlässige, digitale Kommunikation mit hoher Geschwindigkeit werden oft synchrone digitale Netze verwendet, wie z. B. das synchrone optische Netzwerk ("SONET").
  • In einem synchronen digitalen Netzwerk ist ein Synchronisationssignal - z. B. ein Taktsignal - in den Datenkommunikationsstrom eingebettet. Dieses Synchronisationssignal wird von verschiedenen Netzwerkelementen (wie z. B. Vermittlungsämtern) benutzt, um die auf dem Netzwerk übertragenen digitalen Daten zuverlässig zu empfangen und zu senden. Da das Synchronisationssignal oft gestört ist (wegen verschiedener Arten von Signalstörungen), nutzen die Elemente entlang des digitalen Kommunikationsnetzes Filterschaltkreise, um das Synchronisationssignal zu "bereinigen". Typischerweise sind diese Filterschaltkreise Phasenregelschleifen- Schaltkreise.
  • Im Normalbetrieb erzeugt ein Phasenregelschleifen-Schaltkreis ein Ausgangs- Synchronisationssignal, das auf der Übertragungsfunktion des Phasenregelschleifen- Schaltkreises und dem Eingangs-Synchronisationssignal basiert. In diesem Betriebsmodus mit "geschlossener Regelschleife" besteht zwischen dem Ausgangs- Synchronisationssignal und dem Eingangs-Synchronisationssignal nur ein sehr kleiner Unterschied, und das Ausgangs-Synchronisationssignal passt sich schnell an alle Änderungen des Eingangs-Synchronisationssignals an. Wenn jedoch das Eingangs- Synchronisationssignal verloren geht (oder beträchtlich springt), zum Beispiel wenn ein Fehler auftritt, wird der Modus mit "geschlossener Regelschleife" verlassen und ein "Halte-" Modus eingenommen.
  • Im Halte-Modus wird der Phasenregelschleifen-Schaltkreis so geregelt, dass er weiter mit der mittleren Frequenz arbeitet, mit dem er gesendet hat, als das Synchronisationssignal verloren ging. Wenn das Eingangs-Synchronisationssignal wiederhergestellt wird, zum Beispiel wenn der Fehler beseitigt wurde oder wenn ein anderes Eingangs-Synchronisationssignal von einer anderen Leitung an die Phasenregelschleife angekoppelt wird, wird die Phasenregelschleife wieder in den Modus mit geschlossener Regelschleife geschaltet, so dass sie ein Ausgangs- Synchronisationssignal auf der Basis des Eingangs-Synchronisationssignals erzeugen kann.
  • Die Zeitdauer zwischen dem Wiederherstellen des Eingangs- Synchronisationssignals und dem Zeitpunkt, an dem sich die Phasenregelschleife mit dem Eingangs-Synchronisationssignal verriegelt, ist als Halte-Wiederherstellungszeit (Holdover Recovery Time) bekannt. Idealerweise wäre diese Halte- Wiederherstellungszeit Null. Leider kann die Halte-Wiederherstellungszeit in vorhandenen Systemen sehr oft in der Größenordnung von mehreren Minuten liegen, zum Beispiel für einen Frequenzsprung von 4,7 ppm (Parts per Million) zwischen Eingangs- und Ausgangs-Synchronisationssignal zum Zeitpunkt der Wiederherstellung des Eingangs-Synchronisationssignals.
  • Während der Zeitdauer der Wiederherstellung nach dem Halten sind Datenübertragungsfehler möglich, da das Ausgangs-Synchronisationssignal der Phasenregelschleife nicht die gleiche Frequenz hat wie das Eingangs- Synchronisationssignal und große Phasenabweichungen eingeführt werden können. Daher besteht der Bedarf an einem Verfahren und einer Anordnung zur Frequenzverriegelung, die zu einer schnelleren Frequenzverriegelung führen als Systeme nach dem bisherigen Stand der Technik.
  • Eine mikroprozessorgesteuerte Phasenregeischleife (Phase-Locked Loop, PLL), die sich zur Netzwerksynchronisation eignet, ist aus dem Artikel "A MICROPROCESSOR-CONTROLLED PHASE-LOCKED LOOP FOR NETWORK SYNCHRONIZATION" von M. Makino et. al., Proceedings of 1979 International Symposium on Circuits and Systems, Seite 804-805 bekannt. Die PLL besteht aus einem digital gesteuerten Oszillator, einem digitalen Phasenvergleicher und einem Regelschaltkreis mit Mikroprozessor. Der Mikroprozessor regelt die Oszillatorfrequenz so, dass die vom Phasendetektor gemessene Phasendifferenz zwischen der Frequenz des Eingangssignals und der Frequenz des Ausgangssignals auf Null gesteuert wird. Um eine kurze Verriegelungszeit zu erzielen, arbeitet die PLL in zwei Betriebsarten, in einem Pull-In-Modus mit kurzer Zeitkonstanten für eine schnelle Verriegelung und in einem präzisen Verriegelungsmodus mit einer viel größeren Zeitkonstanten, um Phasenjitter und Wander im Eingangssignal zu unterdrücken.
  • Aus WO 89/12931 ist eine mikroprozessorgesteuerte PLL bekannt, die in einem von zwei Modi arbeitet, in einem Breitband-Nachführungs-Modus und in einen Schmalband- Nachführungs-Modus. Im Breitband-Nachführungs-Modus schätzt die PLL die exakte Eingangs-Referenzfrequenz. Nach der Frequenzschätzung regelt die PLL den VCO der Regelschleife so, dass er die berechnete Frequenz ausgibt und schaltet in den Schmalband- Nachführungs-Modus.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Demgemäß werden ein Verfahren und eine Anordnung zur Frequenzverriegelung präsentiert, mit denen die Nachteile und Probleme der Systeme nach dem vorherigen Stand der Technik im wesentlichen beseitigt oder verringert werden.
  • Insbesondere wird ein Verfahren bereitgestellt, mit dem die Frequenz eines Ausgangs-Synchronisationssignals auf die Frequenz eines Eingangs- Synchronisationssignals verriegelt werden kann, was die Bestimmung einer Frequenzdifferenz zwischen dem Eingangs-Synchronisationssignal und dem Ausgangs- Synchronisationssignal einschließt. Auf der Basis der Frequenzdifterenz umfasst das Verfahren die Einstellung der Frequenz des Ausgangs-Synchronisationssignals auf die Frequenz des Eingangs-Synchronisationssignals. Nach der Einstellung der Frequenz des Ausgangs-Synchronisationssignals wird mit dem Verfahren ein anfängliches Offset-Signal erzeugt, das auf einer Phasendifferenz zwischen dem Eingangs- Synchronisationssignal und dem Ausgangs-Synchronisationssignal basiert. Dann wir ein zur Phasendifferenz zwischen dem Eingangs-Synchronisationssignal und dem Ausgangs-Synchronisationssignal gehörendes Fehlersignal erzeugt. Das Fehlersignal wird dann um einen im Zusammenhang zum Offset-Signal stehenden Wert verschoben, und die Frequenz des Ausgangs-Synchronisationssignals wird auf der Grundlage des verschobenen Fehlersignals eingestellt, so dass die anfängliche Phasendifferenz zwischen dem Eingangs-Synchronisationssignal und dem Ausgangs- Synchronisationssignal beibehalten wird.
  • In einer alternativen Ausführung gemäß der Erfindung umfasst das Verfahren die Bestimmung der Frequenz des Eingangs-Synchronisationssignals und die Einstellung der Frequenz der Ausgangs-Synchronisation auf die Frequenz des Eingangs-Synchronisationssignals. Nach der Einstellung der Frequenz des Ausgangs- Synchronisationssignals erzeugt das Verfahren ein anfängliches Offset-Signal auf der Basis einer Phasendifferenz zwischen dem Eingangs-Synchronisationssignal und dem Ausgangs-Synchronisationssignal. Dann wir ein zur Phasendifferenz zwischen dem Eingangs-Synchronisationssignal und dem Ausgangs-Synchronisationssignal gehörendes Fehlersignal erzeugt. Das Fehlersignal wird dann um einen im Zusammenhang zum Offset-Signal stehenden Wert verschoben, und die Frequenz des Ausgangs-Synchronisationssignals wird auf der Grundlage des verschobenen Fehlersignals eingestellt, so dass die anfängliche Phasendifferenz zwischen dem Eingangs-Synchronisationssignal, und dem Ausgangs-Synchronisationssignal beibehalten wird.
  • Es wird auch ein Schaltkreis bereitgestellt, der die Frequenz eines Ausgangs- Synchronisationssignals auf die Frequenz eines Eingangs-Synchronisationssignals verriegelt, und der einen Phasendetektor enthält, der ein Fehlersignal erzeugt, das auf einer Phasendifferenz zwischen dem Eingangs-Synchronisationssignal und dem Ausgangs-Synchronisationssignal basiert. Zur Erzeugung des Ausgangs- Synchronisationssignals wird ein Oszillator verwendet. Ein Prozessor ist an den Phasendetektor und an den Oszillator gekoppelt und bestimmt anfangs auf der Basis des Fehlersignals eine Frequenzdifferenz zwischen dem Eingangs- Synchronisationssignal und dem Ausgangs-Synchronisationssignal. Der Prozessor steuert auch den Oszillator, um die Frequenz des Ausgangs-Synchronisationssignals auf die Frequenz des Eingangs-Synchronisationssignals einzustellen. Dann erzeugt der Prozessor ein anfängliches Offset-Signal auf der Basis einer Phasendifferenz zwischen dem Eingangs-Synchronisationssignal und dem Ausgangs-Synchronisationssignal. Das Fehlersignal wird dann um einen im Zusammenhang zum Offset-Signal stehenden Wert verschoben, und der Prozessor steuert den Oszillator, um die Frequenz des Ausgangs-Synchronisationssignals auf der Grundlage des Fehlersignals so einzustellen, dass die anfängliche Phasendifferenz zwischen dem Eingangs- Synchronisationssignal und dem Ausgangs-Synchronisationssignal beibehalten wird.
  • Ein wichtiger technischer Vorteil der vorliegenden Erfindung ist die Tatsache, dass ein Ausgangs-Synchronisationssignal schnell auf die Frequenz eines Eingangs- Synchronisationssignals verriegelt wird, indem ein im Zusammenhang zur Phasendifferenz zwischen den Eingangs- und Ausgangs-Synchronisationssignalen stehendes Fehlersignal verschoben wird. Durch diese Verschiebung wird die Frequenz des Ausgangs-Synchronisationssignals sofort auf die des Eingangs- Synchronisationssignals verriegelt, ohne dass Über- oder Unterschwingen und die zugehörigen Einschwing-Zeitverzögerungen auftreten.
    • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Für ein besseres Verständnis der vorliegenden Erfindung und deren Vorteile wird nun Bezug auf die folgenden Beschreibungen in Zusammenhang mit den begeleitenden Zeichnungen genommen, in denen
  • Fig. 1 ein Blockschaltbild einer Phasenregelschleife gemäß der Lehren der vorliegenden Erfindung zeigt;
  • Fig. 2 ein Flussdiagramm eines Verfahrens zum Betrieb eines Phasenregelschleifen-Schaltkreises gemäß der Lehren der vorliegenden Erfindung zeigt;
  • Fig. 3 und 4 Graphen der zum Erreichen einer bestimmten Frequenz benötigten Zeit zeigen und
  • Fig. 5 ein Blockdiagramm eines synchronen digitalen Kommunikationsnetzes zeigt.
    • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Fig. 1 zeigt ein Blockdiagramm eines Phasenregelschleifen-Schaltkreises 10 gemäß der Lehren der vorliegenden Erfindung. Wie in Fig. 1 gezeigt, wird ein Eingangs-Synchronisationssignal f&sub1; an Phasendetektor 12 der Phasenregelschleife (10) angelegt. Das Ausgangssignal von Phasendetektor 12 ist ein Fehlersignal E(s), das in einen Prozessor 14 eingegeben wird. Prozessor 14 ist mit einem Oszillator 16 gekoppelt. Oszillator 16 erzeugt ein Ausgangs-Synchronisationssignal f&sub2;. Das Ausgangs-Synchronisationssignal wird an Phasendetektor 12 zurückgekoppelt.
  • Die Vorteile der vorliegenden Erfindung können durch Einsatz des Prozessors 14 erzielt werden, der Oszillator 16 auf der Grundlage des Fehlersignals E(s) steuert. Ein wichtiger Vorteil der vorliegenden Erfindung ist die Tatsache, dass sie in vorhandenen Phasenregelschleifen-Schaltkreisen implementiert werden kann, die zurzeit in digitalen Kommunikationsnetzen im Einsatz sind. Insbesondere existiert die in Fig. 1 gezeigte allgemeine Struktur in heute im Einsatz befindlichen Phasenregelschleifen-Schaltkreisen. Durch Neuprogrammierung der zurzeit im Einsatz befindlichen Prozessoren kann die vorliegende Erfindung auf solchen existierenden Systemen implementiert werden.
  • Der in Fig. 1 gezeigte Phasendetektor 12 kann jeder herkömmliche Phasendetektor sein. Zum Beispiel kann Phasendetektor 12 ein Phasen/Frequenz- Detektor vom Typ Start/Stopp-Zähler oder ein analoger Phasen/Frequenz-Detektor sein. Entsprechend kann der Oszillator 16 fast jeder herkömmliche Oszillator sein. Zum Beispiel kann Oszillator 16 ein digital geregelter Oszillator sein, dessen Ausgangsfrequenz durch digitale Daten bestimmt wird, die von Prozessor 14 in ihn eingeschrieben werden. Als weiteres Beispiel kann Oszillator 16 ein analoger spannungsgesteuerter Oszillator sein. Bei einem analogen Oszillator 16 wird Prozessor 14 dazu verwendet, die geeignete Spannung zu erzeugen, um die gewünschte Ausgangs-Oszillatorfrequenz zu erreichen. In einem solchen Fall kann Prozessor 14 zum Beispiel an einen Digital-/Analog-Umsetzer angeschlossen werden, um die Steuerspannung für den Oszillator 16 zu erzeugen.
  • Fig. 2 zeigt eine Steuersequenz zur Steuerung der Phasenregelschleife aus Fig. 1 gemäß der Lehren der vorliegenden Erfindung. Das in Fig. 2 gezeigte Verfahren wird dazu verwendet, den Wiederanlauf nach einer Hatte-Zeit durchzuführen und wird somit ausgeführt, wenn das Eingangs-Synchronisationssignal f, wieder hergestellt wurde. Wie in Fig. 2 in Schritt 20 gezeigt, beginnt das Verfahren somit, wenn f&sub1; wieder hergestellt wurde. In Schritt 22 wird die Phasendifferenz zwischen f&sub1; und f&sub2; gemessen. Dies erfolgt mit Phasendetekaor 12 und Prozessor 14 aus Fig. 1. Diese Phasendifferenz wird durch das Fehlersignal E(s) dargestellt. Prozessor 14 bestimmt dann in Schritt 24, zum Beispiel durch eine Differentiations-Routine, die Frequenzdifferenz zwischen f&sub2; und f&sub1;. In einer speziellen Ausführung kann die in Schritt 24 gemessene Frequenz dadurch bestimmt werden, dass die Flankenaktivität des Phasendetektors gemessen wird. Die Messwerte des Phasendetektors werden über eine Zeit gemittelt, die lang genug ist, im Synchronisationssignal f&sub1; vorhandene Hochfrequenz-Komponenten herauszufiltern und den für die Applikation erforderliche Genauigkeitsgrad zu erreichen.
  • Als nächstes stellt in Schritt 26 der Prozessor 14 die Frequenz von f&sub2; auf die Frequenz von f&sub1;. Prozessor 14 kann die Frequenz des Synchronisationssignals f&sub2; so einstellen, dass sie sofort gleich der von Synchronisationssignal f, wird, oder er kann die Frequenz von f&sub2; mit einer Rampe auf die von f&sub1; eingestellt werden. Mit der vorliegenden Erfindung kann jede gewünschte Anstiegsrate (linear oder nichtlinear) verwendet werden, einschließlich eines sofortigen Sprungs, wenn gewünscht.
  • In Schritt 28 wird der Modus mit geschlossener Regelschleife eingenommen, Prozessor 14 versetzt das Fehlersignal E(s) jedoch um einen Wert, der gleich E(s)&sub0; ist, d. h. um die in Schrift 22 gemessene Phasendifferenz. Durch Verwendung des Offsets E(s)&sub0;, wird sich die Frequenz des Synchronisationssignals f&sub2; sofort auf die Frequenz des Synchronisationssignals f, verriegeln.
  • Der Offset E(s)&sub0; kann in Prozessor 14 durch Instruktionen implementiert werden, mit denen das Fehlersignal E(s) um E(s)&sub0; verschoben wird. Alternativ dazu kann der Offset in Phasendetektor 12 geladen werden, damit Phasendetektor 12 die Offset- Korrektur selbst durchführen kann. Es sollte deutlich verstanden sein, dass das vom Prozessor 14 empfangene Signal vom Phasendetektor 12 für die Phase repräsentativ ist und dass Prozessor 14 das Fehlersignal E(s) tatsächlich erzeugen kann.
  • Die Vorteile des in Fig. 1 und 2 beschriebenen Verfahrens und der Anordnung werden in Fig. 3 und 4 graphisch dargestellt. Fig. 3 zeigt einen Graphen der Frequenz über der Zeit der Signale f&sub1; und f&sub2; mit vorhandenen Phasenregelschleifen.
  • Wie in Fig. 3 gezeigt, erreicht Synchronisationssignal f&sub2; die gewünschte Frequenz von Signal f&sub1; nur nach einigem Überschwingen und Unterschwingen. Der in Fig. 3 gezeigte Graph ist nur ein Beispiel, und unterschiedliche Phasenregelschleifen- Schaltkreise haben wesentlich mehr oder weniger Unterschwingen und Überschwingen, als das in Fig. 3 gezeigte.
  • Wie in Fig. 4 gezeigt, treten keine Fehler durch Überschwingen oder Unterschwingen in der Frequenz des Signals f&sub2; auf, wenn Prozessor 14 erst einmal die Frequenz von Signal f&sub2; auf die von f&sub1; eingestellt hat, weit der Fehlerkorrektur-Offset E(s)&sub0; verwendet wird. Wie in Fig. 4 gezeigt und oben erläutert, kann die Frequenz des Synchronisationssignals f&sub2; in einem Sprung oder mit einer Rampe mit verschiedenen Raten auf die des Synchronisationssignals f&sub1; eingestellt werden. Diese sind durch die gestrichelten Linien in Fig. 4 gezeigt.
  • Für einen zuverlässigen Betrieb in synchronen digitalen Netzwerken ist es nur wichtig, dass die Frequenz von Synchronisationssignal f&sub2; gleich der von Synchronisationssignal f&sub1; ist. Phasendifferenzen zwischen den zwei Signalen, wenn sie dieselbe Frequenz haben, sind nicht von Bedeutung. Bei vorhandenen Phasenregelkreisen werden Phasendifferenzen zwischen den Signalen f&sub2; und f&sub1; jedoch dazu verwendet, die Frequenz von f&sub2; auf die von f&sub1; einzustellen. Insbesondere führt die Rückkopplungsschleife zur Erkennung von Phasendifferenzen, die dann dazu benutzt werden, die Frequenz von f&sub2; einzustellen. Das Ergebnis des herkömmlichen Regelverfahrens ist graphisch in Fig. 3 dargestellt. Wie schon erwähnt, ist es für eine zuverlässige Datenkommunikation jedoch nicht wichtig, dass die Phase von Synchronisationssignal f&sub2; gleich der von Synchronisationssignal f&sub1; ist, nur dass ihre Frequenzen gleich sind. Daher nutzt die vorliegende Erfindung diese Tatsache und verwendet ein Offset-Signal E(s)&sub0;. Somit kann bei der vorliegenden Erfindung das Synchronisationssignal f&sub2; eine Phasenverschiebung bezüglich des Synchronisationssignals f, aufweisen, es wird jedoch dieselbe Frequenz haben.
  • Durch die Verwendung des Offset-Signals E(s)&sub0; wird bei Eintritt in den Modus mit geschlossener Regelschleife das Offset-Fehlersignal (E(s)- E(s)&sub0;) Null sein. Das Offset-Fehlersignal wird nur Werte ungleich Null annehmen, wenn sich f&sub1; ändert, und somit wird f&sub2; der Frequenz f&sub1; entsprechend folgen. Auf diese Weise wird f&sub2; viel schneller auf die Frequenz von f&sub1; verriegelt als bei Systemen nach dem bisherigen Stand der Technik. Zum Beispiel kann für einen Offset von 4,7 ppm bei einem Phasenregelschleifen-Algorithmus zweiten Grades vom Typ 2 eine Verzögerung von 600 Sekunden bis zum Erreichen einer Frequenzverriegelung auftreten. Mit der vorliegenden Erfindung kann die Frequenzverriegelung mit einer Phasenregelschleife, welche dieselbe Bandbreite der geschlossenen Regelschleife hat, in weniger als einem Zehntel der Zeit leicht erzielt werden.
  • Fig. 5 zeigt ein Blockdiagramm eines synchronen digitalen Kommunikationsnetzes. Wie in Fig. 5 gezeigt, sind die Netzwerkelemente 30 und 32 (bei denen es sich um Vermittlungsämter handeln kann) über eine digitale Verbindung 34 miteinander gekoppelt. Verbindung 34 kann aus einer oder mehreren physikalischen Verbindungen bestehen. Insbesondere kann Verbindung 34 ein Glasfaserkabel sein, das als Teil eines SONET-Telekommunikationsnetzes verwendet wird. Wie in Fig. 5 gezeigt, können die Netzwerkelemente 30 und 32 über andere Kommunikationsverbindungen mit anderen Netzwerkelementen gekoppelt sein. Die oben in Verbindung mit den Fig. 1-4 beschriebenen Schaltkreise und Verfahren werden in den Schaltkreisen innerhalb der Netzwerkelemente 30 und 32 implementiert. Als Beispiel kann Netzwerkelement 30 das Synchronisationssignal f&sub1; über Verbindung 34 empfangen und dann Synchronisationssignal f&sub2; für die Übertragung an ein anderes Netzwerkelement über Verbindung 36 erzeugen. Dies ist nur ein anschauliches Beispiel, und für den Einsatz der oben beschriebenen Schaltkreise und Verfahren entstehen viele andere Situationen.
  • Zusammenfassend kann man sagen, dass ein Verfahren und eine Anordnung zur Sicherstellung einer schnellen Frequenzverriegelung von Synchronisationssignalen bereitgestellt werden, in denen die Frequenzdifferenz zwischen einem Ausgangs- Synchronisationssignal und einem Eingangs-Synchronisationssignal bestimmt wird. Die Frequenz des zweiten Synchronisationssignals wird dann auf die des ersten Synchronisationssignals eingestellt. Anschließend wird ein Fehlersignal, das für Phasendifferenzen repräsentativ ist um ein Fehlersignal verschoben, das zu dem Zeitpunkt erzeugt wird, wenn die Frequenz von f&sub2; auf die von f&sub1; eingestellt wird.

Claims (15)

1. Ein Verfahren zur Verriegelung der Frequenz (f&sub2;) eines Ausgangs- Synchronisationssignals auf die Frequenz (f&sub1;) eines Eingangs-Synchronisationssignals, das folgendes umfasst:
Messung (22) einer Phasendifferenz (E(s)) zwischen dem Eingangs- Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;);
Bestimmung (24) einer Frequenzdifferenz zwischen dem Eingangs- Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;);
Auf der Grundlage der Frequenzdifferenz die Einstellung (26) der Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) auf die Frequenz des Eingangs- Synchronisationssignals (f&sub1;);
Nach der Einstellung (26) der Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) Erzeugung eines anfänglichen Offset-Signals auf der Grundlage einer Phasendifferenz zwischen dem Eingangs-Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;); dann Erzeugung eines Fehlersignals, das in Zusammenhang zur Phasendifferenz zwischen dem Eingangs-Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;) steht;
Verschieben (28) des Fehlersignals um einen Wert, der in Zusammenhang zum anfänglichen Offset-Signal steht; und
Einstellung der Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) auf der Grundlage des Offset-Fehlersignals, so dass die anfängliche Phasendifferenz zwischen dem Eingangs-Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;) beibehalten wird.
2. Gas Verfahren von Anspruch 1, wobei die Bestimmung (24) der Frequenzdifferenz durch Differentiation einer Phasendifferenz zwischen dem Eingangs- Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;) nach der Zeit durchgeführt wird.
3. Das Verfahren von Anspruch 1, wobei die Einstellung (26) der Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) dadurch erfolgt, dass die Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) in Form einer Rampe auf die Frequenz des Eingangs-Synchronisationssignals (f&sub1;) eingestellt wird.
4. Das Verfahren von Anspruch 1, wobei die Einstellung (26) der Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) dadurch erfolgt, dass die Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) in Form eines Sprungs auf die Frequenz des Eingangs-Synchronisationssignals (f&sub1;) eingestellt wird.
5. Ein Verfahren zur Verriegelung der Frequenz (f&sub2;) eines Ausgangs- Synchronisationssignals auf die Frequenz (f&sub1;) eines Eingangs-Synchronisationssignals, das folgendes umfasst:
Bestimmung (24) der Frequenz des Eingangs-Synchronisationssignals (f&sub1;);
Einstellung (26) der Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) auf die Frequenz des Eingangs-Synchronisationssignals (f&sub1;);
dadurch gekennzeichnet, dass das Verfahren weiterhin folgende Schritte umfasst:
Messung (22) einer Phasendifferenz (E(s)) zwischen dem Eingangs- Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;);
Nach der Einstellung der Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) Erzeugung eines anfänglichen Offset-Signals auf der Grundlage einer Phasendifferenz zwischen dem Eingangs-Synchronisationssignal (f&sub1;) und dem Ausgangs- Synchronisationssignal (f&sub2;); dann Erzeugung eines Fehlersignals, das in Zusammenhang zur Phasendifferenz zwischen dem Eingangs-Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;) steht;
Verschieben (28) des Fehlersignals um einen Wert, der in Zusammenhang zum anfänglichen Offset-Signal steht; und
Einstellung der Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) auf der Grundlage des Offset-Fehlersignals, so dass die anfängliche Phasendifferenz zwischen dem Eingangs-Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;) beibehalten wird.
6. Das Verfahren von Anspruch 5, wobei die Bestimmung (24) der Frequenzdifferenz durch Differentiation einer Phasendifferenz zwischen dem Eingangs- Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;) nach der Zeit durchgeführt wird.
7. Das Verfahren von Anspruch 5, wobei die Einstellung (26) der Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) dadurch erfolgt, dass die Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) in Form einer Rampe auf die Frequenz des Eingangs-Synchronisationssignals (f&sub1;) eingestellt wird.
8. Das Verfahren von Anspruch 5, wobei die Einstellung (26) der Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) dadurch erfolgt, dass die Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) in Form eines Sprungs auf die Frequenz des Eingangs-Synchronisationssignals (f&sub1;) eingestellt wird.
9. Ein Schaltkreis (10) zur Verriegelung der Frequenz (f&sub2;) eines Ausgangs- Synchronisationssignals auf die Frequenz (f&sub1;) eines Eingangs-Synchronisationssignals, das folgendes umfasst:
Einen Phasendetektor (12) zur Erzeugung eines Fehlersignals auf der Grundlage einer Phasendifferenz (E(s)) zwischen dem Eingangs-Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (ii);
Einen Oszillator (16) zur Erzeugung des Ausgangs-Synchronisationssignals (f&sub2;);
Einen Prozessor (14), der mit dem Phasendetektor (12) und dem Oszillator (16) gekoppelt ist, wobei der Prozessor (14) eine anfängliche Frequenzdifferenz zwischen dem Eingangs-Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;) auf der Grundlage des Fehlersignals bestimmt, um den Oszillator (16) zu steuern, um die Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) auf die des Eingangs- Synchronisationssignals (f&sub1;) einzustellen, um ein anfängliches Offsetsignal auf der Grundlage einer Phasendifferenz (E(s)) zwischen dem Eingangs-Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;) zu erzeugen, um das Fehlersignal um einen im Zusammenhang zum anfänglichen Offset-Signal stehenden Wert zu verschieben, und den Oszillator (14) zu steuern, dass die Frequenz des Ausgangs- Synchronisationssignals (f&sub2;) auf der Basis des Offset-Fehlersignals eingestellt wird, so dass die anfängliche Phasendifferenz zwischen dem Eingangs-Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;) beibehalten wird.
10. Der Schaftkreis aus Anspruch 9, wobei der Prozessor (14) weiterhin die Frequenzdifterenz durch Differentiation einer Phasendifferenz (E(s)) zwischen dem Eingangs-Synchronisationssignal (f&sub1;) und dem Ausgangs-Synchronisationssignal (f&sub2;) nach der Zeit bestimmt.
11. Der Schaltkreis aus Anspruch 9, wobei der Prozessor (14) weiterhin den Oszillator (16) so steuert, dass die Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) in Form einer Rampe auf die Frequenz des Eingangs-Synchronisationssignals (f&sub1;) eingestellt wird.
12. Der Schaltkreis aus Anspruch 9, wobei der Prozessor (14) weiterhin den Oszillator (16) so steuert, dass die Frequenz des Ausgangs-Synchronisationssignals (f&sub2;) in Form eines Sprungs auf die Frequenz des Eingangs-Synchronisationssignals (f&sub1;) eingestellt wird.
13. Der Schaltkreis aus Anspruch 9, wobei der Oszillator (16) eine im Wesentlichen lineare Übertragungsfunktion hat.
14. Der Schaltkreis aus Anspruch 9, wobei der Oszillator (16) eine nichtlineare Übertragungsfunktion hat.
15. Der Schaltkreis aus Anspruch 9, wobei der Phasendetektor (12) ein Start/Stopp- Zähler ist.
DE69625840T 1995-03-22 1996-03-14 Verfahren und Anordnung mit schneller Phasenregelschleife Expired - Lifetime DE69625840T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/408,313 US5612980A (en) 1995-03-22 1995-03-22 Method and apparatus for fast lock time

Publications (2)

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