DE69624645T2 - Verfahren zum Herstellen einer monolithischen Halbleiteranordnung mit integrierten mikrogefertigten Oberflächenstrukturen - Google Patents

Verfahren zum Herstellen einer monolithischen Halbleiteranordnung mit integrierten mikrogefertigten Oberflächenstrukturen

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Description

    Hintergrund der Erfindung
  • Die vorliegende Erfindung betrifft Halbleiteranordnungen mit integrierten Sensoren und insbesondere monolithische Halbleiteranordnungen mit integrierten mikrogefertigten Oberflächenstrukturen.
  • Halbleiteranordnungen mit integrierten Sensoren sind wegen ihrer Möglichkeit für reduzierte Kosten und Größe bei Anwendungen, welche die Erfassung beispielsweise von Beschleunigung, Durchfluss oder Druck benötigen, höchst interessant. Getrennte mikrogefertigte Sensoren sind seit vielen Jahren handelsüblich. Solche getrennten Sensoren wurden fast ausschließlich durch Massenmikrofertigungstechniken hergestellt, das heißt das Siliziumsubstrat wird bearbeitet, um das Sensorelement zu bilden. Obwohl die Techniken, die entwickelt wurden, zuverlässige Anordnungen ergeben haben, sind derartige Anordnungen typischerweise groß und nicht leicht mit der modernen Bearbeitung von Halbleiteranordnungen mit integrierten Schaltkreisen (IC) zu integrieren. Folglich wurde die Oberflächenmikrofertigung, das heißt die Mikrofertigung von Schichten, die an der Oberfläche eines Substrats abgeschieden werden, zum Thema zahlreicher jüngster Untersuchungen.
  • Die Oberflächenmikrofertigung bietet die Möglichkeit, viel kleinere Sensoren herzustellen, als sie mit der Massenmikrofertigungssensortechnologie möglich sind. Diese Möglichkeit könnte die Integrierung solcher Sensoren in IC- Anordnungen auf einem einzelnen Chip bereitstellen, so dass eine monolithische Halbleiteranordnung hervorgebracht wird. Zu den inhärenten Vorteilen einer monolithischen Anordnung gehören verbesserte Zuverlässigkeit und niedrigere Kosten. Diese integrierten Anordnungen stellen zudem höhere Ansprechempfindlichkeit und Genauigkeit sowie einen besseren Abgleich von Nebeneffekten und eine bessere Datenerfassung als getrennte Anordnungen bereit.
  • Ein besonderes Problem ist, dass es sich erwiesen hat, dass mikrogefertigte Oberflächenanordnungen extrem abhängig von dem besonderen verwendeten Bearbeitungsplan sind. Oft steht der beste Prozess für die Herstellung des Sensors inunmittelbarem Widerspruch zu dem für die Herstellung der IC-Anordnung. Zum Beispiel können die Hochtemperatur-IC- Prozesse (900 Grad Celsius oder mehr), wie etwa Feldoxidation oder Source-/Drain-Belastung, Spannungen in den relativ dicken (1 bis 2 Mikrometer) Polysiliziumschichten, die für mikrogefertigte Oberflächenstrukturen (SMS's) notwendig sind, verursachen. Eine derartige Spannungsstauung aufgrund mehrfacher Hochtemperaturprozesse kann zu einer Verformung der Sensorstruktur führen.
  • Kürzlich hat Steven J. Sherman, et al. in der US- Patentschrift Nr. 5,417,111 "MONOLITHIC CHIP CONTAINING INTEGRATED CIRCUITRY AND SUSPENDED MICROSTRUCTURE", ausgegeben am 23. Mai 1995, eine Lösung für dieses Integrierungsproblem vorgeschlagen, die entweder bipolare Schaltelemente oder Metall/Silizium- (MOS-) Schaltelemente oder Schaltkreise, die beide Elementarten verbinden, BiMOS, umfasst. Insbesondere schlagen Sherman et al. einen Prozess vor, bei dem die bipolaren und/oder MOS-Schaltelemente vor eventuellen SMS's erstellt werden, wodurch das zuvor erwähnte Temperaturproblem vermieden wird. Dieser Bearbeitungsablauf erlegt der Prozessoptimierung der SMS's aber Einschränkungen auf, wie etwa das Einschränken der Möglichkeit verschiedener Schichtdicken oder das Verwenden von Zyklen des thermischen Ausglühens und Dotierens, um optimierte SMS's bereitzustellen, da vorgeformte IC- Schaltelemente vorhanden sind. Die Wärme solcher Zyklen des thermischen Ausglühens und Dotierens kann die Leistungsfähigkeit solcher Schaltelemente herabsetzen.
  • Somit wäre es günstig, einen neuen Prozess für die Herstellung monolithischer Halbleiteranordnungen mit integrierten mikrogefertigten Oberflächenstrukturen, die sowohl optimierte IC- als auch SMS-Elemente aufweisen, zu entwerfen.
  • Aus der Patentschrift WO 96/32650 ist ein Verfahren zur Herstellung einer mikromechanischen Anordnung und eines Halbleiterschaltkreises auf einem Substrat durch Bilden der mikromechanischen Anordnung in einem Opfermaterial auf einem Anordnungsbereich des Substrats eingebettet, selektives Abscheiden einer Planarisierungsschicht auf einem Schaltkreisbereich des Substrats, Bilden des Halbleiterschaltkreises auf der Planarisierungsschicht in dem Schaltkreisbereich und Entfernen des Opfermaterials von der eingebetteten mikromechanischen Anordnung bekannt.
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, einen neuen Prozess für die Herstellung monolithischer Halbleiteranordnungen, die sowohl optimierte IC- als auch SMS-Elemente aufweisen, bereitzustellen.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen neuen Prozess zur Herstellung monolithischer Halbleiteranordnungen mit integrierten mikrogefertigten Oberflächenstrukturen bereitzustellen, der Anordnungen mit verbesserter Zuverlässigkeit und niedrigeren Kosten bereitstellt.
  • Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, ein neues und verbessertes Verfahren zur Herstellung von Halbleiteranordnungen mit monolithischen, integrierten, mikrogefertigten Oberflächenstrukturen bereitzustellen, das Anordnungen mit höherer Ansprechempfindlichkeit und Genauigkeit sowie mit einem besseren Abgleich von Nebeneffekten und besserer Datenerfassung bereitstellt.
    • Zusammenfassung der Erfindung
  • Gemäß der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer monolithischen Halbleiteranordnung mit einer integrierten mikrogefertigten Oberflächenstruktur wie in Anspruch 1 angegeben, bereitgestellt.
    • Kurze Beschreibung der Zeichnungen
  • Fig. 1 ist eine sehr vereinfachte Querschnittsansicht eines Teils einer Anordnung, die unter Verwendung der vorliegenden Erfindung hergestellt wurde, fast am Ende der Bearbeitung;
  • Fig. 2 ist ein Ablaufschema, das Hauptverfahrensschritte einer Ausführungsform der vorliegenden Erfindung darstellt; und
  • Fig. 3 bis 8 sind sehr vereinfachte Querschnittsansichten von Teilen einer Anordnung, die unter Verwendung der vorliegenden Erfindung hergestellt wurde und den Hauptverfahrensschritten der Fig. 2 entspricht.
    • Beschreibung einer bevorzugten Ausführungsform
  • Die vorliegende Erfindung betrifft ein neuartiges Verfahren zur Herstellung monolithischer Halbleiteranordnungen, die sowohl mikrogefertigte Oberflächensensorstrukturen als auch die Schaltungen für die Bearbeitung des von solchen Sensorstrukturen generierten Signals einbezieht. Um die Erklärung und das Verständnis zu erleichtern, soll die monolithische Halbleiteranordnung mit einer integrierten mikrogefertigten Oberflächenstruktur aus Fig. 1 und den nachfolgenden Abbildungen einen mikrogefertigten Oberflächenfreiträger darstellen. Es versteht sich jedoch, dass die derart abgebildete und beschriebene Erfindung auch verwendet werden kann, um andersartige mikrogefertigte Oberflächenstrukturen, wie etwa Blenden, Brücken und Trampoline, herzustellen. Zum Beispiel in der US-Patentschrift Nr. 5,337,606 "LATERALLY SENSITIVE ACCELEROMETER AND METHOD OF MAKING", ausgegeben am 16. August 1994 und an Motorola, Inc., übertragen, beschreiben Bennett et al. eine mikrogefertigte Kondensatorstruktur, die mit dem Verfahren der vorliegenden Erfindung hergestellt werden könnte.
  • Mit Bezug auf Fig. 1 wird nun eine sehr vereinfachte Querschnittsansicht eines Teils einer Anordnung gezeigt, die mit einer Ausführungsform der vorliegenden Erfindung hergestellt wird. Das Halbleitersubstrat 10 weist einen Sensorbereich 30 und einen integrierten Schaltkreisbereich 40 auf. Innerhalb des Sensorbereichs 30 wird eine Polysilizium-Mikrostruktur oder ein Freiträger 32 mit einer zugrundeliegenden Verbindungsschicht 14, welche die Isolierschicht 12 überlagernd gezeigt wird, gekoppelt gezeigt. Der integrierte Schaltkreisbereich 40 wird als eine sehr vereinfachte MOS-Anordnung aufweisend gezeigt, die Source- und Drain-Regionen 42, eine Oxidschicht 44, Metallkontakte 46, eine Gate-Elektrode 47 und eine Gate-Oxidschicht 48 umfasst.
  • Obwohl das Halbleitersubstrat 10 mit möglichst wenig Details gezeigt wird, wird man verstehen, dass das Substrat 10 zugeschnitten ist, um Ausbeute und Leistungsfähigkeit der Halbleiterschaltungen, die in dem integrierten Schaltkreisbereich 40 gebildet sind, zu maximieren. Deshalb kann das Substrat 10 einen Siliziumhalbleiterwafer, wie in Fig. 1 abgebildet, umfassen, oder als andere Möglichkeit kann das Substrat 10 einen Halbleiterwafer mit einer darauf angeordneten epitaktischen Siliziumschicht umfassen. Zudem kann das Substrat 10 eine gebondete Silizium-Waferstruktur oder eine beliebige andere Struktur umfassen, von der der Fachmann weiß, dass sie sich für die Herstellung einer Halbleiteranordnung eignet. Das Halbleitersubstrat 10 kann eine beliebige Anzahl dotierter Regionen aufweisen, die darauf gebildet sind, sich den vielen möglichen Halbleiteranordnungen anzupassen, die hergestellt werden können, zu denen einfache MOS-, komplementäre MOS- (CMOS), Bi- MOS- und bipolare Schaltungen gehören, ohne darauf beschränkt zu sein. Die vorliegende Erfindung ermöglicht es, die meisten Halbleiteranordnungsarten mit den meisten mikrogefertigten Oberflächensensorstrukturen zu integrieren.
  • Fig. 2 ist ein Ablaufschema, das die Hauptschritte eines Prozesses abbildet, der eine Ausführungsform der vorliegenden Erfindung ist. Der Abscheidungsschritt 100 umfasst das Abscheiden der Isolierschicht 12 und das Abscheiden und Mustern der Verbindungsschicht 14 auf dem Substrat 10. Die Isolierschicht 12 ist eine Zusatzschicht, das heißt für manche Anwendungen ist das Abscheiden der Isolierschicht 12 nicht notwendig. Für die meisten Anwendungen ist die Verwendung der Isolierschicht 12 jedoch günstig, da sie sowohl dazu dienen kann, die Sensorelemente vom Substrat 10 zu isolieren als auch den IC-Bereich 40 während der Bearbeitung des Sensorbereichs 30 zu schützen. Um diese doppelte Aufgabe zu erfüllen, wird die Schicht 12 typischerweise mit Siliziumnitrid (Si&sub3;N&sub4;) abgeschieden, zum Beispiel durch Niederdruck-Gasphasenabscheidung (LPCVD). Als andere Möglichkeit kann die Isolierschicht 12 eine kombinierte Schicht aus Siliziumdioxid (SiO&sub2;) mit einer darauf angeordneten Si&sub3;N&sub4;-Schicht sein.
  • Die Verbindungsschicht 14 dient zumindest teilweise dazu, Elemente innerhalb des Sensorbereichs 30 mit Elementen innerhalb des IC-Bereichs 40 elektrisch zu koppeln. Typischerweise wird die Verbindungsschicht 14 aus dotiertem Polysilizium hergestellt, obwohl die gewöhnlich verwendeten feuerfesten Metallsilizide oder Salicides auch verwendet werden können. Es versteht sich, dass jede beliebige Technik der gewöhnlich zum Bilden von dotiertem Polysilizium, Siliziden oder Salicides verwendeten Techniken, verwendet werden kann, um die Verbindungsschicht 14 zu bilden. Nach der Bildung wird die Verbindungsschicht 14 unter Verwendung von standardmäßigen Photolithographie- und Ätztechniken gemustert.
  • Schritt 110 umfasst das Abscheiden und Mustern der ersten Opferschicht 16. Die Schicht 16 wird typischerweise mit Phosphor-Silikatglas (PSG) bis auf eine Dicke von ungefähr 1 bis 2 um abgeschieden. Die PSG-Opferschicht 16 kann durch eine beliebige der gewöhnlich verwendeten Techniken, zum Beispiel Gasphasenabscheidung (CVD), abgeschieden werden. Man wählt PSG wegen seiner hohen Ätzgeschwindigkeit und hohen Ätzselektivität gegenüber Polysilizium, dem Material, das typischerweise zum Bilden der Sensorstrukturen verwendet wird. Mit Bezug auf Fig. 3 wird nun eine sehr vereinfachte Querschnittsansicht eines Teils einer monolithischen Halbleiteranordnung nach Beendigung des Abscheidungs- und Musterungsschritts 110 und dem Entfernen einer beliebigen (nicht gezeigten) Maskierschicht gezeigt. Die Schicht 16 wird über normale Photolithographie- und Ätzprozesse gemustert, um eine Abspannöffnung 18 zu bilden. Obwohl man Trockenätztechniken verwenden kann, um die Schicht 16 zu mustern, wird typischerweise die erste Opferschicht 16 mit einem abgepufferten Oxidätzmittel (BOE) geätzt, das sehr selektiv gegenüber der zugrunde liegenden Verbindungsschicht 14 ist, die auf dem Boden einer Abspannöffnung 18 freigelegt gezeigt wird.
  • Noch einmal mit Bezug auf Fig. 2 wird in Schritt 120 nach Entfernen der (nicht gezeigten) Maskierschicht die Strukturschicht 32 abgeschieden, dotiert und gemustert. Typischerweise, wird die Strukturschicht 32 aus Polysilizium gebildet, das übereinstimmend beispielsweise durch LPCVD abgeschieden wird, um die vollständige Füllung einer Abspannöffnung 18 und die Kopplung mit der Verbindungsschicht 14 bereitzustellen. Obwohl die Dicke der Strukturschicht 32 von der Art des zu bildenden Sensorstrukturelements abhängig ist, sind 1 bis 2 Mikrometer eine typische Dicke für einen derart gezeigten Polysilizium-Freiträger.
  • Obwohl typischerweise Polysilizium verwendet wird, um die Sensorstrukturelemente zu bilden, können auch andere halbleitende oder leitende Materialien, wie etwa Wolfram (W), verwendet werden, um Sensorelemente zu bilden. Wenn Polysilizium verwendet wird, erhält man jedoch die höchsten Abscheidungsgeschwindigkeiten, wenn nicht dotiertes Polysilizium statt in situ dotiertes Polysilizium abgeschieden wird. Deshalb wird typischerweise ein undotierter Polysiliziumfilm (Schicht 32) abgeschieden und anschließend dotiert unter Verwendung einer der mehreren hinlänglich bekannten, gewöhnlich verwendeten Verfahren zur Polysiliziumdotierung, zum Beispiel Tonenimplantation. Nach der Dotierung wird die Strukturschicht 32 gemustert, um das besondere benötigte Sensorstrukturelement zu bilden. Es versteht sich ebenso, dass die Dotierung der Strukturschicht 32 unter anderem dazu dient, die elektrische Kopplung der Schicht 32 mit der Verbindungsschicht 14 durch die Abspannöffnung 18 zu verbessern.
  • Mit Bezug auf Fig. 4 wird nun eine sehr vereinfachte Querschnittsansicht eines Teils einer monolithischen Halbleiteranordnung nach Beendigung des Schritts 120 und dem Entfernen der (nicht gezeigten) Maskierschicht gezeigt. Es wird gezeigt, dass die Strukturschicht 32 die Abspannöffnung 18 ausfüllt, wodurch sie sowohl physikalisch als auch elektrisch mit der Verbindungsschicht 14 gekoppelt ist. Man kann eine beliebige Anzahl von Abspannöffnungen 18 für jedes Sensorelement 32 bilden, zum Beispiel wenn ein Brückensensorelement notwendig ist, würde man zwei Abspannöffnungen 18 bilden. Ferner können mehrere Sensorelemente 32 auf einem einzelnen Substrat 10 gebildet werden.
  • Noch einmal mit Bezug auf Fig. 2 stellt nun Schritt 130 nach dem Mustern der Strukturschicht 32 zuerst die Abscheidung und Musterung der zweiten Opferschicht 34 bereit, um die gemusterte Strukturschicht 32 völlig abzudecken. Die zweite Opferschicht 34 besteht typischerweise aus PSG. Mit Bezug auf Fig. 5 führt die Musterung der Schicht 34 zum Entfernen der beiden Schichten 34 und 16 von dem IC-Bereich 40, wobei die Verbindungsschicht 14 freigelegt bleibt. Der Schritt 130 in Fig. 2 stellt dann ein thermisches Ausglühen ("thermal anneal") bereit. Typischerweise wird eine Ausglühtemperatur von ungefähr 900 Grad Celsius verwendet. Dieses Ausglühen dient sowohl dazu, Spannung in der gemusterten Strukturschicht 32 zu lösen, als auch dazu, die Dotierung der Schicht 32 durch die Diffusion von Phosphor von den beiden ersten und zweiten Opferschichten, jeweils 16 und 34, bereitzustellen. Es hat sich herausgestellt, dass die Dotierung der gemusterten Schicht 32 auf diese Art und Weise sehr wirksam ist, dadurch, dass die Dotiersubstanz von den Opferschichten 16 und 34 in die Schicht 32 diffundiert. Mit Bezug auf Fig. 5 ist nun ersichtlich, dass die Schicht 32 vollständig zwischen den ersten und zweiten Opferschichten, jeweils 16 und 34, eingekapselt ist, so dass alle Oberflächen der gemusterten Strukturschicht 32 in Berührung mit einer PSG-Schicht und Dotiersubstanzquelle stehen.
  • Noch einmal mit Bezug auf Fig. 2 stellt Schritt 140 zunächst die Abscheidung und Musterung der Dichtschicht 36 bereit, um einen Schutz für den Sensorbereich 30 während der Herstellung der Schaltelemente in dem IC-Bereich 40 bereitzustellen. Es versteht sich, dass obwohl das offenbarte Verfahren im Wesentlichen alle SMS-Strukturen in der Schicht 32 definiert, diese Sensorstrukturelemente 32 innerhalb des Sensorbereichs 30 zwischen den ersten und zweiten Opferschichten, jeweils 16 und 34, eingekapselt und davon geschützt sind. Während also die Elemente der IC- Anordnung, wie etwa die in Fig. 1 gezeigten Source-/Drain- Regionen 42, unter Verwendung von Hochtemperaturbearbeitung gebildet werden, bleiben die Sensorstrukturelemente 32 vor Spannungsstauung und Beschädigung wegen der bei der TC- Bearbeitung verwendeten hohen Temperaturen geschützt. Ein zusätzlicher Schutz für den Sensorbereich 30 und die SMS- Strukturen darin während der IC-Bearbeitung wird außerdem durch die Dichtschicht 36 bereitgestellt. Mit Bezug auf Fig. 6 wird nun die Dichtschicht 36, die typischerweise aus Si&sub3;N&sub4; besteht, gemustert gezeigt, um das Substrat 10 in dem IC-Bereich 40 freizulegen, während sie im Wesentlichen eine Abdichtung für den Sensorbereich 30 bildet und den Verbindungsbereich 15 und den IC-Bereich 40 offen lässt.
  • Schritt 140, siehe Fig. 2, stellt zudem das Bilden der Schaltungen innerhalb des IC-Bereichs 40 bereit. Es versteht sich, dass die verwendeten spezifischen Prozessschritte von der erwünschten endgültigen Struktur und Funktionalität der derart gebildeten IC-Schaltungen abhängig sind. Es versteht sich ebenfalls, dass diese Prozessschritte bei der vorliegenden Erfindung verwendet werden sollen. Mit Bezug auf Fig. 7 sind nun im Wesentlichen alle IC- Schaltelemente, wie etwa die Source-/Drain-Regionen 42 gebildet und als der Oxidschicht 44 zugrundeliegend abgebildet. Es hat sich herausgestellt, dass ein schnelles thermisches Ausglühen (RTA), das für die verwendete spezifische IC-Bearbeitung zugeschnitten ist, tatsächlich Spannungen lösen kann, die in der gemusterten Strukturschicht 32 während der IC-Bearbeitung verursacht werden, wenn es ausgeführt wird, während die Sensorschicht 32 zwischen den ersten und zweiten Opferschichten, jeweils 16 und 34, eingekapselt bleibt. Somit hat sich für einen typischen MOS- Prozess ein RTA bei ungefähr 900ºC während ungefähr 30 Sekunden als wirksam erwiesen. Es versteht sich, dass verschiedene RTA-Bedingungen notwendig sein können und von der Art der hergestellten Sensorelemente sowie von den ausgeführten spezifischen IC-Bearbeitungsschritten abhängig sind. Es versteht sich außerdem, dass diese unterschiedlichen RTA-Bedingungen leicht empirisch durch die Bewertung von Teststrukturen bestimmt werden können. Schließlich versteht es sich, dass die Dichtschicht 36 vor oder nach dem thermischen Ausglühen entfernt werden kann. Fig. 7 bildet die Struktur ab, die durch eine Ausführungsform des Verfahrens der vorliegenden Erfindung bei Beendigung des Schrittes 140, bei dem die Dichtschicht 36 vor dem RTA entfernt wurde, hergestellt ist.
  • Noch einmal mit Bezug auf Fig. 2 sorgt Schritt 150 dafür, dass der Sensorbereich 30 mit dem IC-Bereich 40 unter Verwendung des Verbindungsbereichs 15 elektrisch gekoppelt ist. Wie in Fig. 8 abgebildet, wurden Kontaktöffnungen 49 in. der Oxidschicht 44 gebildet. Die Metallkontaktschicht 46 wurde abgeschieden und gemustert, um die Metallkontakte 46 zu bilden, um somit sowohl den Sensorbereich 30 mit dem IC-Bereich 40 elektrisch zu koppeln als auch die elektrische Kopplung mit verschiedenen IC-Schaltelementen, wie gezeigt, bereitzustellen. Schritt 150 stellt anschließend die Abscheidung und Musterung der Passivierungsschicht 50 bereit. Die Musterung der Passivierungsschicht 50 legt den Sensorbereich 30 und die (nicht gezeigten) Verbundbereiche innerhalb des IC-Bereichs 40 für eine externe ("off chip") elektrische Kopplung frei. Es versteht sich, dass die Passivierungsschicht 50 typischerweise aus Si&sub3;N&sub4; besteht, zumindest als oberste Schicht. Die Wahl von Si&sub3;N&sub4;, oder eines beliebigen anderen dielektrischen Materials mit hoher Selektivität gegenüber PSG ist wichtig, um den IC-Bereich 40 während des anschließenden Entfernens der Opferschichten vollständig zu schützen. Schließlich werden die ersten und zweiten Opferschichten, jeweils 16 und 34, geätzt, um die gemusterte Strukturschicht 32 freizugeben. Typischerweise werden die Opferschichten unter Verwendung einer BOE-Lösung geätzt, die dazu beiträgt, die Selektivität gegenüber der Strukturelemente 32 und der Passivierungsschicht 50 sowie eventuellen freigelegten Metallschichten bereitzustellen. Fig. 8 bildet die Struktur ab, die durch eine Ausführungsform des Verfahrens der vorliegenden Erfindung bei Beendigung des Schrittes 150 hergestellt ist.
  • Somit wurde ein neues Verfahren für die Herstellung einer monolithischen Halbleiteranordnung mit integrierten mikrogefertigten Oberflächenstrukturen offenbart. Das Verfahren stellt im Wesentlichen das Bilden aller Strukturen innerhalb des Sensorbereichs 30 vor dem Bilden der IC-Anordnungselemente innerhalb des IC-Bereichs 40 bereit. Das Verfahren stellt zudem den Schutz aller Sensorstrukturelemente 32 vor den Auswirkungen der thermischen Bearbeitung bereit, indem es sie zunächst innerhalb der ersten und zweiten Opferschichten, jeweils 16 und 34, einkapselt. Zweitens, indem es die Dichtschicht 36 bereitstellt, die über dem Sensorbereich 30 liegt, um den Sensorbereich 30 innerhalb der Dichtschicht 36 vollständig abzudichten. Und schließlich um einen maßgeschneiderten RTA-Prozess bereitzustellen, um eventuelle Spannungen, die von den Elementen 32 während eines optimierten IC-Prozesses gestaut wurden, zu lösen. Zudem sorgt das Verfahren dafür, dass Sensorelemente innerhalb des Sensorbereichs 30 und IC-Elemente innerhalb des IC-Bereichs 40 von beliebiger Art sind, da die Bearbeitung des jeweiligen Bereichs von dem anderen abhängig ist.
  • Es versteht sich, dass das bereitgestellte Verfahren wesentliche Vorteile gegenüber Verfahren nach dem bekannten Stand der Technik bei dem Bereitstellen einer unabhängigen Optimierung von Sensorelementen und IC-Elementen bietet. Wie es dem Fachmann bekannt ist, ergibt die Optimierung der Herstellungsprozesse Anordnungen mit verbesserter Zuverlässigkeit und niedrigeren Kosten. Zudem stellt die Optimierung auch einen besseren Abgleich von Nebeneffekten, sowohl durch die Reduzierung der Nebeneffekte selber als auch durch die Herstellung von leistungsfähigeren, optimierten Anordnungen, bereit. Schließlich stellen derart optimierte Anordnungen eine verbesserte Datenerfassung durch die Optimierung sowohl der Sensor- als auch der IC-Funktionalität bereit.

Claims (10)

1. Verfahren zur Herstellung einer monolithischen Halbleiteranordnung mit einer integrierten mikrogefertigten Oberflächenstruktur, das folgende Schritte umfasst:
Bereitstellen eines Halbleitersubstrats (10), umfassend einen Sensorbereich (30) und einen integrierten Schaltkreisbereich (40);
Bilden mindestens einer leitenden Mikrostruktur (32) über dem Halbleitersubstrat innerhalb des Sensorbereichs (30);
Abdichten der mindestens einen leitenden Mikrostruktur;
Bilden mindestens einer Halbleiteranordnung nach dem Schritt des Abdichtens der mindestens einen leitenden Mikrostruktur, wobei die mindestens eine Halbleiteranordnung, die leitend dotierte Regionen (42) umfasst, innerhalb des integrierten Schaltkreisbereichs (40) gebildet wird, und wobei die leitend dotierten Regionen in dem Substrat nach dem Schritt des Abdichtens der mindestens einen leitenden Mikrostruktur gebildet werden;
Ausführen eines thermischen Ausglühens ("thermal anneal") nach dem Schritt des Bildens der mindestens einen Halbleiteranordnung;
Entsiegeln der mindestens einen leitenden Mikrostruktur, um die mindestens eine leitende Mikrostruktur freizulegen; und
elektrisches Koppeln der mindestens einen leitenden Mikrostruktur mit der mindestens einen Halbleiteranordnung.
2. Verfahren nach Anspruch 1, wobei der Schritt des Bereitstellens eines Halbleitersubstrats das Bereitstellen eines Halbleitersubstrats umfasst, das eine Schicht aus epitaktischem Silizium umfasst, die über einem Halbleiterwafer liegt.
3. Verfahren nach Anspruch 1, wobei der Schritt des Bildens mindestens einer leitenden Mikrostruktur ferner folgende Schritte umfasst:
Bilden einer Verbindungsschicht (14), die über dem Halbleitersubstrat liegt;
Bilden einer ersten Opferschicht (16), die über der Verbindungsschicht liegt;
Bilden einer Strukturschicht (32), die über der ersten Opferschicht liegt;
Bilden einer zweiten Opferschicht (34), die über der Strukturschicht liegt; und
Bilden einer Dichtschicht (36), die über der zweiten Opferschicht liegt.
4. Verfahren nach Anspruch 3, wobei die Verbindungsschicht aus einem Material gebildet wird, das aus der Gruppe von Polysilizium, feuerfestem Metallsilizid und feuerfestem Metall-Salicide gewählt wird.
5. Verfahren nach Anspruch 3, wobei der Schritt des Bildens mindestens einer leitenden Mikrostruktur ferner das physikalische und elektrische Koppeln der Strukturschicht mit der Verbindungsschicht umfasst.
6. Verfahren nach Anspruch 5, wobei das physikalische und elektrische Koppeln der Strukturschicht mit der Verbindungsschicht ferner das Bilden von Abspannöffnungen ("anchor openings") in der ersten Opferschicht umfasst.
7. Verfahren nach Anspruch 3, wobei der Schritt des Bildens mindestens einer leitenden Mikrostruktur ferner einen Schritt des Bildens einer Isolierschicht, die der Verbindungsschicht zugrunde liegt, umfasst.
8. Verfahren nach Anspruch 7, wobei der Schritt des Bildens der Isolierschicht das Bilden einer Isolierschicht umfasst, die aus Siliziumnitrid oder aus Siliziumnitrid, das über Siliziumdioxid liegt, besteht.
9. Verfahren nach Anspruch 3, wobei der Schritt des Bildens mindestens einer leitenden Mikrostruktur ferner das Entfernen der ersten und zweiten Opferschichten nach dem Schritt des Bildens mindestens einer Halbleiteranordnung umfasst.
10. Verfahren nach Anspruch 9, wobei der Schritt des Bildens mindestens einer leitenden Mikrostruktur, zu dem das Entfernen der ersten und zweiten Opferschichten nach dem Schritt des Bildens mindestens einer Halbleiteranordnung gehört, ferner das Abscheiden und Mustern einer Passivierungsschicht, die über dem IC-Bereich liegt, umfasst.
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