DE69534313T2

DE69534313T2 - Polierverfahren

Info

Publication number: DE69534313T2
Application number: DE69534313T
Authority: DE
Inventors: Shigeo Tama-shi Moriyama; Katsuhiko Hachioji-shi YAMAGUCHI; Yoshio Homma; Sunao Tokorozawa-shi Matsubara; Yoshihiro Hitachinaka-shi Ishida; Ryousei Kodaira-shi KAWA-AI
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-09-13
Filing date: 1995-09-13
Publication date: 2006-04-20
Anticipated expiration: 2015-09-14
Also published as: DE69534313D1

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Planarisieren eines Oberflächenmusters auf einem Substrat durch Polieren. Insbesondere bezieht sich die Erfindung auf ein Polierverfahren zur Verwendung bei der Herstellung von integrierten Halbleiterschaltkreisen sowie auf eine in dem Polierverfahren zu benutzende Poliervorrichtung.
Stand der Technik
Der Prozess der Halbleiterherstellung umfasst viele Prozessschritte. Zunächst wird anhand von 1(a) bis 1(f) ein Verdrahtungsverfahren als Beispiel für ein Verfahren beschrieben, auf das die Erfindung angewendet wird.
1(a) zeigt eine Schnittansicht eines Wafers mit einer ersten darauf ausgebildeten Verdrahtungsschicht. Auf der Oberfläche eines Wafer-Substrats 1 mit einem darauf ausgebildeten Transistorabschnitt wird ein Isolierfilm 2 ausgebildet, auf dem wiederum eine Verdrahtungsschicht 3 wie z.B. eine Aluminiumschicht ausgebildet wird. Zur Verbindung mit dem Transistor werden Kontaktlöcher in dem Isolierfilm 2 hergestellt, weshalb die mit 3' bezeichneten Bereiche in der Verdrahtungsschicht, die den Kontaktlöchern entsprechen, etwas eingedrückt werden. In einem in 1(b) gezeigten Verdrahtungsverfahren für die zweite Schicht werden ein Isolierfilm 4 und eine metallische Aluminiumschicht 5 auf der ersten Schicht ausgebildet; außerdem wird auf die Aluminiumschicht eine Fotoresistschicht 6 aufgebracht, um durch Belichtung aus der Aluminiumschicht ein Verdrahtungsmuster herzustellen. Als Nächstes wird, wie in 1(c) gezeigt, ein Verdrahtungsbild von der zweiten Schicht mit Hilfe eines Steppers 7 durch Belichtung auf die Fotoresistschicht 6 übertragen. Dabei werden, wenn die Oberfläche der Fotoresistschicht 6 konkav-konvex ist, die konkaven und konvexen Abschnitte 8 auf der Oberfläche der Fotoresistschicht nicht gleichzeitig scharf abgebildet, wodurch es zu einer unzureichenden Auflösung kommt, was ein schwer wiegendes Problem darstellt.
Zur Beseitigung der oben genannten Unannehmlichkeiten ist das nachstehende Planarisierungsverfahren für die Substrat-Oberfläche untersucht worden. Nach dem in 1(a) gezeigten Schritt erfolgt ein Polieren, nachdem die Isolierschicht 4, wie in 1(d) gezeigt, mit einem noch zu beschreibenden Verfahren gebildet worden ist, so dass die Schicht 4 bis zu der Ebene 9 in derselben Abbildung flach wird. Auf diese Weise wird der Zustand gemäß 1(e) erhalten. Danach werden eine metallische Aluminiumschicht 5 und eine Fotoresistschicht 6 ausgebildet, gefolgt von einem Belichten mit dem Stepper 7, wie in 1(f) gezeigt. In diesem Zustand tritt das oben genannte Problem der unzureichenden Auflösung nicht auf.
In 2 ist ein chemisch-mechanisches Polierverfahren gezeigt, das bisher üblicherweise zum Planarisieren des besagten Isolierfilmmusters verwendet wurde. Ein Polierpolster 11 ist auf einen Abrichtteller 12 geklebt und dreht sich mit diesem. Als das Polierpolster 11 wird z.B. ein Polster verwendet, das durch Zuschneiden und Formen eines Urethanschaumstoffs zu einer dünnen Matte erhalten wird. Ein geeignetes Material und eine feine Oberflächenstruktur werden unter verschiedenen Materialien und feinen Oberflächenstrukturen je nach der Art des Werkstücks und dem Grad der letztlich zu erzielenden Oberflächenrauigkeit ausgewählt. Auf der anderen Seite wird der zu bearbeitende Wafer 1 mit einem elastischen Andruckpolster 13 auf einem Wafer-Halter 14 fixiert. Während sich der Wafer-Halter 14 dreht, wird der Wafer gegen die Oberfläche des Polierpolsters 11 gedrückt, und eine Polierpaste 15 wird auf das Polierpolster gegeben, wodurch die konvexen Bereiche des Isolierfilms 4 auf der Wafer-Oberfläche wegpoliert werden, um so eine ebene Oberfläche zu erhalten.
Zum Polieren eines solchen Isolierfilms, z.B. einer Siliciumdioxidschicht, wird im Allgemeinen kolloidales Siliciumdioxid als Polierpaste benutzt. Kolloidales Siliciumdioxid liegt in der Form einer Suspension feiner Siliciumdioxidteilchen mit einem Durchmesser von ca. 30 nm in einer wässrigen Alkalilösung wie z.B. einer Kaliumhydroxidlösung vor. Wegen einer zusätzlichen chemischen Wirkung bei Anwesenheit von Alkali ist die Verwendung von kolloidalem Siliciumdioxid dadurch gekennzeichnet, dass eine sehr hohe Bearbeitungseffizienz und eine glatte Oberfläche mit geringeren Bearbeitungsschäden im Vergleich zu einem mechanischen Polieren nur mit einem Schleifmittel erhalten werden. Dieses Verfahren mit der Zufuhr von Polierpaste zwischen dem Polierpolster und dem Werkstück während der Bearbeitung ist auch als schleifmittelfreies Polierverfahren bekannt.
Bei dem herkömmlichen Wafer-Planarisierungsverfahren unter Verwendung eines solchen schleifmittelfreien Polierverfahrens treten ganz allgemein zwei schwer zu lösende Probleme auf. Ein Problem ist eine Mustergrößenabhängigkeit, d.h. bei bestimmten Arten von Mustern oder einem bestimmten Höhenunterschied ist es nicht möglich, eine ausreichende Planarisierung zu erreichen. Das andere Problem betrifft die sehr hohen Kosten der für das Polierverfahren nötigen Verbrauchsmaterialien. Diese Probleme werden im Folgenden ausführlich beschrieben.
Im Allgemeinen sind auf einem Halbleiter-Wafer Muster mit verschiedenen Größen und Höhenunterschieden ausgebildet. Bei einem Halbleiter-Speichermodul ist zum Beispiel, wie in 3(a) gezeigt, ein Chip grob in vier Blöcke unterteilt, und in jedem Block sind regelmäßig und dicht feine Speicherzellen ausgebildet, wobei der Zellenteil als Speichernetzabschnitt 16 bezeichnet wird. Entlang der Grenzen von vier Speichernetzabschnitten ist eine periphere Schaltung 17 zur Ermöglichung des Zugriffs auf die Speicherzellen vorgesehen. Bei einem typischen dynamischen Speicher hat ein Chip eine Größe von ca. 7 mm × 20 mm, und die Breite der peripheren Schaltung 17 beträgt ca. 1 mm. In der Schnittansicht des Chips entlang der Linie A-A' ist, wie in 3(b) gezeigt, die durchschnittliche Höhe eines Speichernetzabschnitts 16H ca. 0,5 bis 1 μm höher als die eines peripheren Schaltungsabschnitts 17L. Wird ein Isolierfilm 4 von ca. 1 bis 2 μm Dicke auf einem solchen Stufenmuster aufgebracht, entspricht eine Profilform 31 des Oberflächenabschnitts im Wesentlichen der Stufenform des Grundmusters.
Bei dem vorgesehenen Planarisierungsverfahren nach der vorliegenden Erfindung soll der Isolierfilm 4 auf der Wafer-Oberfläche abgeflacht werden, wie mit der Strichpunktlinie 32 gezeigt. Bei Verwendung eines weichen Polierpolsters aus einem Polyurethanschaumstoff wie er oft für den angedachten Zweck benutzt wird, wird die vorgesehene Planarisierung jedoch nicht erreicht, weil die Poliergeschwindigkeit musterabhängig ist. Insbesondere wird, wie in 4 gezeigt, bei Benutzung eines weichen Polierpolsters 11L die Oberfläche des Polierpolsters aufgrund des Polierdrucks entsprechend der durchgezogenen Linie 30 in der Abbildung verformt. Ein feines Muster mit einer Größe im Mikrometerbereich wird in kurzer Zeit aufgrund der Druckkonzentration flach poliert, aber im Falle eines großen Musters mit einer Größe im Millimeterbereich ist die Poliergeschwindigkeit zu niedrig, weil die darauf einwirkende Last in Form eines verteilten Drucks erzeugt wird. Folglich entspricht die Profilform nach dem Polieren der gestrichelten Linie 34 in der Abbildung, so dass immer noch ein Höhenunterschied d verbleibt.
Die Ebenheit kann verbessert werden, indem man das Polierpolster härter macht, aber in diesem Fall tritt ein neues Problem einer stärkeren Ungleichmäßigkeit bei der Bearbeitung in der Wafer-Ebene auf sowie ein Problem der Bearbeitungsschäden, wie dies nachstehend beschrieben wird. Was die Ursache einer stärkeren Ungleichmäßigkeit bei der Bearbeitung betrifft, die bei Verwendung eines härteren Polsters auftritt, so ist diese wissenschaftlich noch nicht geklärt. Es wird jedoch angenommen, dass die Wahrscheinlichkeit, dass Schleifmittel, das auf die Oberfläche des Polierpolsters gegeben wird, in strukturell feinen Bereichen auf der Polsteroberfläche eingeschlossen wird und zwischen das Polster und das zu bearbeitende Substrat gelangt, variiert, und dass diese Variation einen Einfluss auf die Bearbeitung hat. Für das Halbleiter-Verdrahtungsverfahren darf eine solche Ungleichmäßigkeit ±5 Prozent oder weniger betragen. Derzeit ist eine Obergrenze für die Härte des Polierpolsters ca. 10 kg/mm² bezogen auf den Elastizitätsmodul. Daher kann bei einem Halbleiterbauteil, bei dem verschiedene Muster, einschließlich kleiner und großer Muster, vom Millimeter- bis zum Mikrometerbereich miteinander kombiniert sind, z.B. bei einem Speichermodul, kein zufrieden stellender Planarisierungseffekt erwartet werden. Aus diesem Grund sind die Produkte, bei denen ein solches Polierpolster benutzt werden kann, auf Halbleiterprodukte beschränkt, die keine sehr großen Muster aufweisen, z.B. auf LSI-Schaltkreise.
Als ein Polierpolster mit Eigenschaften, die zwischen harten und weichen Polierpolstern liegen, wird in der japanischen Patent-Offenlegungsschrift Hei 6-208980 ein Polierpolster beschrieben, das ein weiches Polster und in Teile des weichen Polsters eingebettete harte Polierkörner aufweist. Die damit erzielten Poliereigenschaften sind jedoch nahezu die gleichen wie mit einem Polierpolster mittlerer Härte.
Das zweite Ziel, das mit dem Planarisierungsverfahren für einen Halbleiter-Wafer auf der Grundlage des vorstehenden herkömmlichen schleifmittelfreien Polierverfahrens erreicht werden soll, ist die Senkung der hohen Betriebskosten. Diese sind auf einen niedrigen Wirkungsgrad der beim schleifmittelfreien Polierverfahren benutzten Polierpaste zurückzuführen. Insbesondere für ein ultraglattes Polieren ohne Polierfehler ist es nötig, dass eine Polierpaste, z.B. kolloidales Siliciumdioxid, mit einer Rate von mehreren Hundert Kubikzentimetern pro Minute oder mehr zugeführt wird. Der größere Teil der Paste wird jedoch verschwendet, ohne zur eigentlichen Bearbeitung beizutragen. Die Kosten einer hochreinen Polierpaste für Halbleiter sind sehr hoch, und die Kosten für das planarisierende Polierverfahren sind größtenteils abhängig von der Polierpaste. Daher besteht ein dringender Wunsch nach einer Verbesserung in diesem Punkt.
Als ein anderes Verfahren nach dem Stand der Technik als die oben beschriebenen Verfahren ist auf Seite 80 bis 85 in den „Proceedings in the 1st International ABTEC Conference" (Seoul, November 1993) ein Bearbeitungsverfahren mit gebundenem Schleifmittel beschrieben, bei dem ein schnell drehender Schleifstein benutzt wird, der durch Binden von Schleifmittel mit einem Metallpulver oder einem Kunstharz hergestellt wird. Bekanntlich weist dieses Verfahren jedoch den Nachteil auf, dass oft feine Kratzer auf der bearbeiteten Oberfläche auftreten. Weiterhin ist zur Lösung dieses Problems der Kratzer in der japanischen Patent-Offenlegungsschrift Hei 6-302568 ein Planarisierungsverfahren mit einem feinen Schleifstein mit einem sehr kleinen Korndurchmesser beschrieben, der durch Elektrophorese hergestellt wird. Weil der Schleifstein selbst jedoch hart ist, besteht auch nach diesem Verfahren das Problem von Kratzern, die durch Staub oder dergleichen in dem benutzten Polierfluid oder in der Arbeitsumgebung verursacht werden.
Eine Technik zum Erzeugen einer endverarbeiteten Oberfläche mittels mehrerer Polierschritte, die die Merkmale aus dem Oberbegriff von Anspruch 1 umfasst, ist in JP-01042823 A offenbart.
Bei dem herkömmlichen Planarisierungsverfahren für Halbleiter-Wafer mit dem schleifmittelfreien Polierverfahren gibt es, wie oben erläutert, keine Bedingung, die das gleichzeitige Planarisieren sowohl eines feinen Musters im Mikrometerbereich als auch großer Muster im Millimeterbereich gestattet. Daher ist es bisher schwierig gewesen, dieses herkömmliche Verfahren bei der Herstellung von integrierten Halbleiterschaltkreisen mit verschiedenen großen und kleinen Mustern wie z.B. bei LSI-Speichermodulen anzuwenden. Darüber hinaus waren die hohen Betriebskosten für dieses Polierverfahren ein großer Nachteil für seine Anwendung in der Massenproduktion.
Ein Zweck der vorliegenden Erfindung ist die Überwindung der vorstehend beschriebenen Nachteile des bisherigen Stands der Technik und die Bereitstellung eines Bearbeitungsverfahrens zum Planarisieren von Abschnitten mit großen und feinen Mustern in einer einzigen Ebene ohne irgendwelche Bearbeitungsschäden zu verursachen, sowie einer Vorrichtung für besagtes Polierverfahren.
Ein weiterer Zweck der vorliegenden Erfindung ist die Bereitstellung eines Verarbeitungsverfahrens mit niedrigen Betriebskosten sowie einer Vorrichtung für das Verarbeitungsverfahren.
Offenlegung der Erfindung
Das Problem der Bearbeitungsschäden an sehr feinen Mustern, die bei Verwendung eines harten Polierwerkzeugs leicht auftreten können, kann gelöst werden, indem nicht alle Muster in einem einzigen Bearbeitungsschritt bearbeitet werden, wie nach dem bisherigen Stand der Technik, sondern indem zuerst nur die feinen Muster, die leicht beschädigt werden können, mit einem weichen Polierwerkzeug planarisiert werden und anschließend die großen Muster auf hoch effiziente Weise mit hoher Bearbeitungskraft mit einem harten Polierwerkzeug wie z.B. einem harten Schleifstein oder Polierpolster planarisiert werden, wie durch das Verfahren nach Anspruch 1 vorgeschrieben.
Weil das Bearbeitungsverfahren mit festem Schleifmittel nach der vorliegenden Erfindung eine bestimmte Art von Schleifstein benutzt und die Bearbeitungsbedingungen am besten entsprechend den physikalischen Eigenschaften eines Werkstücks ausgewählt werden, ist es möglich, auch wenn das benutzte Polierwerkzeug hart ist, ein Planarisierungsverfahren mit geringer Musterabhängigkeit und geringer Ungleichmäßigkeit der Bearbeitungsgeschwindigkeit in der Substratebene zu erhalten. Daneben lassen sich sehr niedrige Betriebskosten realisieren, weil keine teure Polierpaste nötig ist. Außerdem wird das Waschen nach der Bearbeitung einfacher.
Wenn darüber hinaus Kanten von sehr feinen Mustern, die anfällig für Bearbeitungsschäden sind, und Bereiche großer Muster, die leicht herausfallen können, zuvor mit einem weichen Polierpolster geringer Steifigkeit poliert, geschliffen und abgerundet werden und danach mit einem harten Polierpolster planarisiert werden, das eine hohe Formgebungsfunktion aufweist, ist es möglich, eine zufrieden stellend bearbeitete Oberfläche mit geringerer Musterbreitenabhängigkeit und frei von Bearbeitungsschäden zu erhalten.
Kurzbeschreibung der Zeichnungen
1(a) bis 1(f) sind Diagramme zur Erläuterung eines Verfahrens zum Planarisieren einer Wafer-Oberfläche.
2 ist ein Diagramm zur Erläuterung eines chemisch-mechanischen Polierverfahrens.
3(a) ist eine Aufsicht eines Halbleiter-Speichermoduls, und 3(b) ist eine Schnittansicht desselben.
4 ist ein Diagramm zur Erläuterung eines Problems bei einem Polierverfahren mit einem weichen Polierpolster.
5 ist ein Diagramm zur Erläuterung des Aufbaus des in der vorliegenden Erfindung benutzten Schleifsteins.
6 ist ein Diagramm zur Erläuterung eines Problems bei einem Polierverfahren mit einem harten Polierpolster.
7(a) ist ein Diagramm zur Erläuterung der Polierbedingungen nach dem Stand der Technik, und 7(b) ist ein Diagramm zur Erläuterung der Polierbedingungen bei der vorliegenden Erfindung.
8(a) bis 8(e) sind Diagramme zur Erläuterung einer Ausführungsform der vorliegenden Erfindung.
9 ist ein Diagramm, das ein Beispiel für den Aufbau einer geeigneten Bearbeitungsvorrichtung zur Anwendung der Ausführungsformen der vorliegenden Erfindung zeigt.
10(a) bis 10(e) sind Schnittansichten eines Halbleiterbauteils, die ein Herstellungsverfahren für das Halbleiterbauteil zeigen.
11 ist eine Aufsicht des in 10(e) gezeigten Bauteils.
Beste Ausführungsform der Erfindung
Eine Ausführungsform der vorliegenden Erfindung wird im Folgenden ausführlich beschrieben. Ein spezieller Schleifstein mit einer optimal kontrollierten Härte wird anstelle des herkömmlichen Polierpolster in der in 2 gezeigten Vorrichtung verwendet. Wie zuvor in Zusammenhang mit dem bisherigen Stand der Technik erläutert, sind mehrere Verfahren zum Planarisieren der Oberfläche eines Halbleiter-Wafers mit einem feinkörnigen Schleifstein bekannt. Alle diese Verfahren haben jedoch den Nachteil, dass auf der bearbeiteten Oberfläche oft feine Kratzer entstehen. Daher befinden sie sich noch nicht in einem Stadium der praktischen Anwendung.
Bisher ist angenommen worden, dass das Auftreten dieser Kratzer hauptsächlich auf eine zu große Korngröße der Schleifkörner zurückzuführen ist. In Untersuchungen haben die Anmelder der vorliegenden Erfindung jedoch festgestellt, dass dies einem zu hohen Elastizitätsmodul des Schleifsteins zuzuschreiben ist und weniger der Größe der Schleifkörner.
Anstelle des oben genannten dichten und harten Schleifsteins wird ein sehr weicher Schleifstein benutzt, in dem die Schleifkörner 21 mit einem weichen Harz 22 lose gebunden sind, wie in 5 gezeigt. Genau genommen hat der Schleifstein einen Elastizitätsmodul von 5 bis 500 kg/mm², und daher beträgt seine Härte ein Zehntel bis ein Hundertstel der Härte herkömmlicher Schleifsteine. Im Gegensatz dazu ist er fünf- bis fünfzigmal härter als harte Polierpolster wie z.B. Polyurethan-Hartschaum, der bisher in dem Anwendungsgebiet der Erfindung benutzt worden ist.
Als Nächstes wird ein Beispiel für ein Verfahren zur Herstellung eines solchen weichen Schleifsteins beschrieben. Als bevorzugte Beispiele für die Schleifkörner 21 werden Körner aus Siliciumdioxid, Ceroxid und Aluminiumoxid genannt. Körner mit einem Durchmesser von 0,01 bis 1 μm können eine hohe Bearbeitungseffizienz bewirken, ohne Kratzer zu verursachen. Als das Harz 22 zum Binden der Schleifkörner wird bei der vorliegenden Erfindung ein hochreines organisches Harz wie z.B. ein Phenolharz bevorzugt. Nach dem Kneten bzw. Mischen mit dem Bindeharz werden die Schleifkörner durch Anwendung eines geeigneten Drucks verfestigt und anschließend bei Bedarf einer Behandlung wie z.B. einem Wärmehärten unterzogen. Bei diesem Herstellungsverfahren kann die Härte des erhaltenen Schleifsteins durch geeignete Auswahl der Art des Bindeharzes und des anzuwendenden Drucks gesteuert werden. Bei den Ausführungsformen der vorliegenden Erfindung wird die Härte des benutzten Schleifsteins auf einen Wert von 5 bis 500 kg/mm² bezogen auf den Elastizitätsmodul eingestellt.
Die Beschreibung wendet sich jetzt einem Beispiel für die Verarbeitung mit einem nach der vorstehenden Beschreibung hergestellten Schleifstein zu. Bei der Bearbeitung einer 1 μm dicken Siliciumdioxidschicht mit einem Schleifstein, der durch Binden von Ceroxidkörnern mit einem Durchmesser von 1 μm mit einem Phenolharz zur Erzielung eines Elastizitätsmoduls von 100 kg/mm² hergestellt wurde, konnte bei allen Arten von Mustern im Bereich von 10 mm bis 0,5 μm eine zufrieden stellend bearbeitete Oberfläche mit einer Oberflächenrauigkeit von 2 nmRa und einer sehr guten Musterbreitenabhängigkeit von 0,3 ± 0,01 μm/min oder weniger bezogen auf die Bearbeitungsgeschwindigkeit erzielt werden. Eine ungleichmäßige Bearbeitung der Wafer-Oberfläche, wie sie bei Verwendung eines harten Polierpolsters auftritt, wurde nicht beobachtet. Dies ist vermutlich auf die Benutzung eines gebundenen Schleifmittels zur Bearbeitung bei der vorliegenden Erfindung im Gegensatz zu der herkömmlichen Bearbeitung mit einem freien Schleifmittel zurückzuführen.
Obwohl bei dem vorstehenden Bearbeitungsbeispiel nur reines Wasser als Polierfluid zugeführt wird, kann selbstverständlich je nach Art des Werkstücks auch ein alkalisches oder saures Fluid wie bei dem herkömmlichen Polierverfahren zugeführt werden. Besteht das Werkstück aus Siliciumdioxid oder Silicium wird ein alkalisches Fluid bevorzugt, während bei Werkstücken aus Metall wie z.B. Aluminium oder Wolfram ein saures Fluid bevorzugt wird.
Soweit ein höheres Maß an Oberflächenrauigkeit erforderlich ist, ist offensichtlich, dass diese Anforderung durch Bearbeiten der Werkstückoberfläche mit einem weichen Polierpolster nach dem Polieren mit dem oben genannten Schleifstein erfüllt werden kann.
Liegt der Elastizitätsmodul des benutzten Schleifsteins außerhalb des oben genannten Bereichs, ist es nicht möglich, eine zufrieden stellende Bearbeitung zu erzielen. Insbesondere wenn der Elastizitätsmodul des benutzten Schleifsteins weniger als 5 kg/mm² beträgt, werden nur Muster mit einer geringen Breite schnell poliert, d.h. die Musterbreitenabhängigkeit wird ausgeprägt, was dazu führt, dass das Speichermodul nicht planarisiert werden kann. Wenn im Gegensatz dazu der Elastizitätsmodul des benutzten Schleifsteins höher als 500 kg/mm² ist, muss das Problem des Verkratzens nach wie vor gelöst werden, unabhängig davon, wie klein der Korndurchmesser des Schleifsteins ist. Mit anderen Worten, nur in dem Elastizitätsmodulbereich von 5 bis 200 kg/mm² des Schleifsteins, wie er hier vorgeschlagen wird, könnte eine für Halbleiter geeignete Bearbeitung erfolgen. Ein noch bevorzugterer Bereich ist 50 bis 150 kg/mm².
Bei Anwendung eines zu hohen Polierdrucks auf das zu polierende Muster mit Blick auf die Verbesserung der Bearbeitungseffizienz kann selbst unter den vorstehenden Bedingungen für den benutzten Schleifstein je nach der Form des zu polierenden Musters ein Problem von Bearbeitungsschäden auftreten, das sich von dem vorstehend beschriebenen Problem des Verkratzens unterscheidet. Dieses Problem der Bearbeitungsschäden wird nachstehend beschrieben.
Wenn das Polieren wie in 6 gezeigt mit einem harten Schleifstein oder Polierpolster 11H erfolgt, kommt die Oberfläche des Polierwerkzeugs bei der Bearbeitung nur mit den konvexen Teilen eines Stufenmusters in Berührung. Wenn dabei ein zu hoher Polierdruck auf das Muster ausgeübt wird, werden die Endbereiche 35 des Musters einem durch die Bearbeitungsreibungskraft verursachten Moment ausgesetzt und können sich ablösen oder zusammenfallen, wie durch die gepunkteten Linien 36 angedeutet, oder an den Basisabschnitten des Musters können feine Risse 37 entstehen. Die Tiefe der Risse 37 ist oft größer als ein gewünschter Planarisierungsgrad, wenn auch je nach Bearbeitungsbedingungen unterschiedlich, was die Zuverlässigkeit des polierten Produkts als Halbleiterbauteil beeinträchtigt. Wegen dieses Problems der Beschädigung feiner Muster war es bisher erforderlich, ein Planarisieren mit einem harten Polierwerkzeug langsam und unter geringer Last (mit geringem Druck) vorzunehmen, weshalb eine sehr lange Bearbeitungszeit nötig war.
Das vorstehende Problem kann durch das Verfahren gelöst werden, das nachstehend beschrieben wird. Die Ursache der genannten Beschädigung des Musters und ein grundlegendes Konzept der vorliegenden Erfindung zur Verhinderung solcher Schäden werden jetzt anhand von 7 beschrieben. In dieser Abbildung zeigen die beiden oberen Diagramme einen Zustand, bei dem konvexe Muster auf einem Wafer-Substrat gegen ein hartes Polierpolster 11H gedrückt werden, während die beiden unteren Diagramme die Verteilung der auf die Muster einwirkenden Beanspruchungen, d.h. die Spannungsverteilungen, zeigen. Unmittelbar nach dem Beginn des Polierens sind die Endbereiche der Muster noch rechtwinklig, so dass sich die Spannung jeweils am Endbereich eines breiten Musters 101 konzentriert, wie bei 102 angegeben, und ein Maximalwert erreicht das Zehnfache oder mehr einer durchschnittlichen Spannung. Auch auf ein schmales Muster 103 wirkt eine Spannung 104 ein, die nahe dem angegebenen Maximalwert liegt. Wenn in dieser Situation eine Relativbewegung zwischen dem Polierpolster und dem Wafer-Substrat stattfindet, wirken Reibungskräfte auf die verschiedenen Bereiche der Muster ein, die proportional zu den genannten Spannungsbeanspruchungen sind. Sind diese Reibungskräfte größer als die mechanische Festigkeit des Materials, aus dem die Muster bestehen, lösen sich Endbereiche der Muster ab oder feine Muster brechen zusammen. Dies ist die Ursache für das Auftreten von Musterschäden.
Das Problem der Musterschäden, das auf die vorstehende Spannungskonzentration in der ersten Phase der Bearbeitung zurückzuführen ist, kann überwunden werden, indem Kanten, die Spannungskonzentrationen bewirken, sowie feine Muster vor der Bearbeitung entfernt werden. Insbesondere kann das fragliche Problem wie in 7(b) gezeigt durch Abrunden der Kanten 105 des breiten Musters sowie durch Verringern der Höhe des feinen Musters und Abrunden der Kanten desselben, wie bei 106 gezeigt, gelöst werden. Die Spannungsverteilung solcher Muster ist nicht konzentriert, wie das untere Diagramm zeigt, so dass ein höherer Polierdruck angewendet werden kann, selbst wenn ein härteres Polierwerkzeug als nach dem bisherigen Stand der Technik benutzt wird. Folglich wird es möglich, eine Bearbeitung mit einer geringeren Musterbreitenabhängigkeit in kurzer Zeit zu realisieren.
Das vorstehende Grundkonzept kann durch Durchlaufen von zwei Polierschritten realisiert werden. Hierzu wird jetzt ein konkretes Beispiel anhand von 8(a) bis 8(e) beschrieben. In einem ersten Schritt (8(a) und 8(b)) wird eine zu bearbeitende Wafer-Oberfläche 31 etwa eine Minute lang mit einem weichen Polierpolster 11L (ein Polster mit feinen Poren in der Polsteroberfläche, z.B. SUPREME-RN, ein Produkt von RODEL NITTA Co.) und einer Polierpaste (nicht gezeigt) poliert. Als die Polierpaste kann jede der allgemein üblichen Substanzen wie kolloidales Siliciumdioxid, Ceroxid und Aluminiumoxid verwendet werden. Wie in 8(c) gezeigt, wurden feine Musterbereiche im Submikrometerbereich, die vor der Bearbeitung vorhanden waren, durch Polieren beseitigt, und auch die Kanten großer Muster wurden abgerundet.
Als zweiter Schritt erfolgt für etwa 3 Minuten ein Polieren mit einem harten Polierwerkzeug 11H, das eine hervorragende Planarisierungswirkung besitzt, z.B. ein Schleifstein mit dem in 5 gezeigten Aufbau. Weil feine Muster, die leicht beschädigt werden können, bereits in dem vorstehend beschriebenen ersten Schritt entfernt worden sind, entstehen selbst bei Verwendung eines härteren Polierwerkzeugs als im ersten Schritt keine Risse in den Basisabschnitten der feinen Muster, und es ist möglich, ein beschädigungsfreies Planarisierungsverfahren wie in 8(c) gezeigt durchzuführen.
Für das im zweiten Polierschritt benutzte Polierwerkzeug gelten keine besonderen Einschränkungen, sofern es die Wafer-Oberfläche mit einer hohen Drehzahl plan polieren kann. Nicht nur der Schleifstein zum Polieren, sondern auch eine allgemein übliche Kombination eines herkömmlichen harten Polierpolsters aus Polyurethanschaumstoff mit kolloidalem Siliciumdioxid sind geeignet. Mit einem Schleifstein mit einem Elastizitätsmodul von 5 bis 500 kg/mm² kann jedoch in kurzer Zeit eine ebene, rissfreie polierte Oberfläche erhalten werden.
Indem zuerst mit einem weichen Werkzeug die Musterbereiche entfernt werden, die leicht abbrechen können, und danach ein Planarisierungsverfahren mit einem harten Werkzeug mit hoher Steifigkeit und ausgezeichneter Formgebungsfunktion durchgeführt wird, kann eine polierte Oberfläche erhalten werden, die im Wesentlichen frei von Beschädigungen ist. Diese Wirkung wurde erstmals bei konkreten Versuchen durch die Anmelder der vorliegenden Erfindung festgestellt. Das Verfahren zur Erzielung einer fertig bearbeiteten Oberfläche durch eine Reihe von Polierschritten war schon zuvor bekannt und ist z.B. in den japanischen Patent-Offenlegungsschriften Sho 1-42823 und Hei 2-267950 beschrieben. Bei allen diesen bekannten Verfahren folgt auf einen Polierschritt mit hoher Bearbeitungseffizienz, der jedoch leicht Schäden verursachen kann, ein Glättungsschritt, der dazu dient, die in dem Polierschritt verursachten Schäden zu beseitigen. Zu diesem Zweck ist das in dem ersten Schritt benutzte Polierpolster härter als das im zweiten Schritt benutzte Polster. Bei der vorliegenden Erfindung ist es jedoch im Gegensatz dazu beabsichtigt, zuerst die Ursache für diese Bearbeitungsschäden zu beseitigen, weshalb sich das technische Konzept der vorliegenden Erfindung ganz erheblich von dem der bekannten Verfahren unterscheidet.
10(a) bis 10(e) zeigen ein Beispiel eines Herstellungsverfahrens für eine Speicherzelle mit einem Transistor und einem Kondensator gemäß der vorliegenden Erfindung. Die Schnittansichten in 10 beziehen sich auf die Linie A-A' in 11. In diesen Abbildungen bezeichnet das Bezugszeichen 110 eine Quelle oder Source-Region, das Bezugszeichen 120 eine Senke oder Drain-Region, die Bezugszeichen 111 und 121 Anschlussbereiche für den Anschluss an die Regionen 110 bzw. 120, das Bezugszeichen 210 eine untere Kondensatorelektrode, das Bezugszeichen 230 eine obere Kondensatorelektrode, das Bezugszeichen 106 eine Bitleitung und das Bezugszeichen 141 eine Torelektrode.
10(a) zeigt eine Schnittansicht eines p-Siliciumsubstrats 101, nachdem darauf mittels eines selektiven Oxidationsverfahrens eine Elementisolierschicht 102 als eine 800 nm dicke Siliciumoxidschicht zur elektrischen Isolierung zwischen den Speicherzellen und eine Siliciumoxidschicht als eine Torisolierschicht für einen MOS-Schalttransistor aufgebracht worden sind. Danach wird durch Ionenimplantation Bor eingebracht, um eine Schwellenspannungsregelung für den MOS-Transistor zu erhalten, und außerdem wird durch chemisches Abscheiden in der Gasphase (nachstehend einfach als CVD-Verfahren bezeichnet) eine polykristalline Si liciumschicht als die Torelektrode 141 in einer Dicke von 300 nm aufgebracht. Als Nächstes werden, wie in 10(b) gezeigt, die Torelektrode 141 und die Torisolierschicht 130 des MOS-Transistors nach einem bekannten Fotoätzverfahren ausgebildet. Phosphor wird der polykristallinen Siliciumschicht zugesetzt, um diese Schicht elektrisch leitend zu machen. Danach wird durch Ionenimplantation Arsen eingebracht, um die Source-Region 110 und die Drain-Region 120 des MOS-Transistors auszubilden.
Als Nächstes wird, wie in 10(c) gezeigt, nach dem CVD-Verfahren eine Phosphorglas- oder PSG-Schicht 103 in einer Dicke von 500 nm als ein Zwischenschicht-Isolierfilm auf die Substrat-Oberfläche aufgebracht und anschließend zum Planarisieren auf ca. 200 nm poliert. Der Elastizitätsmodul des zum Polieren der PSG-Schicht 103 verwendeten Schleifsteins beträgt 50 kg/mm².
Danach werden in der PSG-Schicht ein Anschlussbereich 111 und eine Bitleitung 106 ausgebildet (11).
Als Nächstes wird, wie in 10(d) gezeigt, nach dem CVD-Verfahren eine PSG-Schicht 104 in einer Dicke von 500 nm als ein Zwischenschicht-Isolierfilm aufgebracht, zum Planarisieren poliert und anschließend durch Fotoätzen geöffnet, um einen Anschlussbereich 121 zu bilden. Die Oberfläche der PSG-Schicht 104 wird mit einem Schleifstein mit einem Elastizitätsmodul von 50 kg/mm² planarisiert. Erfolgt vor dem Polieren der PSG-Schicht mit dem Schleifstein mit einem Elastizitätsmodul von 50 kg/mm² ein Polieren derselben Schicht mit einem herkömmlichen weichen Polierpolster, so verursacht das Polieren weniger Schäden.
Danach wird nach dem CVD-Verfahren eine polykristalline Siliciumschicht aufgebracht, die als die untere Kondensatorelektrode 210 dient, und durch Bearbeitung in die gewünschte Form gebracht. Dieser polykristallinen Siliciumschicht wird ebenfalls Phosphor zugesetzt, um die Schicht elektrisch leitend zu machen. Als Nächstes werden eine Kondensatorisolierschicht 220 und eine Kondensatorelektrode 230 auf der polykristallinen Siliciumschicht ausgebildet (10(e)).
Mit dem vorstehenden Verfahren ist es möglich, die Speicherzellenoberfläche flacher als nach dem bisherigen Stand der Technik zu gestalten, und ein Halbleiterbauteil mit einer feinen Struktur und einer hohen Zuverlässigkeit kann erhalten werden.
Anhand von 9 wird nachstehend der Aufbau einer zur Ausführung der vorliegenden Erfindung geeigneten Bearbeitungsvorrichtung beschrieben. Diese Vorrichtung ist im Wesentlichen eine Poliervorrichtung mit zwei Tellern und zwei Köpfen, ist jedoch durch Polierwerkzeuge auf den Tellern und ein Verfahren zu deren Betätigung gekennzeichnet. Ein Schleifteller 51, auf dessen Oberseite der vorstehende Schleifstein mit einem niedrigen Elastizitätsmodul befestigt ist, und ein Polierteller 52, auf dessen Oberseite ein Polierpolster befestigt ist, drehen sich jeweils mit einer konstanten Drehzahl von ca. 20 Upm. Ein zu bearbeitender Wafer 55 wird mit Hilfe eines Handhabungsautomaten 54 aus einer Ladekassette 53 entnommen und auf einen Ladering 57 aufgelegt, der sich auf einem direkt wirkenden Träger 56 befindet. Als Nächstes bewegt sich der direkt wirkende Träger 56 in der Abbildung nach links und wird in eine Lade-/Entladeposition gebracht, woraufhin sich der Polierarm A58 dreht und der Wafer 55 mittels Vakuum an der Unterseite eines Wafer-Polierhalters 59 eingespannt wird, der an der Spitze des Polierarms angebracht ist. Danach dreht sich der Polierarm A58 so, dass der Halter 59 auf dem Polierpolsterteller 52 positioniert wird. Der Halter 59 dreht sich, während er den auf der Unterseite des Halters eingespannten Wafer 55 nach unten auf das Polierpolster 52 drückt, so dass der Wafer etwa eine Minute lang unter Zufuhr einer Polierpaste (nicht gezeigt) poliert wird. Mit diesem Polierverfahren werden feine Musterabschnitte im Submikrometerbereich auf der Wafer-Oberfläche beseitigt, die ansonsten wie oben beschrieben Bearbeitungsschäden verursachen könnten, und die Kanten großer Musterabschnitte werden abgerundet.
Nach Abschluss des vorstehend beschriebenen ersten Polierschritts dreht sich der Polierarm A58 so, dass der Wafer-Polierhalter 59 auf dem Schleifteller 51 positioniert wird. Danach dreht sich der Halter 59, während er den auf der Unterseite des Halters eingespannten Wafer 55 auf den Schleifteller 51 drückt, und der Wafer 55 wird etwa zwei Minuten lang unter Zufuhr einer Polierpaste (nicht gezeigt) in gleicher Weise wie oben geläppt. Nach diesem zweiten Polierschritt dreht sich der Polierarm A58 wieder so, dass der Wafer-Polierhalter 59 auf dem Polierteller 52 positioniert wird, und der Wafer 55 wird etwa eine Minute lang in gleicher Weise wie oben poliert. Dieser Polierschritt nach dem Läppen dient zur Beseitigung leichter Kratzer oder dergleichen, die beim Läppen entstanden sind. Natürlich kann der fragliche Polierschritt je nach den Bedingungen des Läppens oder dem Grad der erforderlichen Oberflächenrauigkeit auch weggelassen werden.
Nach den drei vorstehend beschriebenen Polierschritten ist das Polierverfahren abgeschlossen, und der Wafer durchläuft dann ein Waschverfahren. Der Polierarm A58 dreht sich so, dass der Wafer-Polierhalter 59 über einer Waschposition angeordnet wird, an der sich eine rotierende Bürste 60 befindet. Wenn die rotierende Bürste 60 sich dreht, reinigt sie mit einer Spülbürste die bearbeitete Oberfläche des an der Unterseite des Halters 59 eingespannten Wafers 55. Nach dem Waschvorgang bewegt sich der direkt wirkende Träger 56 wieder nach oben in die vorstehend genannte Waschposition und nimmt den Wafer auf, der jetzt aus der Vakuumeinspannung durch den Halter 59 gelöst wird.
Anstelle der rotierenden Bürste wie oben beschrieben kann auch ein Waschverfahren mit einem Wasserstrahl unter Anwendung von Ultraschall benutzt werden.
Wenn der direkt wirkende Träger 56 in die Lade-/Entladeposition zurückkehrt, ergreift der Wafer-Handhabungsautomat 54 den bearbeiteten Wafer und legt ihn in einer Entladekassette 61 ab. Dies ist ein kompletter Arbeitszyklus des Polierarms A58. Parallel zu diesen Abläufen arbeitet auch ein Polierarm B62 in der gleichen Weise. Dies dient dazu, die beiden Polierteller in einem Time-sharing-Verfahren effizient zu nutzen. Die Arbeitssequenz des Polierarms B62 ist dieselbe wie die des Polierarms A58, jedoch um eine halben Zyklus versetzt. Das heißt, der Polierarm B62 beginnt seinen Arbeitszyklus synchron mit dem Start des oben genannten zweiten Polierschritts.
Der Aufbau nach der vorstehenden Ausführungsform ist für den Fall geeignet, bei dem zwei Polierarme benutzt werden. Wenn bei diesem Aufbau eine Position vorgesehen ist, an der sich die Rotationswege der beiden Polierarme kreuzen oder berühren, und wenn an dieser Position ein Paar Waschbürsten und eine Stopp-Position des direkt wirkenden Lade-/Entladeträgers angeordnet sind, ist es möglich, dass die beiden Polierarme die betreffenden Funktionen übernehmen.
Auch wenn bei der vorstehenden Ausführungsform zwei Polierarme benutzt werden, kann selbstverständlich auch nur ein Polierarm benutzt werden, um den Aufbau zu vereinfachen. Im Gegensatz dazu können zur Verbesserung der Durchsatzleistung der Vorrichtung auch drei oder mehr Polierarme benutzt werden, oder es können mehrere Wafer-Polierhalter an einem einzigen Polierarm angebracht sein. Obwohl bei der vorstehenden Ausführungsform zwei voneinander unabhängige Drehteller für das Polierpolster bzw. den Schleifstein benutzt werden, kann auch nur ein rotierender Abrichtteller benutzt werden. In diesem Fall ist am Umfang des rotierenden Abrichttellers ein ringförmiger Schleifstein vorgesehen, während ein Polierpolster in der Mitte des Abrichttellers angeordnet ist. Außerdem kann ein Design benutzt werden, bei dem ein ro tierender Abrichtteller geneigt ist, um die Stellfläche (den Platz für die Installation) der Vorrichtung zu verringern.
Industrielle Anwendbarkeit
Die vorliegende Erfindung eignet sich nicht nur für Halbleiterbauteile, sondern auch für Flüssigkristall-Displays, Mikromaschinen, Substrate für Magnetplatten und optische Platten, Fresnel-Linsen und andere optische Bauteile mit feinen Oberflächenstrukturen.

Claims

Herstellungsmethode für ein Halbleiterbauelement, umfassend die folgenden Schritte: Bilden eines ersten isolierenden Films (2) mit einer Öffnung (3') auf einem Substrat (1), Bilden einer vom Inneren der Öffnung (3') auf die erste isolierende Schicht (2) verlaufenden ersten Verdrahtungsschicht (3), Bilden eines zweiten isolierenden Films (4) auf der ersten Verdrahtungsschicht (3), der dicker als die erste Verdrahtungsschicht (3) ist, Polieren und dadurch Ebnen des zweiten isolierenden Films (5) schrittweise mittels mindestens zweier Polierwerkzeuge, Bilden einer zweiten Verdrahtungsschicht (5) auf dem geebneten zweiten isolierenden Film (4), gekennzeichnet dadurch, daß der Elastizitätsmodul des im Ebnungsschritt des zweiten isolierenden Films (4) zuerst benutzten Polierwerkzeugs, d.h. des ersten Polierwerkzeugs (11L), kleiner ist als der des anschließend benutzten Polierwerkzeugs, d.h. des zweiten Polierwerkzeugs (11H).
Verfahren nach Anspruch 1, wobei der Elastizitätsmodul des zweiten Polierwerkzeugs (11H) im Bereich von 5 bis 500 kg/mm² ist.
Verfahren nach Anspruch 1 oder 2, wobei ein aus Harz gebildeter Polierblock als erstes Polierwerkzeug (11L) benutzt wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das zweite Polierwerkzeug (11H) ein Schleifstein ist, der Schleifkörner (21) und ein Material (22) zum Verbinden und Zusammenhalten der Schleifkörner (21) umfaßt.
Verfahren nach Anspruch 4, wobei das Material (22) zum Verbinden und Zusammenhalten der Schleifkörner ein organisches Harzmaterial ist.
Verfahren nach Anspruch 4 oder 5, wobei die Schleifkörner (21) Körner aus Siliciumdioxid, Zeroxid, Aluminium oder einer Mischung von diesen ist.
Verfahren nach einem der Ansprüche 4 bis 6, wobei der Durchschnittsdurchmesser der Schleifkörner (21) 1 μm oder weniger beträgt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aufdrücken des Substrats (1) auf das Polierwerkzeug (11L, 11H) mittels einer oberhalb der beiden Polierwerkzeuge (11L, 11H) angeordneten und das Substrat (1) haltenden rotierenden Rotationshalterung ausgeführt wird.
Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend die folgenden Schritte: Bewegen des Rotationsarms in eine Waschstellung, Waschen des polierten Substrats (1), und Ersetzen des Substrats (1) durch ein nächstes Substrat.