DE69527741T2

DE69527741T2 - Halbleiterspeichergerät und Antriebsverfahren

Info

Publication number: DE69527741T2
Application number: DE69527741T
Authority: DE
Inventors: Hiroshige Hirano; Nobuyuki Moriwaki; Toshio Mukunoki; Tetsuji Nakakuma; Geroge Nakane; Tatsumi Sumi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1994-04-25
Filing date: 1995-01-12
Publication date: 2003-04-03
Anticipated expiration: 2015-01-13
Also published as: EP0679996A3; JPH07296595A; TW345661B; EP0679996B1; CN1086836C; EP0679996A2; US5523974A; CN1114456A; KR950030166A; JP2914171B2; DE69527741D1; KR100195606B1

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Halbleiterspeicheranordnung und ein Verfahren zu deren Betreiben.

Hintergrund der Erfindung

In letzter Zeit haben mit dem gestiegenen Speichervermögen von Halbleiterspeicheranordnungen auch die Dichte und Integration von Speicherzellen zugenommen. Bei einer solchen Speicheranordnung führt schon der Ausfall weniger Speicherzellen zum Ausfall der gesamten Speicheranordnung, was wiederum eine bedeutende Abnahme des Produktionsausstoßes zur Folge hat. Um diese Situation zu überwinden, werden ausgefallene Speicherzellen durch redundante Speicherzellen ersetzt. Die Struktur einer herkömmlichen Speicheranordnung mit redundanten Speicherzellen wird mit Bezugnahme auf Fig. 21 erläutert. Die Halbleiterspeicheranordnung weist eine Hauptspeicherzelle 1, eine redundante Speicherzelle 2 mit redundanten Speicherzellen, die anstelle von eventuell ausgefallenen Speicherzellen in der Hauptspeicherzelle 1 verwendet werden, einen Hauptdecodierer 3 zum Ansteuern der Hauptspeicherzelle 1, einen redundanten Decodierer 4 zum Ansteuern der redundanten Speicherzelle 2, einen Steuerkreis 5 zum Steuern des Hauptdecodierers 3 und des redundanten Decodierers 4 und eine Eingangsklemme 6 zum Eingeben eines Adressen- und Steuersignals auf.
Wenn in dieser Halbleiterspeicheranordnung eine Speicherzelle ausfüllt, werden ihre Adressdaten in einem Permanentspeichermittel (nicht dargestellt) im Steuerkreis 5 gespeichert. Hierbei umfasst das Permanentspeichermittel einen Sicherungsdurchbrennspeicher oder einen elektrisch programmierbaren und löschbaren Speicher (EPROM oder EEPROM).
Die Lese- und Schreib-Operationen dieser Halbleiterspeicheranordnung werden wie folgt ausgeführt.
Zunächst werden ein Steuersignal und die Adressdaten in die Eingangsklemme 6 eingegeben. Wenn die Adressdaten mit den im Permanentspeichermittel im Steuerkreis 5 gespeicherten Daten übereinstimmen, schaltet ein Signal vom Steuerkreis 5 den Hauptdecodierer 3 ab, sodass Schreib- oder Lese-Operationen mit der Hauptspeicherzelle 1 unterbunden und mit der redundanten Speicherzelle 2 ermöglicht werden.
Wenn Sicherungen für das Permanentspeichermittel verwendet werden, ist es üblich, diese durch Laserstrahlschneiden zu zerschneiden, wozu eine Vorrichtung zur Erzeugung von Laserlicht erforderlich ist. Mit diesem Laserstrahlschneidverfahren wird die Sicherung in zwei Teile zertrennt, sodass beide Teile der Sicherung getrennt sind. Hierbei ist ein kompliziertes Abgleichsverfahren erforderlich, bei dem die Adressdaten einer ausgefallenen Speicherzelle mit Hilfe eines Prüfgeräts bestätigt werden, die Bestrahlungsposition des Laserlichts entsprechend den Adressdaten gesteuert wird und die vom Laserlicht abgegebene Energie eingestellt wird.
Zwar kann ein Hersteller die Adressdaten von bei der Versandkontrolle ermittelten ausgefallenen Speicherzellen im Permanentspeichermittel speichern, aber Nutzer selbst können praktisch nicht Adressdaten von während des Betriebs ausgefallenen Speicherzellen einschreiben.
Wenn jedoch ein nur zum Lesen bestimmter Speicher wie EPROM oder EEPROM verwendet wird, können Nutzer möglicherweise die Adressdaten ausgefallener Speicherzellen elektrisch einschreiben. In diesem Fall wird jedoch ein zusätzlicher Herstellungsschritt für den EEPROM benötigt. Außerdem ist bei Verwendung eines häufig verwendeten MONOS-EEPROM die Eingabegeschwindigkeit niedrig, obgleich die Lesegeschwindigkeit hoch ist, und es wird eine hohe Eingabespannung benötigt.
Diese Art herkömmlicher Halbleiter bietet nicht den wichtigen Vorteil, ausgefallene Speicherzellen jederzeit ohne Verwendung zusätzlicher Anordnungen ersetzen zu können.
Aus US-A-4750158 ist eine redundante Halbleiterspeicheranordnung bekannt, die für eine feldprogrammierbare Fehladressen-Einrichtung bestimmt ist, mit der eine Fehladresse in der normalen Speicheranordnung gespeichert wird, um z. B. beim Einschalten der Anordnung gelesen zu werden.

Kurze Darstellung der Erfindung

Die Erfindung wird in den beigefügten Hauptansprüchen definiert.
Bei einer Ausführungsform der Erfindung werden ausgefallene Speicherzellen in der Hauptspeicherzelle bei Bedarf jederzeit durch Speicherzellen in der redundanten Speicherzelle ersetzt und ihre Adressen werden ohne Verwendung einer zusätzlichen Anordnung gespeichert, und eine Auswahlschaltung für die redundante Speicherzelle arbeitet mit hoher Geschwindigkeit.
Bei dieser Ausführungsform weist die Halbleiterspeicheranordnung eine Hauptspeicherzelle; eine redundante Speicherzelle, eine redundante Adressdatenzelle mit einem Halbleiterspeicher, der Adressen elektrisch speichert, mit denen ein Teil der Hauptspeicherzelle durch redundante Speicherzellen ersetzt wird, einen Steuerkreis, eine Auswahlschaltung für die redundante Speicherzelle und einen Flagdatenspeicher auf.
Die Auswahlschaltung für die redundante Speicherzelle speichert die ersten Adressdaten und vergleicht sie mit den zweiten Adressdaten, die über den Steuerkreis für Lese- oder Schreib-Operationen eingegeben werden. Aufgrund dieses Vergleichs wählt die Auswahlschaltung für die redundante Speicherzelle dann die Hauptspeicherzelle oder die redundante Speicherzelle. Die Flagdaten im Flagdatenspeicher zeigen an, dass die ersten Adressdaten aus der redundanten Adressdatenzelle gelesen worden sind. Die Auswahlschaltung für die redundante Speicherzelle enthält vorzugsweise erste Latch- Schaltungen zum Speichern der aus der redundanten Adressdatenzelle gelesenen ersten Adressdaten.
Bei Betrieb dieser Halbleiterspeicheranordnung werden die ersten Adressdaten aus der redundanten Speicherzelle gelesen und dann während des Lesens der ersten Daten nach Anlegen der Quellspannung in der ersten Latch-Schaltung der Auswahlschaltung für die redundante Speicherzelle gehalten.
Bei dieser Struktur werden nach Anlegen der Quellspannung die ersten Adressdaten aus der redundanten Adressdatenzelle gelesen und in der Auswahlschaltung für redundante Adressdaten gespeichert, wodurch ein schnelles Auswählen einer redundanten Adresse möglich wird.
Da außerdem die redundante Adressdatenzelle den gleichen Halbleiterspeicher wie die Hauptspeicherzelle aufweist, kann eine hohe Integration realisiert werden.
Wenn darüber hinaus die Speicherzellen in der redundanten Adressdatenzelle beispielsweise einen ferroelektrischen Kondensator und einen MOS-Transistor aufweisen, kann zu einem bestimmten Zeitpunkt ohne Verwendung einer speziellen Anordnung oder eines speziellen Verfahrens eine Adresse desjenigen Teils der redundanten Speicherzelle gespeichert werden, der ausgefallene Speicherzellen in der Hauptspeicherzelle ersetzt.
Die Erfindung selbst sowie weitere Ziele und damit verbundene Vorzüge werden am besten durch Bezugnahme auf die nachstehende Beschreibung in Verbindung mit den beigefügten Zeichnungen ersichtlich.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist das Blockschaltbild einer Halbleiterspeicheranordnung gemäß der ersten Ausführungsform, die nicht Bestandteil dieser Erfindung ist.
Fig. 2 ist das Schaltbild einer Auswahlschaltung für die redundante Speicherzelle mit einer Halbleiterspeicheranordnung gemäß der zweiten Ausführungsform, die nicht Bestandteil der Erfindung ist.
Fig. 3 ist das Schaltbild einer redundanten Adressdatenzelle der Halbleiterspeicheranordnung gemäß der zweiten Ausführungsform.
Fig. 4 ist ein Betriebszeitdiagramm beim Auswählen der redundanten Adresse gemäß der zweiten Ausführungsform.
Fig. 5 ist ein Betriebszeitdiagramm beim Auswählen der redundanten Adresse gemäß einer dritten Ausführungsform, die nicht Bestandteil der Erfindung ist.
Fig. 6 ist ein Betriebszeitdiagramm für die Anordnung von Fig. 5.
Fig. 7 ist das Blockschaltbild einer Halbleiterspeicheranordnung gemäß der vierten Ausführungsform, die nicht Bestandteil der Erfindung ist.
Fig. 8 ist ein Betriebszeitdiagramm für die Halbleiterspeicheranordnung von Fig. 7.
Fig. 9 ist das Blockschaltbild einer Halbleiterspeicheranordnung gemäß der fünften Ausführungsform der Erfindung.
Fig. 10 ist ein Ablaufdiagramm zur Erläuterung der Funktionsweise der Halbleiterspeicheranordnung von Fig. 9.
- Fig. 11 ist ein weiteres Ablaufdiagramm zur Erläuterung der Funktionsweise der Halbleiterspeicheranordnung von Fig. 9.
Fig. 12 ist das Schaltbild eines Flagdatenspeichers einer Halbleiterspeicheranordnung gemäß der sechsten Ausführungsform der Erfindung.
Fig. 13 ist ein Diagramm zur Erläuterung der Funktionsweise des Flagdatenspeichers von Fig. 12.
Fig. 14 ist das Schaltbild eines Flagdatenspeichers einer Halbleiterspeicheranordnung gemäß der siebenten Ausführungsform der Erfindung.
Fig. 15 ist ein Diagramm zur Erläuterung der Funktionsweise des Flagdatenspeichers von Fig. 14.
Fig. 16 ist das Blockschaltbild einer Halbleiterspeicheranordnung gemäß der achten Ausführungsform der Erfindung.
Fig. 17 ist ein Diagramm zur Erläuterung der Funktionsweise der Halbleiterspeicheranordnung von Fig. 16.
Fig. 18 ist ein Blockschaltbild zur Erläuterung der Funktionsweise einer Halbleiterspeicheranordnung gemäß der neunten Ausführungsform der Erfindung.
Fig. 20 ist ein Zeitdiagramm zur Erläuterung der Funktionsweise der Halbleiterspeicheranordnung von Fig. 18.
Fig. 21 ist das Blockschaltbild einer herkömmlichen Halbleiterspeicheranordnung.

DETAILLIERTE BESCHREIBUNG

Erfindungsgemäß weist die in Fig. 1 gezeigte Halbleiterspeicheranordnung eine Hauptspeicherzelle 11 zum Speichern von Informationen; eine redundante Speicherzelle 12 zum Ersetzen ausgefallener Speicherzellen in der Hauptspeicherzelle 11 bei einem zufälligen Ausfall von Speicherzellen, einen Hauptdecodierer 13 zum Ansteuern der Hauptspeicherzelle 11, einen redundanten Decodierer 14 zum Ansteuern der Hauptspeicherzelle 12, einen Steuerkreis 15 zum Steuern der Halbleiterspeicheranordnung, eine Auswahlschaltung für die redundante Speicherzelle 16 zum Auswählen der Hauptspeicherzelle 11 oder der redundanten Speicherzelle 12, eine redundante Adressdatenzelle 17 mit einem permanenten Halbleiterspeicher zum Speichern von Adressdaten einer möglicherweise ausgefallenen Speicherzelle in der Hauptspeicherzelle 11 und eine Eingangsklemme 18 zum Empfangen eines Steuersignals zum Steuern der Halbleiterspeicheranordnung und eines Adresssignals auf.
Es sei darauf hingewiesen, dass die Auswahlschaltung für die redundante Speicherzelle 16 beim Anlegen der Quellspannung zum Lesen von Adressdaten (ersten Adressdaten) aus der redundanten Adressdatenzelle 17 dient, mit deren Hilfe ausgefallene Speicherzellen in der Hauptspeicherzelle 11 durch Speicherzellen in der redundanten Speicherzelle 12 ersetzt werden. Die Auswahlschaltung für die redundante Speicherzelle 16 hält die Adressdaten so lange, wie die Quellspannung angelegt ist.
Bei dieser Halbleiterspeicheranordnung wird die Lese-Operation wie folgt ausgeführt.
Zunächst wird durch Eingeben eines Steuersignals in die Eingangsklemme 18 ein Lese-Zustand eingestellt. Dann werden Adressdaten (zweite Adressdaten) für eine Lese- Operation von der Eingangsklemme 18 über den Steuerkreis 15 an die Auswahlschaltung für die redundante Speicherzelle 16 gesendet, wobei die ersten Adressdaten, die aus der redundanten Adressdatenzelle 17 gelesen worden sind, mit den zweiten Adressdaten, die über den Steuerkreis 15 eingegeben worden sind, verglichen werden.
Wenn die ersten und zweiten Adressdaten nicht die Gleichen sind, wird nicht die redundante Speicherzelle 12, sondern die Hauptspeicherzelle 11 gewählt und die Informationsdaten werden aus der festgelegten Speicherzelle in der Hauptspeicherzelle 11 gelesen.
Wenn jedoch die ersten und zweiten Adressdaten miteinander übereinstimmen, wird nicht die Hauptspeicherzelle 11, sondern die redundante Speicherzelle 12 gewählt und die Informationen werden aus der festgelegten Speicherzelle in der redundanten Speicherzelle 12 gelesen.
Die Schreib-Operation wird in der gleichen Weise wie die vorgenannte Lese- Operation ausgeführt.
Und zwar wird zunächst durch Eingeben eines Steuersignals in die Eingangsklemme 18 ein Schreibzustand eingestellt. Dann werden zweite Adressdaten für eine Schreib-Operation von der Eingangsklemme 18 über den Steuerkreis 15 an die Auswahlschaltung für die redundante Speicherzelle 16 gesendet, wobei die ersten Adressdaten, die aus der redundanten Adressdatenzelle 17 gelesen worden sind, mit den zweiten Adressdaten, die über den Steuerkreis 15 eingegeben worden sind, verglichen werden.
Wenn die ersten und zweiten Adressdaten nicht miteinander übereinstimmen, wird die Hauptspeicherzelle 11 gewählt und die Informationsdaten werden in die festgelegte Speicherzelle in der Hauptspeicherzelle 11 geschrieben. Wenn jedoch die ersten und zweiten Adressdaten miteinander übereinstimmen, wird die redundante Speicherzelle 12 gewählt und die Informationsdaten werden in die festgelegte Speicherzelle in der redundanten Speicherzelle 12 geschrieben.
Das wichtigste Merkmal dieser Ausführungsform besteht darin, dass Adressdaten (erste Adressdaten), mit deren Hilfe ausgefallene Speicherzellen in der Hauptspeicherzelle 11 durch einen Teil der redundanten Speicherzelle 12 ersetzt werden, in der redundanten Adressdatenzelle 17, die einen Permanentspeicher aufweist, gespeichert werden. Nach Anlegen der Spannung werden die ersten Adressdaten, die aus der redundanten Adressdatenzelle 17 gelesen worden sind, in der Auswahlschaltung für die redundante Speicherzelle 16 gespeichert, und entsprechend diesen ersten Adressdaten, die in der Auswahlschaltung für die redundante Speicherzelle 16 zwischengespeichert wurden, wird die Hauptspeicherzelle 11 oder die redundante Speicherzelle 12 gewählt.
Somit werden bei dieser Ausführungsform der Halbleiterspeicheranordnung die Adressdaten (erste Adressdaten) der redundanten Speicherzelle 12 ohne Verwendung einer komplizierten Anordnung gespeichert und können ohne Verwendung von Durchbrenn-Sicherungen wie bei einer herkömmlichen Halbleiterspeicheranordnung aktiviert werden.
Außerdem kann bei Betrieb durch Vergleichen der Adressdaten (ersten Adressdaten) der redundanten Speicherzelle 12, die in die Auswahlschaltung für die redundante Speicherzelle 16 eingelesen worden sind, mit der Adresse (zweite Adressdaten), die von der Eingangsklemme 18 eingegeben worden sind, die Hauptspeicherzelle 11 oder die redundante Speicherzelle 12 mit hoher Geschwindigkeit gewählt werden.
Die Halbleiterspeicheranordnung einer zweiten Ausführungsform ist ein praktisches Beispiel für die erste Ausführungsform, bei der eine gewählte Schaltung, die in Fig. 2 gezeigt ist, für die Auswahlschaltung für die redundante Speicherzelle 16 verwendet wird und ein Speicherkreis, der in Fig. 3 gezeigt ist, für die redundante Adressdatenzelle 17 verwendet wird.
Die in Fig. 2 gezeigte Auswahlschaltung für die redundante Speicherzelle weist P- Kanal-MOS-Transistoren Qp101 und Qp102, N-Kanal-MOS-Transistoren Qn99, Qn100, Qn111 bis Qn114 und Qn121 bis Qn124 und erste Latch-Schaltungen LATCH10, LATCH11 und LATCH12 auf.
Diese Auswahlschaltung wird mit Adressdaten A0,/A0, A1 und/A1 von der Eingangsklemme 18, Signalen DRS, DRA0 und DRA1 vom Speicherkreis von Fig. 3 (entspricht der redundanten Adressdatenzelle 17), einem Auswahlsignal RS zum Auswählen der redundanten Speicherzelle 12, einem Steuersignal I, einer Quellspannung VDD und einem Erdpotential VSS gespeist. Hierbei bezeichnet der Schrägstrich (/) vor den Adressdaten die umgekehrte Logik der Adressdaten.
Im Anfangszustand wird das Steuersignal I auf eine logische Spannung "L" (niedrige Spannung) gesetzt, dann wird der MOS-Transistor Qp101 auf EIN geschaltet und dann werden seine Drain-Spannung und schließlich das Auswahlsignal RS auf eine logische Spannung "H" (hohe Spannung) gesetzt. Wenn das Auswahlsignal RS "H" ist, muss die redundante Speicherzelle 12 gewählt werden, und wenn es "L" ist, wird die Hauptspeicherzelle 11 gewählt.
Wenn eine ausgefallene Speicherzelle in der Hauptspeicherzelle 11 durch eine Speicherzelle in der redundanten Speicherzelle 12 ersetzt wird, müssen für den Fall, dass die Adressdaten A0 und A1 der ausgefallenen Speicherzelle als "H" bzw. "L" festgelegt sind, Daten in den Speicherkreis von Fig. 3 (die Adressdatenzelle) so geschrieben werden, dass die Signale DRS mit "H", DRA0 mit "L" und DRA1 mit "H" ausgegeben werden. Wenn jedoch die redundante Speicherzelle 12 nicht verwendet wird, wird für das Signal DRS "L" geschrieben, sodass das Auswahlsignal RS zu "" umgewandelt wird, und in diesem Zustand lassen die eingegebenen Adressdaten niemals die Wahl der redundanten Speicherzelle 12 zu.
Der Speicherkreis von Fig. 3, der der Adressdatenzelle 17 entspricht, weist N- Kanal-MOS-Transistoren Qn101 bis Qn103, Qn201 bis Qn204, Qn211 bis Qn214 und Qn221 bis Qn224, ferroelektrische Kondensatoren C201, C202, C211, C212, C221 und C222 und Leseverstärker SAR, SA0 und SA1 auf. Dieser Schaltkreis arbeitet mit einem Steuersignal TR1 zum Steuern der MOS-Transistoren QN101 bis Qn103, einem Steuersignal SÄE zum Steuern der Leseverstärker SAR, SA0 und SA1, einer Wortleitung WL, einer Zellen-Plattenelektrode CP und einem Signal BP zum Vorladen der Bitleitungen BLR,/BLR, BL0,/BL0, BL1 und/BL1 auf. VSS ist hier eine Erdleitung.
Die Funktionsweise der Halbleiterspeicheranordnung wird nachstehend unter Bezugnahme auf das Betriebszeitdiagramm von Fig. 4 erläutert. Im Anfangszustand wird ein Vorladesignal BP auf "H" gesetzt, sodass die MOS-Transistoren Qn203, Qn204, Qn213, Qn214, Qn223 und Qn224 eingeschaltet werden, sodass die Bitleitungen BLR, /BLR, BL0,/BL0 und/BL1 auf das Erdpotential abgesenkt werden.
Nachdem dann das Vorladesignal BP auf "L" umgeschaltet worden ist, werden die Wortleitung WL und die Zellen-Plattenelektrode CP auf "H" gestellt, sodass die MOS- Transistoren Qn201, Qn202, Qn211, Qn212, Qn221 und Qn222 eingeschaltet werden, sodass von den ferroelektrischen Kondensatoren C201, C202, C211, C212, C221 und C222 Ladungen auf die Bitleitungen gelesen werden.
Dann wird das Steuersignal SÄE auf "H" gestellt, sodass die Leseverstärker SAR, SA0 und SA1 in Betrieb gesetzt werden, sodass die Spannungsdifferenzen zwischen den Bitleitungen verstärkt werden. Wenn die redundante Speicherzelle 12 gewählt werden soll, werden die Bitleitungen BLR und/BLR auf "H" bzw. "L" gestellt.
Dann wird das Steuersignal TR1 auf "H" gesetzt, sodass die MOS-Transistoren Qn101 bis Qn103 eingeschaltet werden. Dabei ist das Signal DRS "H", und "L" wird von der ersten Latch-Schaltung LATCH10 ausgegeben und dem Gate des MOS-Transistors Qn100 zugeführt, sodass der MOS-Transistor Qn100 ausgeschaltet wird. Somit wartet die Auswahlschaltung für die redundante Speicherzelle 16 auf die Wahl der redundanten Speicherzelle 12.
Wenn in diesem Zustand die Adressdaten A0 und/A1 mit "H" und die Adressdaten /A0 und A1 mit "L" eingegeben und zugleich die Signale DRA0 und DRA1 mit "L" bzw. "H" vom Speicherkreis von Fig. 3 (der redundanten Adressdatenzelle) ausgegeben werden, wird das Auswahlsignal RS wie folgt ausgegeben.
Das Signal DRA0 ist "L", sodass der MOS-Transistor Qn111 ausgeschaltet wird, und die Adressdaten A0 sind "H", sodass der MOS-Transistor Qn121 eingeschaltet wird, und somit ist dieser Strompfad unterbrochen. "H" ist das Ausgangssignal von der Latch- Schaltung LATCH11, sodass der MOS-Transistor Qn112 eingeschaltet wird, und die Adressdaten/A0 sind "L", sodass der MOS-Transistor Qn122 ausgeschaltet wird, und somit ist dieser Strompfad unterbrochen.
Ebenso ist der MOS-Transistor Qn113 eingeschaltet, während der MOS-Transistor Qn123 ausgeschaltet ist, und somit ist dieser Strompfad ebenfalls unterbrochen. Außerdem ist der MOS-Transistor Qn114 ausgeschaltet, während der MOS-Transistor Qn124 eingeschaltet ist, und somit ist dieser Strompfad unterbrochen. Außerdem wird der Drain des MOS-Transistors Qn101 im "H"-Zustand gehalten und ein Auswahlsignal RS "H" wird ausgegeben. So wird die redundante Speicherzelle 12 gewählt.
Wie vorstehend beschrieben, hat bei dieser Ausführungsform die Auswahlschaltung für die redundante Speicherzelle 16 Laich-Schaltungen, und die redundante Adressdatenzelle 17 hat Speicherzellen mit einem ferroelektrischen Kondensator und einem MOS-Transistor. Nach Anlegen der Spannung werden die ersten Adressdaten, die aus der redundanten Adressdatenzelle 17 gelesen wurden, in den Latch-Schaltungen gehalten. Daher kann die Hauptspeicherzelle. 11 oder die redundante Speicherzelle 12 mit hoher Geschwindigkeit gewählt werden.
Eine weitere Variante der Erfindung ist in Fig. 5 dargestellt. Die Grundstruktur der in Fig. 5 gezeigten Halbleiterspeicheranordnung ist der Ausführungsform von Fig. 1 ähnlich. Die Ausführungsform von Fig. 5 ist jedoch mit einer Eingangsklemme 19 zum Eingeben eines Steuersignals RST5 versehen, um die redundante Adressdatenzelle 17 in Betrieb zu setzen. Wenn das Steuersignal RST5 nicht eingegeben wird, wird die redundante Adressdatenzelle 17 nicht in Betrieb gesetzt.
Bei der Ausführungsform von Fig. 5 wird die in Fig. 2 gezeigte Auswahlschaltung für die Auswahlschaltung für die redundante Speicherzelle 16 verwendet und der in Fig. 3 gezeigte Speicherkreis für die redundante Adressdatenzelle 17 verwendet. Die Steuersignal-Erzeugungsschaltung zur Erzeugung des Steuersignals RST5 ist in Fig. 5 nicht dargestellt.
Die Funktionsweise dieser Halbleiterspeicheranordnung wird nachstehend unter Bezugnahme auf die Fig. 3 und 6 erläutert. Die Pfeile in Fig. 6 stellen den Betriebsablauf dar.
Im Anfangszustand ist das Vorladesignal BP "H", sodass alle Bitleitungen mit dem Erdpotential verbunden sind. Wenn das Steuersignal RST5 an der Eingangsklemme 19 auf "H" umgestellt wird, wird das Vorladesignal BP auf "L" umgestellt. Wenn dann die Wortleitung WL und die Zellen-Plattenelektrode CP auf "H" umgestellt werden, werden Ladungen aus den ferroelektrischen Kondensatoren C201, C202, C211, C212, C221 und C222 in die Bitleitungen BLR,/BLR, BL0,/BL0, BL1,/BL1 gelesen. Dann wird das Steuersignal SÄE auf "H" umgestellt, sodass die Leseverstärker SAR, SA0 und SA1 in Betrieb gehen, um die Potentialdifferenzen zwischen den Bitleitungen zu verstärken. Dann wird die Zellen-Plattenelektrode CP auf "L" umgestellt. Nachdem dann das Vorladesignal BP auf "H" umgestellt worden ist und so die Bitleitungen mit der Erdpotential verbunden worden sind, wird das Steuersignal RST5 wieder auf "L" umgestellt.
Dann werden Daten zum Wählen oder Nichtwählen der redundanten Speicherzelle 12 in den ersten Latch-Schaltungen LATCH11 und LATCH12 gespeichert. Da dieser Schritt dem bei der zweiten Ausführungsform erläuterten Schritt entspricht, entfallen hier weitere Erläuterungen.
Wie vorstehend beschrieben, kann durch Steuern der redundanten Adressdatenzelle 17 mit dem von der Steuersignal-Erzeugungsschaltung zugeführten Steuersignal RST5 nach dem Lesen der Daten aus der redundanten Adressdatenzelle 17 in die Auswahlschaltung für die redundante Speicherzelle 16 die redundante Adressdatenzelle 17 inaktiv gehalten werden, sodass der Betrieb vereinfacht und der Energieverbrauch gesenkt werden kann.
Bei einer weiteren Variante zeigt der Halbleiterspeicheranordnung von Fig. 7 ein modifiziertes Beispiel der dritten Ausführungsform. An Stelle der Eingangsklemme 19 von Fig. 5 zum Eingeben des Steuersignals RST5 bei der dritten Ausführungsform hat diese Ausführungsform eine Erkennungsschaltung 20 zum Ausgeben eines Steuersignals VDDDT1 beim Erkennen des Anlegens der Quellspannung.
Die Funktionsweise dieser Halbleiterspeicheranordnung wird nachstehend unter Bezugnahme auf die Fig. 3 und 8 erläutert. Die Pfeile in Fig. 8 stellen den Betriebsablauf dar.
Im Anfangszustand ist das Vorladesignal BP "H", sodass alle Bitleitungen mit dem Erdpotential verbunden sind. Wenn eine Spannung angelegt wird, wird die Quellspannung VDD "H" und ein Steuersignal VDDDT1 "H" wird von der Erkennungsschaltung 20 ausgegeben. Danach wird das Vorladesignal BP auf "L" umgestellt. Dann werden die Wortleitung WL und die Zellen-Plattenelektrode CP auf "H" gesetzt und aus den ferroelektrischen Kondensatoren C201, C202, C211, C212, C221 und C222 werden Ladungen in die Bitleitungen gelesen. Durch Umstellen des Steuersignals SÄE auf "H" werden die Leseverstärker SAR, SA0 und SA1 in Betrieb gesetzt, sodass die Potentialdifferenzen zwischen den Bitleitungen verstärkt werden. Nachdem dann die Zellen-Plattenelektrode CP auf "L" umgestellt worden ist, werden die Wortleitung WL und das Steuersignal SÄE jeweils auf "L" umgestellt. Nachdem dann das Vorladesignal BP auf "H" umgestellt worden ist, um die Bitleitungen mit dem Erdpotential zu verbinden, wird das Steuersignal VDDDT1 auf "L" umgestellt.
Dann werden Daten zum Wählen oder Nichtwählen der redundanten Speicherzelle 12 in den ersten Latch-Schaltungen LATCH11 und LATCH12 gespeichert. Da dieser Schritt dem bei der zweiten Ausführungsform erläuterten Schritt entspricht, entfallen hier weitere Erläuterungen.
Auf diese Weise kann durch In-Betneb-Setzen der redundanten Speicherzelle 12 mit dem von der Erkennungsschaltung 20 zugeführten Steuersignal VDDDT1 eine Operationsfolge zum Speichern von Daten zum Wählen oder Nichtwählen der redundanten Speicherzelle 12 in die Auswahlschaltung für die redundante Speicherzelle 16 beim Anlegen der Quellspannung gestartet werden.
Bei einer weiteren Variante ist die in Fig. 9 gezeigte Halbleiterspeicheranordnung ein Beispiel der ersten Ausführungsform, bei dem der Steuerkreis 15 mit einem Flagdatenspeicher 21 zum Speichern von Flagdaten versehen ist, die anzeigen, dass die ersten Adressdaten aus der redundanten Adressdatenzelle 17 gelesen worden sind.
Die Funktionsweise dieser Halbleiterspeicheranordnung wird nachstehend unter Bezugnahme auf das Ablaufdiagramm von Fig. 10 erläutert. Wenn die Quellspannung angelegt wird, werden keine Flagdaten gesetzt, was durch FLAG = 0 angezeigt wird. FLAG = 1 zeigt an, dass das Flag gesetzt ist.
Im ersten Schritt werden Flagdaten aus dem Flagdatenspeicher 21, erste Adressdaten aus der redundanten Adressdatenzelle 17 und Informationsdaten aus der Hauptspeicherzelle 11 gelesen.
Im zweiten Schritt wird beurteilt, ob die Flagdaten gesetzt sind oder nicht, also ob FLAG = 1 oder FLAG = 0 ist. Wenn die Flagdaten nicht gesetzt sind, also FLAG = 0 ist, muss im vierten Schritt entschieden werden, dass die Informationsdaten ungültig sind, und im Flagdatenspeicher 21 werden die Flagdaten gesetzt. Bis also die Versorgungsspannung ausgeschaltet wird, werden die ersten gelesenen Adressdaten in der Auswahlschaltung für die redundante Speicherzelle 16 gehalten und im Flagdatenspeicher 21 werden Flagdaten gesetzt.
Bis die Quellspannung ausgeschaltet wird, werden also die ersten Adressdaten in der Auswahlschaltung für die redundante Speicherzelle 16 gehalten und im Flagdatenspeicher 21 werden die Flagdaten gesetzt, was anzeigt, dass die Informationsdaten gültig sind.
Aus diesem Grund werden für die nachfolgenden Lese-Operationen im ersten Schritt ein Flag aus dem Flagdatenspeicher 21, erste Adressdaten aus der redundanten Adressdatenzelle 17 und Informationsdaten aus der Hauptspeicherzelle 11 gelesen.
Im zweiten Schritt ist FLAG = 1. Dann geht es weiter zum dritten Schritt, in dem angezeigt wird, dass die Informationsdaten gültig sind. Diese Informationen werden so lange ausgegeben, bis die Spannungsquelle abgeschaltet wird.
Auf diese Weise werden Informationsdaten während der zweiten und den nachfolgenden Lese-Operationen aus der Hauptspeicherzelle 11 oder der redundanten Speicherzelle 12 als gültig gelesen.
Fig. 11 zeigt ein weiteres Ablaufdiagramm. Hier werden im ersten Schritt Flagdaten aus dem Flagdatenspeicher 21 gelesen. Im zweiten Schritt wird beurteilt, ob die Flagdaten gesetzt sind oder nicht, also ob FLAG = 1 oder FLAG = 0 ist. Wenn die Flagdaten nicht gesetzt sind, also FLAG = 0 ist, werden im Schritt 3 die ersten Adressdaten aus der redundanten Adressdatenzelle 17 gelesen. Im vierten Schritt werden im Flagdatenspeicher 21 die Flagdaten gesetzt. Schließlich werden im fünften Schritt die Informationsdaten gelesen.
Wenn jedoch im zweiten Schritt die Flagdaten gesetzt worden sind, also FLAG = 1 ist, geht es zum fünften Schritt weiter, wo die Informationsdaten gelesen werden. Da die Flagdaten im Flagdatenspeicher 21 gesetzt sind, bis die Spannungsquelle abgeschaltet wird, können bei der zweiten und den nachfolgenden Lesen-Operationen im fünften Schritt die Informationsdaten gelesen werden, sobald im ersten Schritt die Flagdaten aus dem Flagdatenspeicher 21 gelesen worden sind, sodass ein schnelles Lesen der Informationsdaten möglich wird.
Eine weitere Variante der Halbleiterspeicheranordnung dieser Erfindung ist teilweise in Fig. 12 dargestellt. Die Halbleiterspeicheranordnung dieser Ausführungsform ist ein Beispiel für die fünfte Ausführungsform, bei dem ein Speicherkreis mit einer Latch- Schaltung für den Flagdatenspeicher 21 verwendet wird.
Der in Fig. 12 gezeigte Flagdatenspeicher-Schaltkreis enthält eine Spannungserkennungsschaltung 22, die ein Steuersignal VDDDT12 "H" ausgibt, wenn die Quellspannung einen vorgegebenen Wert unterschreitet, und eine zweite Latch-Schaltung LATCH13. Die Eingangsklemme der zweiten Latch-Schaltung LATCH13 ist mit einem Transistor Qn1201, der mit einem Steuersignal VDDDT12 von der Spannungserkennungsschaltung 22 gesteuert wird, und einem Transistor Qn1202 verbunden, der mit einem Steuersignal RST12 gesteuert wird. Der Transistor Qn1201 dient dazu, die Eingangsklemme der zweiten Latch-Schaltung LATCH13 mit dem Steuersignal VDDDT12 auf das Erdpotential VSS zu bringen. Der Transistor Qn1202 dient dazu, die Eingangsklemme der zweiten Latch-Schaltung LATCH13 mit einem Signal FS zu speisen, das die gleiche logische Spannung wie die hat, die zum Setzen der Flagdaten verwendet wird. Solange die Quellspannung anliegt, werden die Flagdaten in der zweiten Latch- Schaltung LATCH13 gehalten.
Nachstehend wird die Funktionsweise dieser Flagdatenspeicher-Schaltung insbesondere beim Rücksetzen erläutert.
Wie in Fig. 13 gezeigt, beginnt beim Abschalten der Spannungsquelle die Quellspannung VDDDT12 abzunehmen und fällt dann unter einen vorgegebenen Wert, sodass die Spannungserkennungsschaltung 22 in Betrieb gesetzt wird, um das Steuersignal VDDDT12 "H" auszugeben. Gleichzeitig mit der Abnahme der Quellspannung beginnt auch der Spannungspegel der von der zweiten Latch-Schaltung LATCH13 ausgegebenen Flagdaten zu sinken. Der MOS-Transistor Qn1201 wird vom Steuersignal VDDDT12 eingeschaltet, und die Eingangsklemme der zweiten Latch-Schaltung LATCH13 wird mit VSS verbunden, sodass der Spannungspegel der Flagdaten zum Erdpotential VSS wird. Somit wird die zweite Latch-Schaltung LATCH13, die die Flagdaten hält, automatisch zurückgesetzt, wenn die Spannungsquelle abgeschaltet wird.
Bei einer weiteren Ausführungsform ist die Halbleiterspeicheranordnung ein modifiziertes Beispiel der sechsten Ausführungsform. Der Unterschied zwischen dieser Ausführungsform und der sechsten Ausführungsform, die im Flagdatenspeicher-Schaltkreis von Fig. 14 gezeigt ist, besteht darin, dass das Gate des MOS-Transistors Qn1201, das zum Rücksetzen der Latch-Schaltung LATCH13 durch Erden seiner Eingangsklemme dient, nicht vom Steuersignal VDDDT12 von der Spannungserkennungsschaltung 22, sondern von einem Steuersignal RST14 gesteuert wird, das von einer externen Rücksetzsignal-Erzeugungsschaltung (nicht dargestellt) erzeugt wird.
Wie in Fig. 15 gezeigt, wird beim Setzen des Steuersignals RST14 auf "H" der MOS-Transistor Qn1201 eingeschaltet, sodass die Eingangsklemme der zweiten Latch- Schaltung LATCH13 geerdet wird. Wenn die zweite Latch-Schaltung LATCH13 zurückgesetzt wird, kehrt das Steuersignal RST14 zu "L" zurück, und danach wird das Steuersignal RST14 auf "H" gesetzt, sodass das Signal FS zur Eingangsklemme der zweiten Latch-Schaltung LATCH13 gelangen kann. Auf diese Weise kann die zweite Latch- Schaltung LATCH13, die die Flagdaten hält, zu gegebener Zeit mit einem Steuersignal von einer externen Schaltung zurückgesetzt werden. Mit anderen Worten, sie kann sicher mit einem Steuersignal zurückgesetzt werden, bevor die Spannungsquelle abgeschaltet wird.
Die in Fig. 16 gezeigte Halbleiterspeicheranordnung ist ein modifiziertes Beispiel der ersten Ausführungsform. Der Unterschied zwischen dieser Ausführungsform und der ersten Ausführungsform besteht darin, dass sowohl die redundante Speicherzelle 12 als auch die redundante Adressdatenzelle 17 von Fig. 1 in der Speicherdomäne 23 enthalten sind und dass der Schaltkreis 15 und die Auswahlschaltung für die redundante Speicherzelle 16 in einer einzigen Domäne 24 integriert sind. Mit anderen Worten, die Speicherdomäne 23 von Fig. 16 weist eine redundante Adressdatenzellendomäne 23a, eine redundante Speicherzellendomäne 23b und eine Flagdatendomäne 23c auf. Wenn also eine Speicherzelle in der Hauptspeicherzelle 11 ausgefallen ist, werden die Adressdaten der ausgefallenen Speicherzelle, die Informationsdaten und die Flagdaten, die die Bedeutung und den Anwendungszustand der Informationsdaten angeben, jeweils in die Speicherdomäne 23 geschrieben.
Nachstehend wird ein Beispiel für die Zuordnung der Speicherdomäne 23 erläutert. Obwohl in Fig. 16 zur Klarheit der Erläuterung die Speicherdomäne 23 mit Punktlinien unterteilt gezeichnet ist, sind die redundanten Adressdaten, die Informationsdaten und die Flagdaten praktisch gemischt und werden als Ganzes eingeschrieben, wie in Fig. 17 gezeigt.
Fig. 17 gibt ein Beispiel mit vier ausgefallenen Speicherzellen in der Hauptspeicherzelle 11, und die ausgefallenen Speicherzellen sind durch solche in der redundanten Speicherzellendomäne 23a ersetzt. Es ist zu beachten, dass die Anzahl der redundanten Adressen nicht begrenzt ist, obwohl die Adressen in der linken Spalte von Fig. 17 mit 0 bis 15 als Beispiel angegeben sind.
Wie in Fig. 17 gezeigt, werden beispielsweise eine Adresse 0 einer ausgefallenen Speicherzelle in der Hauptspeicherzelle 11 (nachstehend als externe Adresse 0 bezeichnet) und eine zum Speichern der Informationsdaten verwendete redundante Adresse 5, die die ausgefallene Speicherzelle ersetzt, in die Datendomäne der redundanten Adresse 0 geschrieben. Die Datendomäne dieser redundanten Adresse 0 entspricht der Speicherzellendomäne 23a.
Außerdem gibt es in der Flagdomäne der redundanten Adresse 0 eine Spalte "Adresse/Daten", die zwischen den Adressdaten und den Informationsdaten unterscheidet und in der eine 1 eine Adresse angibt, eine Spalte "Verwendet/Nicht verwendet", in der eine 1 "verwendet" angibt, und eine Spalte "OK/Nicht verwenden", die angibt, ob die Datendomäne verwendet werden kann oder nicht, wobei eine 1 ein "verwendbar" angibt. Diese Flagdomäne entspricht der Speicherzellendomäne 23c.
Die Informationsdaten, die in die Hauptspeicherzelle 11 geschrieben werden sollten, werden in die Datendomäne der redundanten Adresse 5 geschrieben. Die redundante Adresse 5 wird zum Speichern der Informationsdaten verwendet, sodass in der Spalte "Adressen/Daten" der Flagdomäne 23c 0 angegeben ist. Eine redundante Adresse 6 zeigt, dass ihre Speicherzelle ausgefallen ist, sodass in der Spalte "OK/nicht verwenden" der Flagdomäne eine 0 ("nicht verwenden") erscheint. Somit geht aus der Flagdatendomäne hervor, dass die Datendomäne dieser redundanten Adresse nicht verwendet werden kann.
Bei dieser Ausführungsform wurde der Fall erläutert, dass die redundante Adressdatenzelle 17 und die redundante Speicherzelle 12 von Fig. 1 miteinander verbunden sind. Immer dann, wenn zwei oder mehr Elemente aus der aus redundanter Adressdatenzelle, redundanter Speicherzelle und Hauptspeicherzelle bestehenden Gruppe miteinander verbunden sind, können ausgefallene Speicherzellen in der Hauptspeicherzelle durch Speicherzellen in der redundanten Speicherzelle wie vorstehend beschrieben ersetzt werden.
Wenn bei der ersten Ausführungsform, wo die redundante Speicherzelle 12 und die redundante Adressdatenzelle 17 definitiv getrennt sind, eine Domäne voll belegt ist, ist es unmöglich, mehr ausgefallene Speicherzellen unter Verwendung des in dem Teil verfügbaren Platzes, der nicht voll ist, zu retten. Bei dieser Ausführungsform können jedoch ausgefallene Speicherzellen gerettet werden, bis die Speicherdomäne voll belegt ist, sodass die Möglichkeit verbessert wird, ausgefallene Speicherzellen zu retten.
Bei einer weiteren Variante ist der Aufbau der Halbleiterspeicheranordnung von Fig. 18 der Gleiche wie der der ersten Ausführungsform, mit der Ausnahme, dass die Hauptspeicherzelle 11 und die redundante Speicherzelle 12 so angeordnet sind, wie es im Schaltkreis von Fig. 19 gezeigt ist. Die Auswahlschaltung für die redundante Speicherzelle 16 ist der gleiche Schaltkreis wie der von Fig. 2, und die redundante Adressdatenzelle 17 ist der gleiche Schaltkreis wie der von Fig. 3. Hierbei stellen die römischen Zahlen (I), (II) und (III) die Schritte im Betriebsablauf dar.
Der in Fig. 19 gezeigte Schaltkreis, der die Hauptspeicherzelle 11 und die redundante 12 darstellt, weist Speicherzellen mit N-Kanal-MOS-Transistoren Qn701 bis Qn704 und Qn711 bis Qn714 und ferroelektrischen Kondensatoren C701 bis C704 und C711 bis C714; Leerzellen mit N-Kanal-MOS-Transistoren Qn731 bis Qn734 und ferroelektrischen Kondensatoren DC701 bis DC704; Leseverstärker SA0 und SA1 und Steuertransistoren Qn741 bis Qn744 und Qn751 bis Qn754 auf.
Eine Speicherzelle, die beispielsweise aus dem MOS-Transistor Qn701 und dem ferroelektrischen Kondensator C701 besteht, ist mit einer Bitleitung BL0, einer Wortleitung WL0 und einer Zellen-Plattenelektrode CP0 verbunden. In der gleichen Weise sind auch die anderen Speicherzellen mit den Bitleitungen BL0, /BL0, BL1 und /BL1, den Wortleitungen WL0, WL1, WL2 und WL3 und den Zellen-Plattenelektroden CP0 und CP1 verbunden, wie in Fig. 19 gezeigt.
Eine Leerzelle, die beispielsweise aus dem MOS-Transistor Qn731 und dem ferroelektrischen Kondensator DC701 besteht, ist mit der Bitleitung BL0, einer Wortleitung DWL1 und einer Zellen-Plattenelektrode DCP0 verbunden. In der gleichen Weise sind auch die anderen Leerzellen mit den Bitleitungen/BL0, BL1 und/BL1, den Wortleitungen DWL0 und DWL1 und den Zellen-Plattenelektroden DCP0 und DCP1 verbunden, wie in Fig. 19 gezeigt. Die Leseverstärker SA0 und SA1, die die Spannungsdifferenzen zwischen den Bitleitungen verstärken, werden von den Steuersignalen SAE0 bzw. SAE1 gesteuert. Die MOS-Transistoren Qn741 bis Qn744 werden von einem Rücksetzsignal für die Leerzelle DCRST gesteuert, und die MOS-Transistoren Qn751 bis Qn754 werden von einem Vorladesignal zum Vorladen der Bitleitung BPM gesteuert.
Nachstehend wird die Funktionsweise der vorstehend beschriebenen Halbleiterspeicheranordnung unter Bezugnahme auf die Fig. 2,19 und 20 erläutert.
Nach Anlegen der Spannung wird ein Chipfreigabesignal CE auf "L" umgestellt. Dann wird Schritt (I) in Fig. 20 ausgeführt, d. h., Daten werden aus der redundanten Adressdatenzelle 17 gelesen. Dabei ist ein Signal BLR bei Verwendung der redundanten Speicherzelle "H" oder ist andernfalls "L". Diese Funktionsweise ist im Grunde der Funktionsweise ähnlich, die im Betriebszeitdiagramm von Fig. 4 gezeigt ist, sodass die ausführliche Erläuterung entfällt.
Dabei sind sowohl die Hauptspeicherzelle 11 als auch die redundante Speicherzelle 12 im Anfangszustand, und das Vorladesignal BPM und das Rücksetzsignal DCRST sind beide "H", sodass die Bitleitungen und auch die ferroelektrischen Kondensatoren DC701, DC702, DC703 und DC704 der Leerzellen mit dem Erdpotential VSS verbunden werden.
Dann werden im Schritt (II) die ersten Adressdaten aus der redundanten Adressdatenzelle 17 in die Auswahlschaltung für die redundante Speicherzelle 16 gelesen.
Dann werden im Schritt (III) die Informationsdaten aus der Hauptspeicherzelle 11 oder der redundanten Speicherzelle 12 gelesen.
Es ist zu beachten, dass das Zeitdiagramm im Schritt (III) von Fig. 20 einem Zeitdiagramm zum Lesen der Informationsdaten aus der redundanten Speicherzelle 12 entspricht, wenn die redundante Speicherzelle 12 gewählt wird, oder einem Zeitdiagramm zum Lesen der Informationsdaten aus der Hauptspeicherzelle 11 entspricht, wenn die redundante Speicherzelle 12 nicht gewählt wird.
Dabei sind die Wortleitungen WL0 und DWL0 und die Zellen-Plattenelektroden CP0 und DCP0 jeweils auf "H" gestellt, sodass die Ladung aus dem ferroelektrischen Kondensator C701 in die Bitleitung BL0 und die Ladung aus dem ferroelektrischen Kondensator DC702 in die Bitleitung/BL0 gelesen wird.
Dann wird die Potentialdifferenz, die von der Ladungsmenge und einer Kapazität zwischen den Bitleitungen bestimmt wird, vom Leseverstärker SA0 verstärkt, sodass die Informationsdaten von der Bitleitung BL0 ausgegeben werden.
Bei dieser Ausführungsform wird eine redundante Adresse ausgegeben und in der ersten Latch-Schaltung der Auswahlschaltung für die redundante Speicherzelle 16 gehalten. Dann werden die Informationsdaten aus der Hauptspeicherzelle 11 oder der redundanten Speicherzelle 12 gelesen. Dieses Verfahren entspricht der Funktionsweise, die bei der fünften Ausführungsform unter Bezugnahme auf Fig. 10 erläutert wurde.
Es ist jedoch möglich, die redundante Adresse gleichzeitig zu lesen und sie in den ersten Latch-Schaltungen der Auswahlschaltung für die redundante Speicherzelle 16 zu halten und dabei die Informationsdaten aus der Hauptspeicherzelle 11 oder der redundanten Speicherzelle 12 zu lesen. Das entspricht der in Fig. 11 erläuterten Funktionsweise. Hierbei wird jedoch nicht sofort nach Anlegen der Quellspannung eine redundante Adresse, die aus der redundanten Adressdatenzelle 17 gelesen worden ist, in der ersten Latch-Schaltung der Auswahlschaltung für die redundante Speicherzelle 16 gespeichert. Daher ist zuvor dieses Halteverfahren erforderlich.
Zum Halten der redundanten Adressdaten in den ersten Latch-Schaltungen stehen folgende Verfahren zur Verfügung.
Bei normalen Halbleiterspeicheranordnungen wie DRAMs werden sofort nach Anlegen der Quellspannung Lese- und Schreib-Operationen mehrmals in einem so genannten Blindzyklus wiederholt. Während der Dauer des Blindzyklus kann eine redundante Adresse gelesen und in den Latch-Schaltungen der Auswahlschaltung für die redundante Speicherzelle gespeichert werden. Der Blindzyklus erfolgt durch mehrmaliges Wiederholen des Schritts (I) von Fig. 20.
Ein anderes Speicherverfahren besteht darin, das Anlegen der Quellspannung sofort nach dem Anlegen der Quellspannung zu erkennen und danach das Verfahren von

Schritt (I)

mehrmals zu wiederholen. Auf diese Weise kann während des Blindzyklus oder sofort nach Anlegen der Spannung ein Signal zur Wahl oder Nichtwahl der redundanten Speicherzelle in den ersten Latch-Schaltungen der Auswahlschaltung für die redundante Speicherzelle gehalten werden, sodass dieses Signal während der Dauer des Hauptzyklus in den ersten Latch-Schaltungen gehalten wird.
Es ist natürlich klar, dass an den vorstehend beschriebenen bevorzugten Ausführungsformen vielfältige Änderungen und Modifikationen vorgenommen werden können. Die vorstehende detaillierte Beschreibung sollte daher als erläuternd und nicht als beschränkend angesehen werden, und die nachstehenden Ansprüche einschließlich aller Äquivalente definieren den Schutzumfang der Erfindung.

Claims

1. Halbleiterspeicheranordnung mit

einer Hauptspeicherzelle (11),

einer redundanten Speicherzelle (12),

einer redundanten Adressdatenzelle (17) mit einem Halbleiterspeicher, die eine Adresse als Teil der Hauptspeicherzelle (11) speichert, die durch die redundante Speicherzelle (12) ersetzt werden soll,

einem Steuerkreis (15),

einer Auswahlschaltung für die redundante Speicherzelle (16) mit ersten Adressdaten von der redundanten Adressdatenzelle (17) und zweiten Adressdaten vom Steuerkreis (15) als Eingaben, wobei die Auswahlschaltung für die redundante Speicherzelle (16) mehrere erste Laich-Schaltungen (LATCH) zum Speichern der ersten Adressdaten, die aus der redundanten Adressdatenzelle (17) gelesen worden sind, hält, die ersten Adressdaten mit den über den Steuerkreis (15) eingegebenen zweiten Adressdaten für eine Lese- oder Schreib-Operation vergleicht und aufgrund des Ergebnisses des Vergleichs der ersten und zweiten Adressdaten die Hauptspeicherzelle (11) oder die redundante Speicherzelle (12) zur Durchführung der Lese- oder Schreiboperation wählt, und

einem mit dem Steuerkreis (15) verbundenen Flagdatenspeicher (21), der Flagdaten speichert, die angeben, dass die ersten Adressdaten aus der redundanten Adressdatenzelle (17) gelesen worden sind.

2. Halbleiterspeicheranordnung nach Anspruch 1, die außerdem eine Steuersignal- Erzeugungsschaltung zum Erzeugen eines Steuersignals zum Ansteuern der redundanten Adressdatenzelle aufweist.

3. Halbleiterspeicheranordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Steuersignal-Erzeugungsschaltung eine Spannungsanlegungs-Erkennungsschaltung (20) zum Erkennen des Anlegens der Quellspannung und zum anschließenden Erzeugen eines Steuersignals aufweist.

4. Halbleiterspeicheranordnung nach Anspruch 1, die außerdem eine Spannungserkennungsschaltung (22) zum Erkennen eines Spannungsabfalls beim Abschalten einer Spannungsquelle aufweist und dadurch gekennzeichnet ist, dass der Flagdatenspeicher mehrere zweite Latch-Schaltungen (LATCH13) aufweist, die mit einem von der Spannungserkennungsschaltung kommenden Signal zurückgesetzt werden.

5. Halbleiterspeicheranordnung nach Anspruch 1, die außerdem eine Rücksetzsignal- Erzeugungsschaltung aufweist und dadurch gekennzeichnet ist, dass der Flagdatenspeicher mehrere zweite Latch-Schaltungen (LATCH13) aufweist, die mit einem von der Rücksetzsignal-Erzeugungsschaltung kommenden Signal zurückgesetzt werden.

6. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, dass zwei oder mehrere Zellen der Hauptspeicherzelle, der redundanten Speicherzelle und der redundanten Adressdatenzelle in einer gemeinsamen Speicherdomäne (23) enthalten sind und die von den Speicherzellen belegten Domänen variabel sind.

7. Halbleiterspeicheranordnung nach Anspruch 6, dadurch gekennzeichnet, dass die gemeinsame Speicherdomäne (23) eine Flagdatenspeicherdomäne (23c) zum Speichern von Flagdaten enthält, die angeben, welchen Zellen in der gemeinsamen Speicherdomäne zur Hauptspeicherzelle, redundanten Speicherzelle oder redundanten Adressdatenzelle gehören.

8. Verfahren zum Betreiben einer Halbleiterspeicheranordnung, die eine redundante Speicherzelle (12) zum Ersetzen eines ausgefallenen Teils einer Hauptspeicherzelle (11) enthält, mit den Schritten

Anlegen der Quellspannung an eine Auswahlschaltung für die redundante Speicherzelle (16),

Speichern mehrerer erster Adressdaten in einer redundanten Adressdatenzelle (17), wobei die ersten Adressdaten Adressdaten in der redundanten Speicherzelle (12) darstellen, die den ausgefallenen Teil der Hauptspeicherzelle (11) ersetzt,

Lesen der ersten Adressdaten in Gegenwart eines von einem Steuerkreis (15) zum Steuern der Halbleiterspeicheranordnung kommenden Steuersignals,

Speichern der ersten Adressdaten aus der redundanten Adressdatenzelle (17) in der Auswahlschaltung für die redundante Speicherzelle (16), die mehrere erste Latch- Schaltungen (LATCH) aufweist,

Vergleichen von über den Steuerkreis (15) eingegebenen zweiten Adressdaten einer Lese-/Schreib-Operation mit den ersten Adressdaten in der Auswahlschaltung für die redundante Speicherzelle (16),

Wählen oder Nichtwählen der redundanten Speicherzelle für die Lese-/Schreib- Operation aufgrund des Vergleichs der ersten und zweiten Adressdaten und

Speichern der Flagdaten, die angeben, dass die ersten Adressdaten aus der redundanten Adressdatenzelle (17) gelesen worden sind.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass alle Operationen nach Anlegen der Quellspannung während eines Blindzyklus ausgeführt werden.

10. Verfahren nach Anspruch 9, das außerdem die Schritte

Bestimmen, ob die Flagdaten gesetzt sind, und

für den Fall, dass die Flagdaten gesetzt sind, Entscheiden, dass Informationsdaten gültig sind, und

für den Fall, dass die Flagdaten nicht gesetzt sind, Entscheiden, dass die Informationsdaten ungültig sind, und Setzen der Flagdaten umfasst.

11. Verfahren nach Anspruch 8, das außerdem die Schritte

Bestimmen, ob die Flagdaten gesetzt sind, und

für den Fall, dass die Flagdaten nicht gesetzt sind, Lesen von ersten Adressdaten aus der redundanten Adressdatenzelle, und

nach dem Setzen der Flagdaten Lesen der Informationsdaten umfasst.