DE69514588T2 - Verfahren zum Testen und Reparieren eines integrierten Schaltkreises und zum Herstellen einer Passivierungsstruktur - Google Patents
Verfahren zum Testen und Reparieren eines integrierten Schaltkreises und zum Herstellen einer PassivierungsstrukturInfo
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- DE69514588T2 DE69514588T2 DE69514588T DE69514588T DE69514588T2 DE 69514588 T2 DE69514588 T2 DE 69514588T2 DE 69514588 T DE69514588 T DE 69514588T DE 69514588 T DE69514588 T DE 69514588T DE 69514588 T2 DE69514588 T2 DE 69514588T2
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- 238000002161 passivation Methods 0.000 title claims description 88
- 238000000034 method Methods 0.000 title claims description 36
- 238000012360 testing method Methods 0.000 title claims description 20
- 239000010410 layer Substances 0.000 claims description 109
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 239000011241 protective layer Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000004642 Polyimide Substances 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims description 2
- 238000001704 evaporation Methods 0.000 claims 2
- IXFOBQXJWRLXMD-ZIQFBCGOSA-N para-nitrophenyl 1-thio-β-d-glucopyranoside Chemical compound O[C@@H]1[C@@H](O)[C@H](O)[C@@H](CO)O[C@H]1SC1=CC=C([N+]([O-])=O)C=C1 IXFOBQXJWRLXMD-ZIQFBCGOSA-N 0.000 claims 2
- 239000005360 phosphosilicate glass Substances 0.000 claims 2
- 235000012239 silicon dioxide Nutrition 0.000 claims 2
- 239000000377 silicon dioxide Substances 0.000 claims 2
- 230000008020 evaporation Effects 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 claims 1
- 230000000873 masking effect Effects 0.000 description 17
- 230000015654 memory Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- -1 PSG Chemical compound 0.000 description 2
- 230000001010 compromised effect Effects 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/958—Passivation layer
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Description
- Diese Erfindung betrifft im allgemeinen Passivierungsstrukturen, und insbesondere hermetische Doppelmasken-Passivierungsstrukturen.
- Moderne integrierte Speicherschaltungen, insbesondere Schreib/Lese-Schaltungen, wie etwa statische Direktzugriffsspeicher bzw. Schreib/Lese-Speicher (SRAM) und dynamische Direktzugriffsspeicher bzw. Schreib/Lese- Speicher (DRAM), haben eine relativ große physikalische Größe und eine hohe Dichte an darin untergebrachten Speicherplätzen. Mit abnehmender Größe der Minimalstruktur in integrierten Schaltungschips schrumpft entsprechend auch die Defektgröße, die einen Ausfall verursachen kann. Im Ergebnis ist es insbesondere bei großen Chipabmessungen schwieriger, eine befriedigende Fertigungsausbeute zu erzielen, wenn die Größe von zu einem Ausfall führenden Fehler abnimmt. Um die Anfälligkeit von relativ großen integrierten Schaltungen auf einen einzelnen kleinen Defekt zu verringern, verwenden moderne integrierte Schaltungen manchmal Ersatzzeilen und Ersatzspalten, welche in dem Speicherabschnitt der Schaltung defekte Zeilen bzw. Spalten ersetzen können. Der Austausch von einer der Ersatzzeilen oder Ersatzspalten wird üblicherweise durch Öffnen von Verbindungsstrukturen, z. B. von Schmelzverbindungen, in Decoderschaltungen durchgeführt, so daß auf die Ersatzzeile oder Ersatzspalte nach Empfang der Adresse für die defekte Zeile oder Spalte in der Primärspeichermatrix zugegriffen wird. Konventionelle Schmelzverbindungen weisen Polysilizium-Schmelzverbindungen auf, welche durch einen Laserstrahl geöffnet bzw. getrennt werden können. Schmelzverbindungen und Anti- Schmelzverbindungen vom Avalanche-Typ können ebenfalls verwendet werden, um geeignete Verbindungen zur Verfügung zu stellen.
- Beispiele von Speicherbauelementen, welche konventionelle Redundanzkonfigurationen enthalten, sind beschrieben in Hardy, et al., "A Fault Tolerant 330NS/375 uM 16KX1 NMOS Static RAM", J. Solid State Circuits, Vol. SC-16, Nr. 5 (IEEE, 1981), S. 435-43, und Childs, et al., "An 1818NS 4KX4 SMOS SRAM", J. Solid State Circuits, Vol. SC-19, Nr. 5 (IEEE, 1984) S. 545-51. Ein Beispiel für einen konventionellen Redundanzdecoder ist im U.S. Patent Nr. 4,573,146, erteilt am 25. Februar 1986 im Namen von SGS- Thomson Microelectronics, Inc., beschrieben. Ferner ist in dem U.S. Patent 5,257,222, erteilt am 26. Oktober 1993 im Namen von SGS-Thomson Microelectronics, Inc., eine Spaltenredundanzarchitektur für einen Lese/Schreib- Speicher beschrieben.
- In der Vergangenheit wurden in erster Linie drei verschiedene Techniken verwendet, um Passivierungsstrukturen auszubilden, welche die integrierte Schaltung vor dem Verkappen für die Kapselung schützen. Die sicherste Struktur verwendet drei Schichten - eine Schicht zum Schützen der integrierten Schaltung während dem Testen und dem Reparieren, eine zweite Schicht zum Abdecken der Öffnungen, welche durch eine Laser-Trennverbindung gebildet werden, und eine dritte Schicht als eine Deckschutzschicht. Diese Struktur liefert eine vollständig hermetische Abdichtung des Bauelements, bildet aber die teuerste Alternative, weil sie drei Maskierungs- bzw. Maskenebenen benötigt, jeweils eine für jede der drei Passivierungsschichten.
- Um die Kosten der Passivierungsstruktur zu verringern, haben einige Hersteller die zweite Passivierungsschicht aus der oben beschriebenen Struktur weggelassen. Während dies den Prozeß auf zwei Maskierungsebenen reduziert, bilden die Öffnungen, welche durch die Laser- Trennverbindung ausgebildet werden, Stellen eines möglichen Feuchtigkeitseintritts (zusammen mit beweglichen Io nen), weil die Öffnungen nur durch die Deckschutzschicht, typischerweise aus Polyimid, abgedeckt sind. Da es keine hermetische Abdichtung gibt, kann Feuchtigkeit eindringen und die darunterliegende integrierte Schaltung verunreinigen.
- Eine dritte Alternative besteht darin, die Maskierung der integrierten Schaltung mit der ersten Passivierungsschicht wegzulassen, derart, daß die gesamte Oberfläche der integrierten Schaltung während des Testens zum Identifizieren fehlerhafter Zeilen und Spalten frei zugänglich ist. Verwendet man diese Methode, werden die Test- und Lasertrenn-Schritte ohne die Beihilfe einer Schutzschicht durchgeführt, welche den Großteil der integrierten Schaltung abdeckt, wodurch die integrierte Schaltung während dieser Phase einer Verunreinigung ausgesetzt ist.
- Die EP-A-0602271, auf welche der Oberbegriff des Anspruches 1 gestützt ist, beschreibt ein Verfahren zum Testen eines Halbleiterbauelements. Die Fig. 2 bis 5 dieses Dokuments offenbaren: die Bildung einer PSG Schicht auf einer integrierten Schaltung; das Entfernen von Abschnitten der PSG Schicht, welche über Kontaktstellen und Verbindungsstrukturen der integrierten Schaltung liegen; das Testen der integrierten Schaltung durch Prüfen der freigelegten Kontaktstellen; das Verändern des Zustandes der Verbindungsstrukturen; die Bildung einer Siliziumnitridschicht auf der Oberfläche der integrierten Schaltung; und das selektive Ätzen der Siliziumnitridschicht, um die Kontaktstellen freizulegen, unter Verwendung einer strukturierten Photoresistschicht, welche nach dem Ätzschritt entfernt wird.
- In der Industrie ist das Bedürfnis nach einem Prozeß zum Bereitstellen einer Passivierungsstruktur aufgekommen, welche die integrierte Schaltung zu allen Zeiten schützt, jedoch weniger Maskierungsschritte verwendet.
- Nach einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Testen und Reparieren einer integrierten Schaltung und zum Ausbilden einer Passivierungsstruktur auf der integrierten Schaltung geschaffen, mit folgenden Schritten:
- Ausbilden einer ersten Passivierungsschicht auf der integrierten Schaltung;
- Entfernen von Abschnitten der ersten Passivierungsschicht, die auf Kontaktstellen und Verbindungsstrukturen der integrierten Schaltung liegen;
- Testen der integrierten Schaltung durch Prüfen der freigelegten Kontaktstellen;
- Verändern des Zustandes von einer oder mehreren der Verbindungsstrukturen, derart, daß eine oder mehrere der Verbindungsstrukturen in einem Trennzustand sind;
- Ausbilden einer zweiten Passivierungsschicht auf der Oberfläche der integrierten Schaltung; und
- gekennzeichnet durch, Ausbilden einer Deckschutzschicht auf der zweiten Passivierungsschicht;
- Entfernen von Abschnitten der Deckschutzschicht auf den Kontaktstellen und den Umgebungsbereichen, während die Deckschutzschicht auf den Verbindungsstrukturen zurückbleibt, wodurch Abschnitte der zweiten Passivierungsschicht freigelegt werden;
- Entfernen der freigelegten Abschnitte der zweiten Passivierungsschicht; und
- Beibehalten bzw. Erhalten der verbleibenden Abschnitte der Deckschutzschicht nach dem Entfernen der freigelegten Abschnitte der zweiten Passivierungsschicht.
- Bei der vorliegenden Erfindung wird eine Passivierungsstruktur auf einer integrierten Schaltung geschaffen durch Ausbilden einer ersten Passivierungsschicht auf der integrierten Schaltung und Entfernen von Abschnitten der ersten Passivierungsschicht, um Kontaktstellen und Schmelzverbindungen auf der integrierten Schaltung freizulegen. Nach dem Testen der integrierten Schaltung und Trennen von einer oder mehreren der Schmelzverbindungen wird eine zweite Passivierungsstruktur auf der Oberfläche der integrierten Schaltung sowie eine Deckschutzschicht auf der zweiten Passivierungsschicht ausgebildet. Sodann werden Abschnitte der Deckschutzschicht rund um die Kontaktstellen herum entfernt, wodurch Abschnitte der zweiten Passivierungsschicht freigelegt werden. Die freigelegten Abschnitte der zweiten Passivierungsschicht werden unter Verwendung der Deckschutzschicht als Maske entfernt.
- Die vorliegende Erfindung liefert deutliche Vorteile gegenüber dem Stand der Technik. Von Bedeutung ist, daß die zu der Passivierungsstruktur gehörenden Maskierungsebenen gegenüber dem Stand der Technik reduziert sind, ohne die Zuverlässigkeit der Bauelemente zu beeinträchtigen.
- Für ein noch umfassenderes Verständnis der vorliegenden Erfindung und deren Vorteile wird nun Bezug genommen auf die nachfolgende Beschreibung in Verbindung mit der beigefügten Zeichnung. In der Zeichnung zeigen:
- Fig. 1a-e Querschnittsseitenansichten einer bekannten Passivierungsstruktur in einem ersten, zweiten, dritten, vierten und fünften Stadium, unter Verwendung von zwei Passivierungsschichten und einer Deckschutzschicht;
- Fig. 2 eine Querschnittsseitenansicht einer bekannten Passivierungsstruktur, welche eine einzige Passivie rungsschicht, die vor dem Testen ausgebildet wird, und eine Deckschutzschicht verwendet;
- Fig. 3 eine Querschnittsseitenansicht einer bekannten Passivierungsstruktur, welche eine einzige Passivierungsschicht, die nach dem Testen gebildet wird, und eine Deckschutzschicht verwendet; und
- Fig. 4a-e Querschnittsseitenansichten einer Passivierungsstruktur in einem ersten, zweiten, dritten, vierten und fünften Stadium, welche zwei Passivierungsschichten und eine Deckschutzschicht verwendet, wobei die Passivierung unter Verwendung von zwei Maskierungsebenen ausgebildet werden kann.
- Das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung und dessen Vorteile werden am besten verstanden unter Bezugnahme auf die Fig. 1 bis 4 der Zeichnung. Dieselben Bezugsnummern werden für die gleichen bzw. korrespondierenden Teile in den verschiedenen Figuren verwendet.
- Die Fig. 1a-e zeigen fünf Stadien der Ausbildung einer bekannten Passivierungsstruktur, welche zwei Passivierungsschichten verwendet, wobei eine vor dem Testen und eine nach der Laserreparatur ausgebildet wird, und eine Deckschutzschicht. Diese bekannte Struktur benötigt drei Maskierungsebenen, um die Passivierungsstruktur auszubilden.
- Bei der Darstellung der Ausbildung der Passivierungsstruktur sind die Schritte zum Ausbilden des Bauelements auf der integrierten Schaltung nicht dargestellt. Bauelemente (allgemein dargestellt im Block 11) werden auf der Oberfläche des Substrats 11 unter Verwendung von bekannten Techniken ausgebildet. Eine oder zwei Zwischenverbindungsschichten (allgemein dargestellt in bzw. als Schicht 13) werden ausgebildet, um die Bauelemente in ge wünschter Weise zu verbinden. In dem Anfangsstadium, wie es in Fig. 1a gezeigt ist, wird eine Metallkontaktstelle 10 (im allgemeinen ein Teil einer der Zwischenverbindungsschichten 13) als eine Verbindung zu der Schaltung bereitgestellt, welche auf der Oberfläche des Substrates 12 ausgebildet ist. Ein Polysilizium-Gate 14 ist auf dem Substrat 12 ausgebildet, um als eine aufschmelzbare Verbindung bzw. Schmelzverbindung zu dienen. Obwohl aus Darstellungszwecken nicht im Maßstab gezeigt, ist das Polysilizium-Gate 14 typischerweise auf einer Ebene unterhalb der Kontaktstelle 10 ausgebildet.
- In Fig. 1b wird eine erste Passivierungsschicht 16 auf der Oberfläche des Wafers ausgebildet. Die Passivierungsschicht 16 wird geätzt, um eine Öffnung 18 zu dem Polysilizium-Gate 14 und eine Öffnung 20 über der Kontaktstelle 10 bereitzustellen. Vorzugsweise wird eine dielektrische Schicht (nicht gezeigt) mit einer Dicke von 2000-8000 Angstrom (1 Angstrom = 0,1 nm) über dem Polysilizium-Gate 14 gelassen, um den Laserreparaturschritt zu unterstützen, der unten im Zusammenhang mit Fig. 1c beschrieben wird. Die erste Passivierungsschicht 16 kann beispielsweise durch Abscheidung eines dielektrischen Films, gefolgt durch eine Strukturierung und ein Ätzen zum Ausbilden der Öffnungen 18 und 20 ausgebildet werden. Das Strukturieren und Ätzen ist der erste Maskierungsschritt, der in diesem Prozeß verwendet wird, um die Passivierungsstruktur auszubilden. Während die Fig. 1a nur ein einziges Gate 14 und eine Kontaktstelle 10 zeigt, wird darauf hingewiesen, daß es eine Vielzahl von Gates 14 und Kontaktstellen 10 gibt, die auf der integrierten Schaltung ausgebildet sind.
- Nach dem Ätzen zum Ausbilden der Öffnungen 18 und 20 kann die integrierte Schaltung getestet werden, indem die Schaltung an den Kontaktstellen 10 geprüft wird. Dieser Test ermittelt, welche Zeilen und/oder Spalten abgetrennt werden sollen, um eine fehlerfreie Schaltung zu bilden. Wenn die richtigen Zeilen und/oder Spalten ermittelt wurden, werden die zugehörigen Polysilizium-Gates 14 unter Verwendung eines Lasers verdampft. Die Fig. 1c zeigt einen abgetrennten Abschnitt 22 in dem Polysilizium-Gate 14.
- Nach dem Laserreparaturschritt wird eine zweite Passivierungsschicht 24 auf der gesamten Oberfläche des Wafes ausgebildet, wodurch der abgetrennte Abschnitt 22 in dem Polysilizium-Gate 14 abgedichtet wird. Diese Schicht bildet eine hermetische Abdichtung auf allen derartigen abgetrennten Abschnitten 22. Die zweite Passivierungsschicht 24 wird geätzt, um ein Fenster 26 über der Kontaktstelle 10 auszubilden.
- Die zweite Passivierungsschicht 24 kann beispielsweise eine abgeschiedene Siliziumnitridschicht aufweisen. Die Siliziumnitridschicht kann mit Hilfe einer Plasmaätzung nach einem Maskierungsschritt geätzt werden, um die Kontaktstelle 10 freizulegen. Dies ist der zweite Maskierungsschritt, der bei der Realisierung der Passivierungsstruktur verwendet wird.
- Die Fig. 1e zeigt eine Querschnittsseitenansicht der Passivierungsstruktur nach einem fünften Stadium, wobei eine Deckschutzschicht (auch als "Chip-Schicht (die coat)" bezeichnet) 30 auf dem gesamten Wafer ausgebildet wird. Die Deckschutzschicht wird strukturiert und geätzt, um den Bereich um die Kontaktstellen 10 herum freizulegen. Dieser Schritt umfaßt den dritten Maskierungsschritt, der in diesem Prozeß verwendet wird.
- Der in den Fig. 1a-e gezeigte Prozeß ist ein Niedrigrisiko-Prozeß, da eine vollständig hermetische Abdichtung auf dem gesamten Bauelement ausgebildet wird. Jedoch ist dieses Verfahren wegen der drei oben beschriebenen Maskierungsebenen teuer. Um die Kosten zum Herstellen der Passivierungsstruktur zu verringern, verzichten einige Hersteller auf eine der zwei Passivierungsschichten, um einen Maskierungsschritt zu vermeiden. Diese Strukturen sind in den Fig. 2 und 3 dargestellt.
- Fig. 2 zeigt eine bekannte Struktur, welche in einem ähnlichen Prozeß wie derjenige nach den Fig. 1a-e hergestellt wurde, mit der Ausnahme, daß der in Fig. 1d gezeigte Schritt weggelassen wird. Folglich wird die zweite Passivierungsschicht, welche in der Struktur der Fig. 1a-1e die abgetrennten Abschnitte 22 des Polysilizium- Gates 14 nach dem Laserreparaturschritt abdeckt, aus der Struktur weggelassen, und die Deckschutzschicht 30 füllt die abgetrennten Abschnitte 22 auf. Während nur zwei Maskierungsebenen in diesem Prozeß verwendet werden, nämlich eine Maskierungsebene zum Ausbilden der Öffnungen 18 und 20 in der ersten Passivierungsschicht 16 und eine zum Strukturieren der Deckschutzschicht 30, sind die abgetrennten Abschnitte 22 nicht hermetisch abgedichtet. Folglich bilden die Öffnungen, welche durch eine Laserreparatur in dem Polysilizium-Gate 14 ausgebildet werden, Stellen eines möglichen Feuchtigkeitseintritts. Falls Polysiliziumglas (PSG) für die erste Passivierungsschicht 16 verwendet wird, muß die Konzentration von hydroskopischem Phosphor ebenfalls begrenzt sein, wodurch dessen Effektivität beschränkt wird. Kurz gesagt: während diese Struktur die Kosten für die Ausbildung der Passivierungsstruktur verringert, ist die Zuverlässigkeit der resultierenden integrierten Schaltung beeinträchtigt.
- Fig. 3 zeigt ein drittes bekanntes Ausführungsbeispiel für die Ausbildung einer Passivierungsstruktur, bei welcher die Anzahl der Maskierungsebenen verringert wird, indem die integrierte Schaltung ohne die Mithilfe einer Schutzschicht (d. h. einer Passivierungsschicht 16) gete stet wird, um die integrierte Schaltung während dem Testen zu schützen. Wenn der Test ohne die Mithilfe einer Schutzschicht durchgeführt wird, kann es zu einem Ausbeuteverlust kommen, der von einer Vielzahl von Quellen herrührt. Erstens, falls die Testsonden die Kontaktstellen 10 während dem Testen verfehlen, ist es möglich, daß die Metalleitungen, welche die Bauelemente auf der integrierten Schaltung verbinden, zerstört werden, wodurch die integrierte Schaltung zerstört wird. Zweitens, selbst wenn in einer Reinraumumgebung durchgeführt, kann die Bauelementoberfläche verunreinigt werden, was dazu führt, daß Ionenverunreinigungen in die Oberfläche eindringen. Diese Verunreinigungen verschlechtern die Zuverlässigkeit des Bauelements. Drittens, eine Verunreinigung in der Form von Teilchen kann Kurzschlüsse zwischen den Metalleitungen des Bauelements bilden. Viertens, wenn die Zeit, in welcher die Metalleitungen des Bauelements der Umgebungsfeuchtigkeit ausgesetzt werden, vergrößert wird, nimmt die Wahrscheinlichkeit für eine Aluminiumkorrosion zu.
- Aufgrund des vorstehend Beschriebenen ist es klar, daß mit dem Ziel, die Kosten der Passivierungsstruktur nach der Fig. 1e zu reduzieren, alternative Verfahren die Zuverlässigkeit der Bauelemente beeinträchtigt haben.
- Die Fig. 4a-e zeigen Querschnittsseitenansichten einer Passivierungsstruktur nach den jeweiligen Prozeßstufen.
- Die Fig. 4a zeigt ein Anfangsstadium, bei welchem die Polysilizium-Schmelzverbindung 14 und eine Kontaktstelle 10 auf einem Substrat 12 ausgebildet wurden. Wie es im Bezug auf Fig. 1a diskutiert wurde, würden in einer aktuellen integrierten Schaltung mehrfache Kontaktstellen und mehrfache Schmelzverbindungen auf der integrierten Schaltung ausgebildet werden. Die Kontaktstellen 10 sind mit den Bauelementen verbunden, welche vorher auf der Stirnseite des Substrates 12 ausgebildet wurden. Verschiedene Bauelemente sind über eine oder mehrere Zwischenverbindungsschichten gekoppelt, typischerweise unter Verwendung von Metallschichten, welche über den Bauelementen ausgebildet sind (und davon durch dielektrische Schichten getrennt sind), und unter Verwendung von gemeinsamen Bitleitungen und Wortleitungen, welche als Teil der Bauelemente ausgebildet sind.
- Gemäß Fig. 4b wird eine erste Passivierungsschicht 16 auf dem Wafer ausgebildet und geätzt, um die Öffnungen 18 und 20 auszubilden, wie es in Verbindung mit Fig. 1b gezeigt wurde. Die erste Passivierungsschicht 16 kann einen dielektrischen Film von ungefähr 2k Angstrom bis 15k Angstrom aufweisen. Das Material der Passivierungsschicht kann Siliziumoxid, PSG oder Siliziumoxynitrid (SixOyNz) sein.
- Nach Ausbildung der ersten Passivierungsschicht 16 werden die Bauelemente auf dem Wafer unter Verwendung bekannter Techniken getestet, um fehlerhafte Elemente zu identifizieren. Sodann wird eine Laserreparatur durch Ausbilden von abgetrennten Regionen 22 in dem Polysilizium-Gate 14 durchgeführt, wie es in Verbindung mit Fig. 1c gezeigt wurde.
- Nach dem Laserreparaturschritt wird ein zweiter dielektrischer Film 32 von ungefähr 200-5.000 Angstrom auf der Oberfläche des Wafers abgeschieden. Diese zweite Passivierungsschicht 32 kann beispielsweise Siliziumoxid, PSG, Siliziumoxynitrid oder Siliziumnitrid aufweisen. Typischerweise sollte die zweite Passivierungsschicht aus einem anderen Material wie die erste Passivierungsschicht 16 sein, weil in einem späteren Schritt ein selektiver Ätzvorgang verwendet wird. Alternativ kann dasselbe Material verwendet werden für beide Passivierungsschichten, und ein zeitlich begrenzter Ätzvorgang kann die zweite Passivierungsschicht 32 entfernen, während eine ausreichende Dicke der ersten Passivierungsschicht 16 zurückgelassen wird.
- Anders wie im Stand der Technik wird die zweite Passivierungsschicht 32 nicht strukturiert und maskiert. Statt dessen wird die Deckschutzschicht, beispielsweise ein Polymid, 34 auf dem gesamten Wafer ausgebildet. Eine Maske 36 wird auf der Deckschutzschicht 34 mit Hilfe von photolithographischen Techniken strukturiert.
- In Fig. 4d ist die Deckschutzschicht 34 mit Hilfe einer organischen oder anderen geeigneten Ätzung geätzt worden, welche selektiv gegenüber der zweiten Passivierungsschicht 32 ist. Die Ätzung entfernt Abschnitte der Deckschutzschicht, welche die Kontaktstellen 10 umgeben.
- In Fig. 4e werden die verbleibenden Abschnitte der Deckschutzschicht 34 als eine Maske für die zweite Passivierungsschicht 32 verwendet. Unter Verwendung einer Plasmaätzung, welche selektiv gegenüber der Deckschutzschicht 34 und der ersten Passivierungsschicht 16 ist, werden die Abschnitte der zweiten Passivierungsschicht 32 rund um die Kontaktstellen 10 entfernt, wodurch die Öffnung 20 zu den Kontaktstellen freigelegt wird. Sodann können die Kontaktstellen 10 mit den Zuleitungen kontaktiert werden und die integrierten Schaltungen können für die Kapselung verkappt werden.
- Wie es aus den oben dargestellten Prozeßschritten ersichtlich ist, wird eine Passivierungsstruktur mit einer vollständigen hermetischen Abdichtung unter Verwendung von zwei Passivierungsschichten und einer Deckschutzschicht gezeigt, die unter Anwendung von lediglich zwei Maskierungsschritten ausgeführt werden. Folglich sind die Kosten zum Herstellen der Passivierungsschicht ohne Auswirkung auf die Zuverlässigkeit der darunterliegenden Bauelemente reduziert.
- Obwohl die vorliegende Erfindung und deren Vorteile im Detail beschrieben wurden, sollte verstanden werden, daß verschiedene Abwandlungen, Ersetzungen und Änderungen gemacht werden können, ohne den Schutzbereich der Erfindung, wie er in den beigefügten Ansprüchen festgelegt ist, zu verlassen.
Claims (11)
1. Verfahren zum Testen und Reparieren einer
integrierten Schaltung und Ausbilden einer Passivierungsstruktur
auf der integrierten Schaltung, mit folgenden Schritten:
Ausbilden einer ersten Passivierungsschicht (16) auf
der integrierten Schaltung;
Entfernen von Abschnitten der ersten
Passivierungsschicht (16), die auf Kontaktstellen (10) und
Verbindungsstrukturen (14) der integrierten Schaltung liegen;
Testen der integrierten Schaltung durch Prüfen der
freigelegten Kontaktstellen (10);
Verändern des Zustandes von einer oder mehreren der
Verbindungsstrukturen (14), derart, daß eine oder mehrere
der Verbindungsstrukturen (14) in einem Trennzustand
sind;
Ausbilden einer zweiten Passivierungsschicht (32)
auf der Oberfläche der integrierten Schaltung; und
gekennzeichnet durch,
Ausbilden einer Deckschutzschicht (34) auf der
zweiten Passivierungsschicht (32);
Entfernen von Abschnitten der Deckschutzschicht (34)
auf den Kontaktstellen (10) und den Umgebungsbereichen,
während die Deckschutzschicht auf den
Verbindungsstrukturen (14) zurückbleibt, wodurch Abschnitte der zweiten
Passivierungsschicht (32) freigelegt werden;
Entfernen der freigelegten Abschnitte der zweiten
Passivierungsschicht (32); und
Beibehalten der verbleibenden Abschnitte der
Deckschutzschicht (34) nach dem Entfernen der freigelegten
Abschnitte der zweiten Passivierungsschicht (32).
2. Verfahren nach Anspruch 1, bei welchem der Schritt
des Entfernens von Abschnitten der Deckschutzschicht (34)
die Schritte aufweist:
Ausbilden einer Maske auf Abschnitten der
Deckschutzschicht (34); und
Ätzen von Abschnitten der Deckschutzschicht, die
nicht durch die Maske abgedeckt sind.
3. Verfahren nach Anspruch 2, bei welchem der Schritt
des Ausbildens einer Deckschutzschicht (34) den Schritt
des Ausbildens einer Polyimidschicht auf der zweiten
Passivierungsschicht (32) umfaßt.
4. Verfahren nach Anspruch 3, bei welchem die
Abschnitte der Deckschutzschicht (34) unter Verwendung eines
organischen Ätzprozesses geätzt werden.
5. Verfahren nach Anspruch 3, bei welchem die
freigelegten Abschnitte der zweiten Passivierungsschicht (32)
unter Verwendung eines Plasmaätzvorganges entfernt
werden.
6. Verfahren nach Anspruch 1, bei welchem beim
Verändern des Zustandes von einer oder mehreren der
Verbindungsstrukturen (14) eine oder mehrere
Schmelzverbindungen getrennt werden.
7. Verfahren nach Anspruch 6, bei welchem beim Trennen
von einer oder mehreren Schmelzverbindungen (14)
Abschnitte von einer oder mehreren
Schmelzverbindungsstrukturen verdampft werden.
8. Verfahren nach Anspruch 7, bei welchem beim
Verdampfen Abschnitte von einem oder mehreren Polysilizium-Gates
verdampft werden.
9. Verfahren nach Anspruch 1, bei welchem beim
Ausbilden der ersten Passivierungsschicht (16) eine aus der
Gruppe Siliziumdioxid, PSG oder Siliziumoxynitrid
ausgewählte Schicht auf der integrierten Schaltung ausgebildet
wird.
10. Verfahren nach Anspruch 1, bei welchem beim
Ausbilden der zweiten Passivierungsschicht (32) eine aus der
Gruppe Siliziumdioxid, PSG, Siliziumoxynitrid oder
Siliziumnitrid, ausgewählte Schicht auf der integrierten
Schaltung ausgebildet wird.
11. Verfahren zum Ausbilden einer integrierten
Schaltung, mit den Schritten:
Ausbilden von Bauelementen in einem Substrat;
Ausbilden von Kontaktstellen (10), welche auf dem
Substrat liegen;
Ausbilden von Verbindungsstrukturen (14) zum
selektiven Verbinden von Bauelementen;
Ausbilden von Zwischenverbindungen, welche eines der
Bauelemente und Kontaktstellen verbinden; und
Ausbilden einer Passivierungsstruktur nach dem
Verfahren nach einem der Ansprüche 1 bis 10.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US28282994A | 1994-07-29 | 1994-07-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69514588D1 DE69514588D1 (de) | 2000-02-24 |
DE69514588T2 true DE69514588T2 (de) | 2000-06-21 |
Family
ID=23083308
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69514588T Expired - Fee Related DE69514588T2 (de) | 1994-07-29 | 1995-07-10 | Verfahren zum Testen und Reparieren eines integrierten Schaltkreises und zum Herstellen einer Passivierungsstruktur |
Country Status (3)
Country | Link |
---|---|
US (2) | US5698456A (de) |
EP (1) | EP0696056B1 (de) |
DE (1) | DE69514588T2 (de) |
Families Citing this family (14)
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-
1995
- 1995-07-10 EP EP95304787A patent/EP0696056B1/de not_active Expired - Lifetime
- 1995-07-10 DE DE69514588T patent/DE69514588T2/de not_active Expired - Fee Related
-
1996
- 1996-05-22 US US08/651,618 patent/US5698456A/en not_active Expired - Lifetime
- 1996-10-28 US US08/738,738 patent/US5698894A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0696056B1 (de) | 2000-01-19 |
US5698894A (en) | 1997-12-16 |
EP0696056A2 (de) | 1996-02-07 |
DE69514588D1 (de) | 2000-02-24 |
EP0696056A3 (de) | 1996-09-11 |
US5698456A (en) | 1997-12-16 |
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Legal Events
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---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |