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Datenprozessor mit Operationseinheiten, die gemeinsam Gruppen von Registerspeichern
benutzen.
ANWENDUNGSBEREICH DER ERFINDUNG
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Die Erfindung bezieht sich auf einen Datenprozessor, der
Datenverarbeitungsmittel mit einer Vielzahl von Operationseinheiten umfaßt, die jeweils so ausgelegt
sind, daß sie entsprechende Daten empfangen und eine entsprechende
Datenverarbeitungsoperation an den entsprechenden Daten durchführen, wobei mindestens zwei der
Operationseinheiten unterschiedliche Funktionen haben, wobei Registerspeichermittel mit den
Eingängen der Datenverarbeitungsmittel verbunden sind und so funktionieren, daß sie
Daten speichern, bevor sie die Daten an die Datenverarbeitungsmittel weiterleiten, wobei die
Registerspeichermittel eine Vielzahl von physisch getrennten Registerspeichern enthalten
und wobei ein Eingang von mindestens einer der Operationseinheiten ausschließlich mit
einem ersten Registerspeicher verbunden ist.
HINTERGRUND DER ERFINDUNG
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Ein Datenprozessor ist eine wohlbekannte Vorrichtung, die das Kernstück
fast jedes Rechners bildet. Ein Datenprozessor bearbeitet Eingangsdaten zum Erzeugen von
Ausgangsdaten, indem er einen vorher spezifizierten Algorithmus ausführt. Typischerweise
enthält ein Prozessor funktionell eine oder mehrere der folgenden Operationseinheiten: ein
Rechenwerk (z. B. ein ALU) zur Durchführung von Additionen, Subtraktionen und
Verschiebungen, eine Multipliziereinheit (MUL) zum Multiplizieren von zwei Datenwörtern,
einen Direktzugriffsspeicher (RAM) zum Lesen und Schreiben von Daten, einen
Festwertspeicher (ROM) zum ausschließlichen Lesen von Daten, eine Adreßrecheneinheit zum
Liefern von Adressen für den Zugriff auf die Speicher und eine anwendungsspezifische Einheit
(ASU). Eine ASU ist eine spezielle Einheit, die typischerweise dazu genutzt wird,
Operationen auszuführen, die nicht in die Befehlsfolge einer anderen Operationseinheit innerhalb
der begrenzten Anzahl von für diese andere Operationseinheit festgelegten Befehlszyklen
passen. Es kann effizienter sein, die zusätzlichen Operationen auf eine ASU abzubilden,
anstatt die Anzahl der Befehlszyklen für die andere Operationseinheit zu erhöhen oder eine
zusätzliche Operationseinheit des gleichen Typs wie die andere Operationseinheit zu
schaffen.
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Ein Prozessor wie eingangs erwähnt ist in "PIRAMID: An Architecture-
Driven Silicon Compiler for Complex DSP Applications" von R. Woudsma, F. P. M.
Beenker, J. L. Van Meerbergen und C. Niessen, erschienen im 1990 IEEE International
Symposium on Circuits and Systems, New Orleans, Louisiana, USA, 1.-3. Mai 1990, auf den
Seiten 2596-2600, beschrieben. Die Fig. 2 und 3 dieses Dokuments nach dem Stand der
Technik zeigen einen modularen Schaltungsaufbau eines Prozessors. Der Schaltungsaufbau
wird automatisch durch einen Silizium-Compiler (PIRAMID) auf der Grundlage einer
Funktionsspezifikation für den Prozessor erzeugt. Im Gegensatz zu einem herkömmlichen
Datenprozessor, der in Silizium "eingefroren" ist und daher so konfiguriert werden muß,
daß er universell einsetzbar ist, wird der durch PIRAMID geschaffene Prozessor speziell
für die geplante Anwendung optimiert.
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In Fig. 2 des Dokuments nach dem Stand der Technik ist der modulare
Schaltungsaufbau des Prozessors mit einer Vielzahl von Ausführungseinheiten dargestellt,
die durch Datenbusse miteinander verbunden und über ein in einem Controller
gespeichertes Mikrocode-Programm gesteuert werden. Der allgemeine Aufbau einer
Ausführungseinheit ist in Fig. 3 des Dokuments dargestellt. Eine Ausführungseinheit ist eine physische
Funktionseinheit, die eine oder mehrere zur Ausführung eines Algorithmus erforderliche
Operationen durchführt. Jede Ausführungseinheit beinhaltet daher eine Operationseinheit
des oben beschriebenen Typ zur tatsächlichen Durchführung der Operation und einen
Registerspeicher zum Speichern der als Operanden von der Operationseinheit verwendeten
Eingangsdaten und bei Bedarf zum Zuführen der Eingangsdaten zur Operationseinheit.
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Im allgemeinen umfaßt der Registerspeicher einen Registerspeicherbereich
"A" und einen Registerspeicherbereich "B". Der Registerspeicherbereich "A" führt der
Operationseinheit den Operanden "A" zu und der Registerspeicherbereich "B" führt den
Operanden "B" zu. Die Operationseinheit arbeitet dann mit beiden Operanden. So kann die
Operationseinheit beispielsweise die beiden Operanden "A" und "B" als Daten
interpretieren, die einer logischen oder mathematischen Operation unterzogen werden sollen. Falls die
Operationseinheit einen RAM enthält, empfängt sie den Operanden "A" als Daten, die
unter einer durch den Operanden "B" angegebenen Adresse gespeichert werden sollen.
Operationen, die beide Operanden "A" und "B" betreffen, werden als "dyadische" Operationen
bezeichnet, während Operationen, die nur einen einzigen Operanden betreffen, als
"mona
dische" Operationen bezeichnet werden. Ein Beispiel für letzteres ist eine
Operationseinheit, die einen ROM enthält und nur einen einzigen Operanden benötigt, nämlich eine
Adresse im ROM. Der ROM-Registerspeicher enthält daher nur einen
Registerspeicherbereich "A".
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Ein Registerspeicher ist eine Vorrichtung mit zwei Ports, die dazu dient,
einen Lesevorgang und einen Schreibvorgang in einem einzigen Befehlszyklus
durchzuführen. Der Registerspeicher dient als schneller Vordergrundspeicher, der mit der
Operationseinheit verbunden ist. Ein Hintergrundspeicher besitzt nur einen Port und kann nur einen
Lesevorgang oder einen Schreibvorgang in einem einzigen Befehlszyklus durchführen.
Daher ist der Hintergrundspeicher im Vergleich zu dem Vordergrundspeicher langsam und
wird als Operationseinheit einer separaten Ausführungseinheit (z. B. RAM, ROM)
behandelt. Registerspeicher werden durch den Controller über ein Befehlsregister adressiert,
während der Hintergrundspeicher über Adreßrecheneinheiten adressiert wird, die in einer
anderen Ausführungseinheit implementiert sind. Es ist anzumerken, daß jede einzelne
Ausführungseinheit ihren eigenen Registerspeicher besitzt.
AUFGABE DER ERFINDUNG
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Durch die PIRAMID-Methode wird der Schaltungsaufbau eines Prozessors
zwar in großem Maße verbessert, jedoch kann die modulare Bauweise immer noch zu
relativ großen Prozessorsystemen und einer relativ ineffizienten Nutzung der Fähigkeiten des
Prozessors führen. Dies kann unter anderem darauf zurückzuführen sein, daß die
Ausführungseinheiten einzeln optimiert wurden, ohne funktionelle Abhängigkeiten zwischen den
Ausführungseinheiten für die spezielle geplante Anwendung zu berücksichtigen.
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Der Erfindung liegt daher die Aufgabe zugrunde, einen Datenprozessor der
eingangs erwähnten Art zu schaffen, der kleiner und effizienter als Datenprozessoren nach
dem Stand der Technik ist und mindestens die gleichen Fähigkeiten wie ein Prozessor nach
dem Stand der Technik aufweist.
ZUSAMMENFASSUNG DER ERFINDUNG
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Zur Erreichung dieser Ziele ist der Datenprozessor dadurch gekennzeichnet,
daß ein zweiter Registerspeicher mit den entsprechenden Eingängen einer zweiten und
einer dritten Operationseinheit verbunden ist.
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Bei der Erfindung benutzen einige der Operationseinheiten gemeinsam
denselben Registerspeicher, während andere Operationseinheiten gemeinsam einen anderen
Registerspeicher benutzen oder getrennte Registerspeicher haben, die nicht von anderen
Operationseinheiten benutzt werden. Die Erfindung basiert auf der Erkenntnis, daß die
Registerspeicher von Operationseinheiten einige Zeit nach der Zuführung des Inhalts der
Speicherplätze (d. h. der Operanden) zu der zugehörigen Operationseinheit freie
Speicherplätze enthalten, und auf der Erkenntnis, daß ein und derselbe Operand in mehreren
Operationseinheiten gleichzeitig oder über die Zeit verteilt verwendet werden kann.
Dementsprechend können die Registerspeicher für zwei oder mehr Operationseinheiten je nach dem
Anwendungsbereich des Prozessors physisch und funktionell zusammengefügt werden.
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So empfangen beispielsweise bei sich wiederholenden Operationen eine
erste und eine zweite Operationseinheit den/die gleichen Operanden von einem gemeinsam
benutzten Registerspeicher. Die erste Einheit verarbeitet den/die Operanden auf eine vorher
festgelegte Weise und führt das Verarbeitungsergebnis einer dritten Operationseinheit zu,
während die zweite Operationseinheit auf der Grundlage des/der empfangenen Operanden
den/die nachfolgenden Operanden berechnet, der/die der ersten Einheit bei der nächsten
Wiederholung zuzuführen ist/sind.
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Die Vorteile sind vielfältig. Der gemeinsam benutzte Registerspeicher ist
kleiner als eine Gruppe von getrennt benutzten Registerspeichern. Die gemeinsame
Nutzung von Registerspeicherplätzen reduziert die tatsächlich erforderliche
Registerspeicherkapazität. Die periphere Schaltungsanordnung zur Realisierung der Eingabe- und
Ausgabefunktionen des Registers, wie beispielsweise der Befehlsregister, wird ebenfalls gemeinsam
genutzt, wodurch eine weitere Reduzierung der Größe ermöglicht wird.
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Die sich auf die Speicherplatzadressen zusammengefügter Register
beziehenden Datenfelder des Mikrocodes können inhärent länger sein, da der Platz für Adressen
für zusammengefügte Register vergrößert wird, jedoch ersetzt ein einzelnes
Adressendatenfeld jetzt zwei oder mehr Adressendatenfelder nach dem Stand der Technik. Infolgedessen
wird die Länge eines Mikrocodewortes reduziert, und es kann ein kleinerer Controller
eingesetzt werden. Es kann erforderlich sein, den Ablauf der Mikrocodebefehle neu zu steuern
und den Befehlssatz geringfügig zu erweitern. Dies kann jedoch angesichts der
gewonnenen Vorteile lohnend sein.
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Außerdem erfordert eine Vielzahl kleiner Schaltungsblöcke im allgemeinen
eine größere Substratfläche in einer integrierten Schaltung als ein einzelner größerer
Schaltungsblock mit der gleichen Funktionalität. Dies ist darauf zurückzuführen, daß die
Elemente des Schaltungsblocks typischerweise die für den Schaltungsblock vorgesehene
Substratfläche aufgrund der in der Technik der integrierten Schaltungen verwendeten
Sicherheitsabstände und Auflösung nicht vollständig ausfüllen. Außerdem wird das Layout
einer Schaltungsbausteins zur Verwendung auf einem Chip bei rechnergestütztem Entwurf
automatisch auf der Grundlage der Spezifikationen eines Parameterformats generiert.
Typischerweise ist das erzeugte Layout für einen Baustein in einem Rechteck enthalten, das auf
der Chipfläche zu reservieren, um zu einem späteren Zeitpunkt einfache
Verbindungsleitungen hinzufügen zu können. Der Anteil an freibleibender Fläche auf dem Chip nimmt bei
zunehmender Anzahl von Rechtecken zu. Außerdem kann die automatische Generierung
eines Layouts für einen bestimmten Parameterwert oder einen Bereich von
Parameterwerten optimiert werden, z. B. für die Speichergröße oder die Speicherkapazität. Außerhalb des
optimierten Bereichs kann das zugehörige Layout die Chipfläche eventuell weniger
effizient nutzen. Durch das Zusammenfügen der gleichen Funktionen von einer Vielzahl von
Blöcken innerhalb eines einzelnen Blocks oder innerhalb von einigen wenigen Blöcken
reduziert sich im Verhältnis dazu die Größe der freibleibenden Flächen.
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Bei dem erfindungsgemäßen Prozessor sind die Operationseinheiten nicht
gleich. Das bedeutet, daß die Operationseinheiten unterschiedliche Funktionen haben
können und daher einen unterschiedlichen Schaltungsaufbau aufweisen können. Die
gruppenweise gemeinsame Nutzung von Registerspeichern durch die verschiedenen
Operationseinheiten ist für den Prozessor als Ganzes vorteilhaft.
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Es ist anzumerken, daß aus der Patentanmeldung EP-A 0 588 341, die nach
Artikel 54(3) und (4) EPÜ ein älteres Recht darstellt, ein Prozessor bekannt ist, der in der
Lage ist, zwischen parallelen und seriellen Operationen umzuschalten. Der Prozessor
enthält zwei ALUs (ALU1 und ALU2) und drei Registerspeicher. Bei einem seriellen
Operationsbefehl wird nur ALU1 genutzt und ALU2 gestoppt. In diesem Modus hat das ALU1
Zugriff auf alle drei Registerspeicher. Bei einem parallelen Operationsbefehl werden beide
ALUs genutzt. In diesem Modus hat jedes ALU Zugriff auf einen speziellen
Registerspeicher und auf einen gemeinsamen Registerspeicher. Im parallelen Modus sind ALUs des
gleichen Typs aktiv und führen denselben Befehl aus. In dem Dokument wird nicht die
Verwendung von Operationseinheiten unterschiedlichen Typs beschrieben.
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Bei einer weiteren Ausführungsform der Erfindung funktioniert die zweite
Operationseinheit (180) so, daß sie eine dyadische Operation durchführt, und die dritte
Operationseinheit (194) funktioniert so, daß sie eine monadische Operation durchführt. Die
zweite Operationseinheit enthält typischerweise einen Speicher (z. B. einen RAM) und die
dritte Operationseinheit eine Adreßrecheneinheit (ACU), die beispielsweise von Vorteil ist,
wenn die Adressen iterativ zu berechnen sind.
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Es ist beachten, daß herkömmliche Datenprozessoren, die keinen modularen
Aufbau wie der obengenannte PIRAMID-Prozessor besitzen, einen einzigen
überdimensionierten Registerspeicher für alle geplanten kombinierten Funktionen aufweisen können. Die
Erfindung betrifft jedoch einen speziellen Datenprozessor, wobei der modulare Aufbau
stellenweise leicht verändert ist, um Größe, Geschwindigkeit und Kosten zu optimieren.
Insbesondere bei einer Ausführungsform als integrierte Schaltung bietet die Erfindung viele
interessante Merkmale.
KURZE BESCHREIBUNG DER ZEICHNUNG
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Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und
werden im folgenden näher beschrieben. Es zeigen:
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Fig. 1 ein Beispiel für die modulare Architektur eines Datenprozessors;
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Fig. 2 den Schaltungsblock nach dem Stand der Technik zur Realisierung
des Aufbaus aus Fig. 1;
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Fig. 3 ein Beispiel für einen erfindungsgemäßen Schaltungsblock zur
Realisierung des Datenprozessors aus Fig. 1 und
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Fig. 4 eine typische Kombination von Operationseinheiten, die gemeinsam
denselben Registerspeicher benutzen.
AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
Prozessor-Architektur
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Fig. 1 zeigt ein schematisches Beispiel für die Architektur eines Prozessors
10. Der Prozessor 10 enthält unter anderem die Ausführungseinheiten 12, 14, 16 und 18,
die über einen oder mehrere Datenbusse 20 zur Datenübertragung zwischen den
Ausführungseinheiten verbunden sind und deren Betrieb von einem Controller 22 gesteuert wird.
Der Controller 22 führt den Ausführungseinheiten 12-18 über einen Befehlsbus 24
Befehle zu, die möglicherweise von Statusinformationen, z. B. Marken, abhängen, die von den
Ausführungseinheiten 12 und 14 über einen Statusbus 26 empfangen wurden, um eine
datenabhängige Verarbeitung, z. B. eine Verzweigung, zu ermöglichen. Die
Ausführungsein
heit 12 enthält ein Rechenwerk (ALU). Die Ausführungseinheit 14 beinhaltet eine
Adreßrecheneinheit (ACU) zum Erzeugen optimierter Adressenfolgen für die Speicher, z. B. für die
Ausführungseinheit 16, die einen RAM enthält, und die Ausführungseinheit 18, die einen
ROM enthält.
Ausführungseinheit nach dem Stand der Technik
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In Fig. 2 ist ein Blockschaltbild einer typischen Ausführungseinheit 40
nach dem Stand der Technik dargestellt. Die Ausführungseinheit 40 ist an ihrem Eingang
mit den Multiplexem 42 und 44 für den Zeit-Multiplexbetrieb innerhalb einer Anwendung
versehen. Die Multiplexer 42 und 44 koppeln die (nicht dargestellten) Datenleitungen des
Busses 20 selektiv mit einem Registerspeicher 46, der einen Bereich für "A"-Operanden 48
und einen Bereich für "B"-Operanden 50 umfaßt. Die Multiplexer 42 und 44 funktionieren
gesteuert von dem Controller 22, der die geeigneten Auswahlsignale SEL über die
Befehlsregister 52 und 54 zuführt. Der Registerspeicher 46 speichert die von den Multiplexem 42
und 44 empfangenen Daten und überträgt sie an eine Operationseinheit 56, die die Daten
als Operanden empfängt. Die Bereiche 48 und 50 empfangen über die Befehlsregister 58
und 60 Lese- und Schreibadressen (ADDR) vom Controller 22. Die Operationseinheit 56
führt eine Operation an den Daten durch, die vom Registerspeicher 46 unter der Steuerung
eines Befehls empfangen wurden, welcher vom Controller 22 über das Befehlsregister 62
empfangen wurde. Das Ergebnis dieser Operation wird dem Datenbus 20 über einen
Pufferspeicher 64 zugeführt, der von dem Controller 22 über ein Befehlsregister 66 selektiv
aktiviert oder deaktiviert (Enabled/Disabled) wird.
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Wenn die ROM-Funktion in der Ausführungseinheit 40 implementiert ist,
entfallen der Multiplexer 44, der Bereich 50 und die Befehlsregister 54 und 60.
Erfindungsgemäßer Schaltungsblock
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In Fig. 3 ist ein erfindungsgemäßer Schaltungsblock zur Realisierung der
Architektur des Prozessors 10 aus Fig. 1 dargestellt. Der Block 100 umfaßt die
Operationseinheiten 102, 104 und 106, die ihre Eingangsdaten von den Registerspeichern 108 und
110 empfangen. Der Registerspeicher 108 empfängt die Eingangsdaten über die
Multiplexer 112 und 113, und der Registerspeicher 110 empfängt die Eingangsdaten über die
Multiplexer 114 und 115. Die Multiplexer 112-115 sind mit einem Bus 116 verbunden. Die von
den Operationseinheiten 102, 104 und 106 gelieferten Ergebnisse werden dem Bus 116
über die Pufferspeicher 118, 120 bzw. 122 zugeführt. Die Multiplexer 112-115 werden
von einem Controller 124 über die Befehlsregister 126, 127, 128 und 129 durch die
Auswahlsignale SEL gesteuert. Die Adressen (ADDR) werden den Registerspeichern 108 und
110 durch den Controller 124 über die Befehlsregister 130 und 132 zugeführt. Die
Betriebsarten der Operationseinheiten 102, 104 und 106 werden von dem Controller 124
bestimmt, der die Befehle (INST) über die Befehlsregister 134, 136 und 138 zuführt. Die
Pufferspeicher 118, 120 und 122 werden über den Controller 124 selektiv aktiviert und
deaktiviert (Enabled/Disabled).
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Es ist zu beachten, daß der in Fig. 3 dargestellte Block so angepaßt wurde,
daß er als Ausführungseinheit höherer Ebene eingesetzt wird, damit er mit anderen
Ausführungseinheiten der gleichen Art oder der in Fig. 2 dargestellten Art zusammenarbeiten
kann. Es ist außerdem zu beachten, daß die innerhalb der Zeichnungen gezeigten einzelnen
Linien, die Eingänge zum Empfangen von Daten oder anderen Signalen oder Verbindungen
darstellen, für Busse mit mehreren Signalleitungen stehen können.
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Bei dem dargestellten Beispiel wird der Registerspeicher 108 dazu
verwendet, den Operationseinheiten 102 und 104 unter der Steuerung des Controllers 124 selektiv
Operanden zu liefern, während der Registerspeicher 110 die Operationseinheit 106 mit
Operanden versorgt. Dem Fachkundigen wird ersichtlich sein, daß der Registerspeicher 108
aus beispielsweise zwei oder mehr parallel angeordneten Registerspeichern (nicht
dargestellt) mit jeweils einem Eingang bestehen kann, um die entsprechenden Operanden zwei
oder mehr entsprechenden Operationseinheiten zuzuführen, von denen nur 102, 104 und
106 dargestellt sind. Es ist außerdem offensichtlich, daß im allgemeinen weitere
Multiplexer (nicht dargestellt) zwischen die Ausgänge von zumindest einigen Registerspeichern
einerseits und die Eingänge von einigen Operationseinheiten andererseits geschaltet werden
können, um eine geeignete Verteilung der Operanden ablaufmäßig zu steuern.
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Es sei angenommen, daß die Operationseinheiten 102-106 in diesem
Beispiel dyadische Befehle ausführen. Verglichen mit dem Stand der Technik sind die
Registerspeicher für die Operationseinheiten 102 und 104 nun zusammengefügt, um einen
einzigen Registerspeicher zu schaffen.
Typisches Beispiel
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In Fig. 4 ist lediglich das Wesentliche eines typischen Beispiels für einen
gemeinsam benutzten Registerspeicher dargestellt. Es sei angenommen, daß die Steuer- und
Ein-/Ausgabefunktionen denjenigen in Fig. 3 entsprechen. Ein RAM 180 speichert die
über den Registerspeicher 182 empfangenen Daten bei über den Registerspeicher 182
empfangenen Adressen und führt die Daten dem Bus 116 zu. Eine Adreßrecheneinheit (ACU)
184 empfängt dieselbe Adresse wie der RAM 180 zur iterativen Berechnung der nächsten
Adresse. Die nächste Adresse wird dann dem Bus 116 zugeführt und wieder zum
Registerspeicher 182 geleitet. Die unterbrochenen Verbindungen in Fig. 4 sollen an die Steuer-
und Ein-/Ausgabefunktionen erinnern, die hier der Kürze halber weggelassen wurden.
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Ob die Registerspeicher für mehrere Operationseinheiten zusammengefügt
werden können, hängt von den tatsächlich durchzuführenden Operationen ab. Im folgenden
wird erläutert, auf welche Weise der Befehlssatz das Zusammenfügen von
Registerspeichern beeinflußt. Zum Erarbeiten einer Zusammenfügungsmethode kann der Entwerfer
einen anfänglichen Ablaufplan für die Operationseinheiten als Grundlage verwenden, um
zu ermitteln, welche der Operationseinheiten in welchen Befehlszyklen aktiv sind. Die
Registerspeicher der Operationseinheiten, die nicht gleichzeitig, d. h. während derselben
Befehlszyklen, aktiv sind, können zusammengefügt werden. Derartige Situationen sind
jedoch selten. Es ist eher wahrscheinlich, daß Operationseinheiten lediglich für einige wenige
Befehlszyklen gleichzeitig aktiv sind. Das Zusammenfügen der Registerspeicher kann zwar
immer noch erfolgen, jedoch nur durch die Einführung zusätzlicher Befehlszyklen, um
Konflikte zu vermeiden. Eine etwas größere Anzahl von Befehlszyklen kann sich lohnen,
wenn man sich den Vorteil zusammengefügter Registerspeicher vor Augen hält. Der
Entwerfer könnte ebenfalls Operanden berücksichtigen, die in mehr als einer Operationseinheit
gleichzeitig oder in verschiedenen Befehlszyklen verwendet werden. Ein derartiger
Operand benötigt dann nur einen einzigen Registerspeicherplatz, der möglicherweise für
mehrere Befehlszyklen in Folge besetzt wird. Dem Fachkundigen wird klar sein, daß die
Einsparung von Hardware hauptsächlich von dem Programm abhängt, für dessen Ausführung der
erfindungsgemäße Prozessor geschaffen werden soll. Es hat sich herausgestellt, daß die
Einsparung an Substratfläche für eine integrierte Schaltung eines erfindungsgemäßen
Prozessors typischerweise in der Größenordnung von 15%-20% liegt.