DE69230057T2

DE69230057T2 - Risc mikroprozessorarchitektur mit mehrere registersätze von unterschiedlichen typen

Info

Publication number: DE69230057T2
Application number: DE69230057T
Authority: DE
Inventors: Sho Chen; Sanjiv Garg; Derek Lentz; Le Trong Nguyen
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1991-07-08
Filing date: 1992-07-08
Publication date: 2000-03-09
Anticipated expiration: 2012-07-09
Also published as: US20070113047A1; JP3880056B2; ATE185205T1; KR100294964B1; US5838986A; US5493687A; JP3864160B2; US6044449A; US20100106942A1; KR930702717A; JP2004185638A; WO1993001543A1; US5560035A; US7941636B2; US6249856B1; EP0911724A2; EP0547216B1; JP2004185637A; US7555631B2; DE69230057D1

Description

RISC-Mikroprozessor-Architektur mit mehreren Registersätzen von unterschiedlichen Typen

Querverweis auf verwandte Anmeldungen

Für die vorliegende Anmeldung von besonderem Interesse sind folgende Anmeldungen:
1. High-Performance RISC Microprocessor Architecture, Anmeldenummer 07/727,006, eingereicht am 08. Juli 1991 von Le T. Nguyen et al.; zugehörige Veröffentlichung: WO-A-93/01 545.
2. Extensible RISC Microprocessor Architecture, Anmeldenummer 07/727,058, eingereicht am 08. Juli 1991 von Le T. Nguyen et al.; zugehörige Veröffentlichung: WO-A-93/01 546.
3. RISC Microprocessor Architecture with Isolated Architectural Dependencies, Anmeldenummer 07/726,744, eingereicht am 08. Juli 1991 von Le T. Nguyen et al.; zugehörige Veröffentlichung: WO-A-93/01 563.
4. RISC Microprocessor Architecture Implementing Fast Trap and Exception State, Anmeldenummer 07/726,942, eingereicht am 08. Juli 1991 von Le T. Nguyen et al.; zugehörige Veröffentlichung WO-A-93/01 547.
5. Single Chip Page Printer Controller, Anmeldenummer 07/726, 929, eingereicht am 08. Juli 1991 von Derek J. Lentz et al.; zugehörige Veröffentlichung WO-A-93/01 565.
6. Microprocessor Architecture Capable of Supporting Multiple Heterogeneous Processors, Anmeldenummer 07/726,893, eingereicht am 08. Juli 1991 von Derek J. Lentz et al.; zugehörige Veröffentlichung: WO-A-93/01 553.
Die oben aufgeführten Anmeldungen werden hierbei durch Bezugnahme eingeschlossen, und ihre gesamten Lehren sind Teil der vorliegenden Offenbarung.

Hintergrund der Erfindung

Gebiet der Erfindung

Die vorliegende Erfindung betrifft allgemein Mikroprozessoren und bezieht sich genauer auf einen RISC-Mikroprozessor mit mehreren symmetrischen Sätzen von Registern.

Beschreibung des Hintergrundes der Erfindung

Zusätzlich zu der gewöhnlichen gegenseitigen Ergänzung von Hauptspeicher-Speicherung und sekundärer Festwertspeicherung enthält ein mikroprozessor-basiertes Computersystem typischerweise auch ein oder mehrere universale Datenregister, ein oder mehrere Adreßregister und ein oder mehrere Status-Flags. Frühere Systeme haben Ganzzahl-Register zum Halten von Ganzzahl-Daten (Integer- Daten) und Gleitkomma-Register zum Halten von Gleitkomma-Daten (Floating-Point-Daten) enthalten. Typischerweise werden Status-Flags verwendet, um bestimmte Bedingungen anzuzeigen, die sich aus dem zuletzt ausgeführten Vorgang (Operation) ergeben. Es gibt gewöhnlicherweise Status-Flags, um anzuzeigen, ob in der vorherigen Operation ein Übertrag ("Carry") auftrat, sich eine negative Zahl ergab und/oder eine Null resultierte.
Diese Flags erweisen sich als nützlich bei der Bestimmung des Ergebnisses von bedingten Verzweigungen innerhalb des Programm- Steuerflusses. Wenn es beispielsweise gewünscht ist, eine erste Zahl mit einer zweiten Zahl zu vergleichen und unter der Bedingung, daß beide gleich sind, zu einer gegebenen Unterroutine zu verzweigen, kann der Mikroprozessor die zwei Zahlen durch Subtraktion der einen von der anderen vergleichen, wobei er die geeigneten Bedingungs- Flags setzt oder löscht. Der numerische Ergebniswert der Subtraktion braucht nicht gespeichert zu werden. Ein Bedingungsverzweigungsbefehl (eine Bedingungsverzweigungsinstruktion) kann dann abhängig von dem Status des Zero-Flags ausgeführt werden. Obgleich diese Vorgehensweise einfach zu implementieren ist, mangelt es ihr doch an Flexibilität und Leistungsfähigkeit. Wenn der Vergleich erst einmal ausgeführt worden ist, können vor der Bedingungsverzweigung bei einem geeigneten Flag keine weiteren numerischen oder anderen Operationen ausgeführt werden; andernfalls werden die dazwischenkommenden Befehle die sich aus dem Vergleich ergebenden Bedingungsflagwerte überschreiben und wahrscheinlich eine fehlerhafte Verzweigung verursachen. Die Vorgehensweise wird weiterhin durch den Umstand kompliziert, daß es wünschenswert sein kann, außerordentlich komplexe Verzweigungstests anstelle des oben angegebenen einfachen Gleichheitsbeispiels zu bilden.
Man nehme beispielsweise an, daß das Programm zu einer Unterroutine nur unter der Bedingung verzweigen soll, daß eine erste Zahl größer als eine zweite Zahl und eine dritte Zahl kleiner als eine vierte Zahl und eine fünfte Zahl gleich einer sechsten Zahl ist. Für frühere Mikroprozessoren würde es notwendig sein, eine längliche Abfolge von Vergleichen durchzuführen, die in beträchtlichem Ausmaß mit Bedingungsverzweigungen durchsetzt ist. Ein besonders unerwünschtes Merkmal dieses seriellen Schemas von Vergleichen und Verzweigungen wird in jedem Mikroprozessor mit einer Befehls- Pipeline beobachtet.
In einem Pipeline-Mikroprozessor wird zu jeder gegebenen Zeit mehr als ein Befehl ausgeführt, wobei sich die mehreren Befehle zu irgendeinem gegebenen Moment in verschiedenen Stufen der Ausführung befinden. Dies führt zu einem ungemein verbesserten Durchsatz. Ein typischer Pipeline-Mikroprozessor kann Pipeline-Stufen enthalten zum (a) Holen eines Befehles, (b) Dekodieren des Befehles, (c) Beschaffen von Operanden des Befehles, (d) Ausführen des Befehles und (e) Speichern der Ergebnisse. Das Problem entsteht, wenn ein Bedingungsverzweigungsbefehl geholt wird. Es kann der Fall auftreten, daß die Bedingung der Bedingungsverzweigung noch nicht getestet werden kann, weil der Operanden möglicherweise noch nicht berechnet worden sind, wenn es solche Operanden sind, die sich aus Operationen ergeben, die noch in der Pipeline sind. Dies führt zu einem "Pipeline-Stillstand" ("stall"), der den Prozessor drastisch verlangsamt.
Eine andere Unzulänglichkeit bisheriger mikroprozessor-basierter Systeme ist der Umstand, daß sie lediglich einen einzigen Satz von Registern für jeden gegebenen Datentyp aufweisen. Wenn in früheren Architekturen eine erhöhte Anzahl von Registern innerhalb eines gegebenen Datentypes erwünscht war, war die Lösung diejenige, einfach die Größe des einzigen Satzes dieses Registertyps zu erhöhen. Dies kann zu Adressierungsproblemen, Zugriffskonfliktproblemen und Symmetrieproblemen führen.
Mit anderen Worten, bisherige Architekturen haben jeden gegebenen Registersatz auf einen jeweiligen numerischen Datentyp eingeschränkt. Verschiedene herkömmliche Systeme haben Universal- Register zugelassen, um entweder numerische Daten oder Adreß-"Daten" zu halten, jedoch wird die vorliegende Anmeldung den Begriff "Daten" nicht so verwenden, daß Adressen hierin eingeschlossen sind. Was beabsichtigt ist, kann am besten unter Bezugnahme auf zwei herkömmliche Systeme verstanden werden. Der Intel-8085- Mikroprozessor enthält ein Register-Paar "HL", das verwendet werden kann, um entweder zwei Bytes numerischer Daten oder eine Adresse von zwei Byte zu halten. Die Verbesserung durch die vorliegende Anmeldung ist nicht auf diesen Gesichtspunkt gerichtet. Des weiteren enthält der Intel-80486-Mikroprozessor einen Satz von universalen Ganzzahldatenregistern und einen Satz von Gleitkommaregistern, wobei jeder Satz wenigstens zu Zwecken der direkten Registerverwendung durch arithmetische und logische Einheiten auf seinen jeweiligen Datentyp begrenzt ist.
Dies erweist sich als verschwenderisch bezüglich der Ressourcen des Mikroprozessors, wie etwa der verfügbaren Siliziumfläche, wenn der Mikroprozessor Operationen ausführt, die nicht beide Datentypen einschließen. Beispielsweise enthalten Benutzeranwendungen häufig ausschließlich Ganzzahl-Operationen und führen überhaupt keine Gleitkomma-Operationen aus. Wenn eine solche Benutzeranwendung auf einem bisherigen Mikroprozessor läuft, der Gleitkomma-Register enthält (wie etwa der 80486), bleiben diese Gleitkomma-Register während der gesamten Ausführung im Leerlaufzustand.
Ein anderes Problem mit der Registersatz-Architektur bisheriger Mikroprozessoren wird beim Kontextschalten oder Zustandsschalten zwischen einer Benutzeranwendung und einer Einheit mit einem höheren Grad an Zugriffs-Privilegen, wie etwa einem Betriebssystemkernel, beobachtet. Wenn die Steuerung innerhalb des Mikroprozessors den Kontext, Modus oder Zustand schaltet, arbeitet der Betriebssystemkernel oder eine andere Einheit, der die Steuerung übergeben wird, typischerweise nicht mit denselben Daten, mit denen die Benutzeranwendung gearbeitet hat. Somit halten die Datenregister typischerweise Datenwerte, die für die neue Steuerungseinheit nicht verwendbar sind, die aber beibehalten werden müssen, bis die Benutzeranwendung fortgesetzt wird. Der Kernel muß gewöhnlich Register zu seiner eigenen Verwendung haben, verfügt jedoch typischerweise über keine Mittel, um zu erkennen, welche Register gegenwärtig von der Benutzeranwendung verwendet werden. Um Raum für seine eigenen Daten zu schaffen, muß der Kernel die Inhalte eines vorbestimmten Untersatzes der Register auslagern (swapping) oder anderweitig speichern. Dies führt zu einem beträchtlichen Verlust an Verarbeitungszeit für einen Overhead, insbesondere wenn der Kernel wiederholte Kurzzeit-Steuerhandlungen vornimmt.
Mit anderen Worten, wenn es in herkömmlichen Mikroprozessoren erforderlich ist, daß eine Kontext-Umschaltung "im großen Maßstab" durchgeführt wird, war es für den Mikroprozessor notwendig, Verarbeitungs-Ressourcen in noch größerem Umfang einschließlich einer gewöhnlich hohem Anzahl an Verarbeitungszyklen aufzuwenden, um alle Daten und Zustandsinformationen zu speichern, bevor der Schaltvorgang durchgeführt wird. Wenn der Kontext zurückgeschaltet wird, wurde bisher dieselbe Performance eingebüßt, um das System in seinen früheren Zustand zurückzuführen. Wenn beispielsweise ein Mikroprozessor zwei Benutzer-Anwendungen ausführt, von denen jedes die volle Anzahl an Registern jedes Datentyps benötigt und die sich jeweils in verschiedenen Stufen von Bedingungs-Code setzenden Operationen oder numerischen Berechnungen befinden, beinhaltet jedes Umschalten von einer Benutzeranwendung auf die andere notwendigerweise das Auslagern oder anderweitige Speichern der Inhalte aller Datenregister und Status-Flags in dem System. Dies beinhaltet offensichtlich einen sehr großen Operationsoverhead und führt zu einer signifikanten Performance-Verringerung, besonders wenn der Haupt- oder Sekundärspeicher, in die die Register gespeichert werden müssen, deutlich langsamer als der Mikroprozessor selbst sind.
Folglich haben wir aufgedeckt, daß es wünschenswert ist, über eine verbesserte Mikroprozessor-Architektur zu verfügen, die die Berechnung der verschiedenen Teilbedingungen einer komplexen Bedingung ohne jegliche dazwischenkommende Bedingungsverzweigungen erlaubt. Wir haben ferner aufgedeckt, daß es wünschenswert ist, daß die mehrfachen einfachen Bedingungen parallel berechenbar seien, um den Durchsatz des Mikroprozessors zu verbessern.
Wir haben auch aufgedeckt, daß es wünschenswert ist, über eine Architektur zu verfügen, die mehrfache Registersätze innerhalb eines gegebenen Datentyps erlaubt.
Zusätzlich haben wir gemäß der in Patentanspruch 1 beanspruchten Erfindung aufgedeckt, daß es für Gleitkomma-Register eines Mikroprozessors wünschenswert ist, als Ganzzahl-Register verwendbar zu sein, falls die verfügbaren Ganzzahl-Register nicht in optimaler Weise geeignet sind, die notwendige Menge an Ganzzahl-Daten zu halten. Es ist zu beachten, daß wir aufgedeckt haben, daß es wünschenswert ist, daß diese Typumstellung für die Benutzeranwendung vollständig transparent ist.
Wir haben aufgedeckt, daß es in hohem Maße wünschenswert ist, über einen Mikroprozessor zu verfügen, der einen spezifischen Untersatz von Registern bereitstellt, die zur Verwendung durch den Kernel reserviert sind, anstelle wenigstens eines Untersatzes von Benutzer- Registern, und daß dieser neue Satz von Registern in exakt derselben Weise adressierbar sein soll wie der Register-Untersatz, den sie ersetzen, damit der Kernel dasselbe Register-Adressierungsschema wie die Benutzeranwendungen verwenden kann. Wir haben weiterhin beobachtet, daß es wünschenswert ist, daß das Umschalten zwischen den zwei Untersätzen von Registern keine Overhead-Zyklen des Mikroprozessors erfordert, um die Ressourcen des Mikroprozessors maximal auszunutzen.
Wir haben auch aufgedeckt, daß es wünschenswert ist, über eine Mikroprozessor-Architektur zu verfügen, die die Durchführung einer Kontext-Umschaltung "im großen Maßstab" mit minimalem Overhead erlaubt. In diesem Zusammenhang haben wir aufgedeckt, daß es wünschenswert ist, über eine Architektur zu verfügen, die mehrere Bänke von Register-Sätzen jedes Typs zuläßt, so daß zwei oder mehrere Benutzeranwendungen in einer Multitasking-Umgebung oder einem anderen "Simultanmodus" zur Anwendung kommen können, wobei jede Benutzeranwendung den alleinigen Zugriff auf wenigstens eine volle Bank von Registern hat. Wir haben aufgedeckt, daß sich das Register-Adressierungsschema wünschenswerterweise nicht zwischen Benutzeranwendungen noch zwischen Registerbänken unterscheidet, um die Einfachheit der Benutzeranwendungen zu maximieren, und daß das System eine Hardwareunterstützung zum Umschalten zwischen den Registerbänken bereitstellen sollte, so daß die Benutzeranwendungen keine Kenntnis darüber zu haben brauchen, welche Registerbank sie gegenwärtig verwenden, oder selbst über die Existenz anderer Registerbänke oder anderer Benutzeranwendungen.
Diese und andere Vorteile unserer Erfindung, wie sie in den Ansprüchen spezifiziert ist, werden unter Bezugnahme auf die folgende Beschreibung unserer Erfindung, die begleitenden Zeichnungen und die Ansprüche ersichtlich werden.

Kurze Beschreibung der Figuren

Fig. 1 ist ein Blockdiagramm der Befehlsausführungseinheit des Mikroprozessors der vorliegenden Erfindung und zeigt die Elemente der Register-File.
Fig. 2-4 sind vereinfachte schematische und Blockdiagramme der Gleitkomma-, Ganzzahl- bzw. Booleschen Abschnitte der Befehlsausführungseinheit von Fig. 1.
Fig. 5-6 sind genauere Ansichten der Gleitkomma- bzw. Ganzzahlabschnitte und zeigen die Einrichtungen zum Wählen zwischen Registersätzen.
Fig. 7 verdeutlicht die Felder eines beispielhaften Mikroprozessorbefehlswortes, das von der Befehlsausführungseinheit der Fig. 1 ausführbar ist.

Genaue Beschreibung der bevorzugten Ausgestaltungen

I. Registeranordnung (Register-File)

Fig. 1 verdeutlicht die Basiskomponenten der Befehlsausführungseinheit (IEU) 10 des RISC-Mikroprozessors (RISC: Rechnen mit eingeschränktem Befehlsvorrat) der vorliegenden Beschreibung. Die IEU 10 enthält ein Register-File 12 und eine Ausführungseinrichtung (Ausführungsmaschine) 14. Das Register-File 12 enthält eine oder mehrere Registerbänke 16-0 bis 16-n. Es wird einsichtig sein, daß die Struktur jeder Registerbank 16 identisch mit allen anderen Registerbänken 16 ist. Folglich wird die vorliegende Anmeldung lediglich die Registerbank 16-0 beschreiben. Die Registerbank enthält einen Registersatz A 18, einen Registersatz FB 20 und einen Registersatz C 22.
Im allgemeinen kann die Erfindung charakterisiert werden als ein RISC-Mikroprozessor mit einem Register-File, das für die Verwendung zur Ausführung von RISC-Befehlen optimal konfiguriert ist, im Gegensatz zu konventionellen Register-Files, die der Verwendung zur Ausführung von CISC-Befehlen (CISC: Rechnen mit komplexem Befehlsvorrat) durch CISC-Prozessoren genügen. Dadurch, daß sie über ein speziell angepaßtes Register-File verfügt, erlangt die Ausführungsmaschine der IEU des Mikroprozessors eine stark verbesserte Performance sowohl hinsichtlich der Ressourcennutzung als auch hinsichtlich des Rohdurchsatzes. Es ist das allgemeine Konzept, einen Registersatz auf einen RISC-Befehl abzustimmen.

A. Registersatz A

Der Registersatz A 18 enthält Ganzzahl-Register 24 (RA[31:0]), von denen jedes zum Halten eines Ganzzahlwertdatums angepaßt ist. In einer Ausgestaltung kann jede Ganzzahl zweiunddreißig Bit breit sein. Die RA-Ganzzahl-Register 24 enthalten eine erste Vielzahl 26 von Ganzzahl-Registern (RA[23:0]) und eine zweite Vielzahl 28 von Ganzzahl-Registern (RA[31:24]). Die RA-Ganzzahl-Register 24 haben jeweils eine identische Struktur und sind alle auf dieselbe Weise adressierbar, wenn auch mit einer einzigartigen Adresse innerhalb des Ganzzahl-Registersatzes 24. Beispielsweise ist ein erstes Ganzzahl-Register 30 (RA[0]) mit einem Offset von Null innerhalb des Ganzzahl-Registersatzes 24 adressierbar.
RA[0] enthält stets den Wert Null. Es wurde festgestellt, daß Benutzeranwendungen und andere Programme den konstanten Wert Null häufiger als irgendeinen anderen konstanten Wert verwenden. Es ist folglich wünschenswert, zu allein Zeiten zu Lösch-, Vergleichs- und anderen Zwecken eine Null leicht verfügbar zu haben. Ein anderer Vorteil darin, einen konstanten, festverdrahteten Wert in einem gegebenen Register unbeachtet des bestimmten Wertes zu haben, liegt darin, daß das gegebene Register als das Ziel irgendeines Befehles verwendet werden kann, dessen Ergebnisse nicht gespeichert zu werden brauchen.
Auch bedeutet dies, daß das festgelegte Register niemals die Ursache für eine Datenabhängigkeitsverzögerung sein wird. Eine Datenabhängigkeit besteht, wenn ein "Slave"-Befehl für einen oder mehrere seiner Operanden das Ergebnis eines "Master"-Befehls benötigt. In einem Pipeline-Prozessor kann dies Pipeline-Stillstände verursachen. Beispielsweise kann der Masterbefehl, obwohl er in der Code-Abfolge früher als der Slave-Befehl auftritt, für die Ausführung beträchtlich länger brauchen. Es wird leicht zu erkennen sein, daß in dem Falle, daß ein Slave-Befehl "Inkrementiere und Speichere" mit den Ergebnisdaten eines Master-Befehls "Teile Quadrupelwort Ganzzahl" arbeitet, der Slave-Befehl geholt und dekodiert werden wird und auf die Ausführung viele Taktzyklen wartet, bevor der Master-Befehl die Ausführung abgeschlossen hat.
Jedoch wird unter bestimmten Umständen das numerische Ergebnis eines Master-Befehls nicht benötigt, und der Master-Befehl wird lediglich zu einem anderen Zweck ausgeführt, wie etwa um Bedingungscode-Flags zu setzen. Falls das Ziel des Master-Befehls RA[0] ist, werden die numerischen Ergebnisse wirksam verworfen. Die Datenabhängigkeits- Überprüfungseinrichtung (nicht gezeigt) der IEU 10 wird keine Verzögerung des Slave-Befehls verursachen, da das endgültige Ergebnis des Master-Befehles - Null - bereits bekannt ist.
Der Ganzzahl-Registersatz A 24 enthält auch einen Satz von Schattenregistern 32 (RT[31:24]). Jedes Schattenregister kann einen Ganzzahlwert halten und ist in einem Ausführungsbeispiel auch zweiunddreißig Bit breit. Jedes Schattenregister ist als ein Offset in derselben Weise adressierbar, in der jedes Ganzzahl-Register 7:7 adressierbar ist.
Schließlich enthält der Registersatz A einen IEU-Modus- Ganzzahlschalter 34. Der Schalter 34 braucht, wie andere solche Elemente, keine physikalische Ausgestaltung als ein Schalter zu haben, solange die entsprechende logische Funktionalität innerhalb der Registersätze bereitgestellt wird. Der IEU-Modus- Ganzzahlschalter 34 ist mit dem ersten Untersatz 26 von Ganzzahl- Registern mit Leitung 36, mit dem zweiten Untersatz von Ganzzahl- Registern 28 mit Leitung 38 und mit den Schattenregistern 32 mit Leitung 40 verbunden. Alle Zugriffe auf den Registersatz A 18 werden auf Leitung 42 durch den IEU-Modus-Ganzzahlschalter 34 gemacht. Jede Zugriffsanforderung zum Lesen oder Schreiben eines Registers in dem ersten Untersatz RA[23:0] wird automatisch durch den IEU-Modus- Ganzzahlschalter 34 geleitet. Jedoch werden Zugriffe auf ein Ganzzahl-Register mit einem Offset außerhalb des ersten Untersatzes RA[23:0] abhängig von dem Betriebsmodus der Ausführungsmaschine 14 entweder auf den zweiten Untersatz RA[31:24] oder auf die Schattenregister RT[31:24] gerichtet.
Der IEU-Modus-Ganzzahlschalter 34 spricht auf eine Modus- Steuereinheit 44 in der Ausführungsmaschine 14 an. Die Modus- Steuereinheit 44 liefert auf Leitung 46 an den IEU-Modus- Ganzzahlschalter 34 geeignete Status- oder Modusinformationen über die IEU 10. Wenn die Ausführungsmaschine eine Kontextumschaltung wie etwa einen Übergang in den Kernelmodus durchführt, steuert die Modus-Steuereinheit 44 den IEU-Modus Ganzzahlschalter 34 so, daß alle Anforderungen an den zweiten Untersatz RA[31:24] auf den Schatten RT[31:24] umgeleitet werden, wobei derselbe angeforderte Offset innerhalb des Ganzzahlsatzes verwendet wird. Ein Betriebssystemkernel oder eine andere dann zur Ausführung kommende Einheit kann so einen Schein-Zugriff auf den zweiten Untersatz RA[31:24] ohne den anderweitig erforderlichen Overhead des Auslagerns der Inhalte des zweiten Untersatzes RA[31:24] in den Hauptspeicher oder des Schiebens (Push) des zweiten Untersatzes RA[31:24] auf einen Stapel (Stack) oder einer anderen konventionellen Register-Sicherungstechnik haben.
Wenn die Ausführungsmaschine 14 in einen normalen Benutzer-Modus zurückkehrt und die Steuerung auf die ursprünglich laufende Benutzeranwendung übergeht, steuert die Modus-Steuereinheit 44 den IEU-Modus-Ganzzahlschalter 34 so, daß der Zugriff wieder auf den zweiten Untersatz RA[31:24] gerichtet ist. In einer Ausgestaltung spricht die Modus-Steuereinheit 44 auf den gegenwärtigen Zustand der Interrupt-Freigabe in der IEU 10 an. In einer Ausgestaltung enthält die Ausführungsmaschine 14 ein Prozessor-Status-Register (PSR) (nicht gezeigt), das ein Flag von einem Bit enthält (PSR[7]), das anzeigt, ob Interrupts freigegeben oder gesperrt sind. Somit kann die Leitung 46 einfach den IEU-Modus-Ganzzahlschalter 34 mit dem bezüglich der Interrupts freigegebenen Flag in dem PSR verbinden. Sind die Interrupts gesperrt, behält die IEU 10 den Zugriff auf die Ganzzahlen RA[23:0], damit sie leicht eine Analyse verschiedener Daten der Benutzeranwendung durchführen kann. Dies kann eine verbesserte Fehlersuche (Debugging), Fehlermeldung oder Systemperformance-Analyse erlauben.

B. Registersatz FB

Der bezüglich seines Typs umstellbare Registersatz FB 20 kann als Gleitkomma-Register 48 (RF[31:0]) und/oder Ganzzahl-Register 50 (RB[31:0]) enthaltend gedacht werden. Wenn keiner der beiden Datentypen unter Ausschluß des anderen einbezogen ist, wird diese Anmeldung den Ausdruck RFB verwenden. Die Gleitkomma-Register RF belegen denselben physikalischen Siliziumraum wie die Ganzzahl- Register RB. In einer Ausgestaltung sind die Gleitkomma-Register RF vierundsechzig Bit und die Ganzzahl-Register RB zweiunddreißig Bit breit.
Jedes individuelle Register in dem Registersatz RFB kann entweder einen Gleitkommawert oder einen Ganzzahlwert halten. Der Registersatz RFB kann optionale Hardware enthalten, um einen unbeabsichtigten Zugriff auf einen Gleitkommawert, als wäre es ein Ganzzahlwert, zu verhindern, und umgekehrt. In einer Ausgestaltung ist es jedoch im Interesse einer Vereinfachung des Registersatzes RFB einfach dem Software-Programmierer überlassen sicherzustellen, daß keine fehlerhaften Anwendungen der individuellen Register 7 erfolgen. Somit gibt die Ausführungsmaschine 14 einfach eine Zugriffsanforderung auf Leitung 52, wobei sie einen Offset in dem Registersatz RFB angibt, ohne zu spezifizieren, ob es beabsichtigt ist, daß das Register an dem gegebenen Offset als Gleitkomma- Register oder als Ganzzahl-Register verwendet werden soll. Innerhalb der Ausführungsmaschine 14 können verschiedene Einheiten entweder die vollen vierundsechzig Bits, die von dem Registersatz RFB bereitgestellt werden, oder nur die niederwertigen zweiunddreißig Bits wie etwa in Ganzzahl-Operationen oder in einfachgenauen Gleitkomma-Operationen verwenden.
Ein erstes Register RFB[0] 51 enthält den konstanten Wert Null in einer solchen Form, daß RB[0] eine zweiunddreißig Bit breit Ganzzahl Null (0000heX) und RF[0] eine vierundsechzig Bit breite Gleitkommazahl Null (00000000neX) ist. Dies führt zu denselben Vorteilen wie oben für RA[0] beschrieben.

C. Registersatz C

Der Registersatz C 22 enthält eine Vielzahl von Booleschen Registern 54 (RC[31:0]). RC ist auch als das "Bedingungsstatusregister" (CSR) bekannt. Die Booleschen Register RC sind jeweils bezüglich ihrer Struktur und Adressierung identisch, wenn auch jedes Register individuell an einer einzigartigen Adresse oder einem Offset innerhalb RC adressierbar ist.
In einer Ausgestaltung enthält der Registersatz C weiterhin ein "Statusregister einer vorherigen Bedingung " (PCSR) 60, und der Registersatz C enthält auch eine CSR-Auswahleinheit 62, die auf die Modus-Steuereinheit 44 anspricht, um alternativ zwischen dem CSR 54 und dem PCSR 60 zu wählen. In der einen Ausgestaltung wird das CSR verwendet, wenn Interrupts freigegeben sind, und das PCSR, wenn Interrupts gesperrt sind. Das CSR und PCSR sind in allen anderen Punkten identisch. In der einen Ausgestaltung schiebt die CSR- Auswahleinheit 62 die Inhalte des CSR in den PCSR (Push), wenn Interrupts gesperrt gesetzt sind, wobei sie die früheren Inhalte des PCSR überschreibt, und wenn Interrupts wieder freigeschaltet werden, schiebt die CSR-Auswahleinheit 62 die Inhalte des PCSR zurück in den CSR (Pop). In anderen Ausgestaltungen kann es wünschenswert sein, den Zugriff zwischen dem CSR und dem PCSR lediglich abzuwechseln, wie es mit RA[31:24] und RT[31:24] getan wird. Auf jeden Fall ist das PCSR stets als ein zweiunddreißig Bit breites "Spezialregister" verfügbar.
Anders als die Booleschen Register in bisher bekannten Mikroprozessoren ist keines der Booleschen Register ein reserviertes Bedingungsflag. Das bedeutet, daß das CSR 54 kein reserviertes Übertrag-Flag (Carry-Flag) noch ein reserviertes Minus-Flag noch ein reserviertes Flag enthält, das die Gleichheit eines Vergleiches oder ein Subtraktionsergebnis von Null anzeigt. Vielmehr kann jedes Boolesche Register das Ziel des Booleschen Ergebnisses jeder Booleschen Operation sein. Wie in den anderen Registersätzen enthält ein erstes Boolesches Register 58 (RC[0]) stets den Wert Null, um die oben für RA[0] erläuterten Vorteile zu erlangen. In der bevorzugten Ausgestaltung ist jedes Boolesche Register ein Bit breit und zeigt einen Booleschen Wert an.

II. Ausführungsmaschine

Die Ausführungsmaschine 14 enthält eine oder mehrere Ganzzahl- Funktionseinheiten 66, eine oder mehrere Gleitkomma- Funktionseinheiten 68 und eine oder mehrere Boolesche Funktionseinheiten 70. Die Funktionseinheiten (Funktionaleinheiten) führen Befehle aus, wie unten erläutert werden wird. Busse 72, 73 und 75 verbinden die verschiedenen Elemente der IEU 10 und stellen jeweils Datenpfade, Adreßpfade und Steuerpfade dar, wie ersichtlich werden wird.

A. Befehlsformat

Fig. 7 verdeutlicht ein beispielhaftes Format für einen Ganzzahl- Befehl, den die Ausführungsmaschine 14 ausführen kann. Es ist begreiflich, daß sich nicht alle Befehle strikt an das gezeigte Format zu halten brauchen, und daß das Datenverarbeitungssystem eine Befehlsholvorrichtung und einen Befehlsdekoder (nicht gezeigt) enthält, die eingerichtet sind, um mit Befehlen verschiedenen Formates zu arbeiten. Das einzelne Beispiel von Fig. 7 soll lediglich die Erklärung erleichtern. In dieser gesamten Anmeldung wird die Bezeichnung I verwendet werden, um verschiedene Bits des Befehls zu identifizieren. I[31:30] sind für zukünftige Implementierungen der Ausführungsmaschine 14 reserviert. I[29:26] kennzeichnen die Befehlsklasse des speziellen Befehls. Die Tabelle 1 zeigt die verschiedenen Klassen von Befehlen, die von der vorliegenden Erfindung ausgeführt werden.

Tabelle 1

Befehlsklassen

Klasse Befehle

0-3 Ganzzahl- und Gleitkommabefehle von Register zu Register
4 Unverzügliches Laden einer Konstante
5 Reserviert
6 Laden
7 Speichern
8-11 Steuerungsfluß
12 Modifizierer
13 Boolesche Operationen
14 Reserviert
15 Atomar (erweitert)
Befehlsklassen von besonderer Bedeutung für diese Anmeldung schließen die Register-zu-Register-Befehle der Klassen 0-3 und die Booleschen Operationen der Klasse 13 ein. Obwohl andere Befehlsklassen auch mit dem Register-File 12 arbeiten, wird eine weitere Diskussion dieser Klassen für nicht notwendig erachtet, um die vorliegende Erfindung vollständig zu verstehen.
I[25] wird als B0 identifiziert und zeigt an, ob das Zielregister im Registersatz A oder im Registersatz B liegt. I[24:22] ist ein Operationscode, der innerhalb einer gegebenen Befehlsklasse anzeigt, welche spezifische Funktion ausgeführt werden soll. Beispielsweise kann innerhalb der Register-zu-Register-Klassen ein Operationscode "Addition" spezifizieren. I[21] identifiziert den Adressierungsmodus, der bei der Ausführung des Befehles zu verwenden ist - entweder eine Register-Quellenadressierung oder eine unmittelbare Quellenadressierung. I[20:16] identifiziert das Zielregister als Offset innerhalb des durch B0 angezeigten Registersatzes an. I[15] wird als B1 identifiziert und zeigt an, ob der erste Operand vom Registersatz A oder vom Registersatz B genommen werden soll. I[14:10] identifiziert den Registeroffset, von dem der erste Operand zu nehmen ist. I[9:8] identifiziert eine Funktionsauswahl - eine Erweiterung des Operationscodes I[24:22]. I[7:6] sind reserviert. I[5] wird als B2 identifiziert und zeigt an, ob ein zweiter Operand des Befehles vom Registersatz A oder vom Registersatz B genommen werden soll. Schließlich identifiziert I[4:0] den Registeroffset, von dem der zweite Operand zu nehmen ist.
Unter Bezugnahme auf Fig. 1 sind die Ganzzahl-Funktionseinheit 66 und die Gleitkomma-Funktionseinheit 68 eingerichtet, um Ganzzahl- Vergleichsbefehle bzw. Gleitkommavergleiche durchzuführen. Das Befehlsformat für den Vergleichsbefehl ist im wesentlichen mit dem in Fig. 7 gezeigten identisch, mit der Ausnahme, daß verschiedene Felder vorzugsweise durch geringfügig verschiedene Namen identifiziert sein können. I[20:16] identifiziert zwar das Zielregister, wo das Ergebnis gespeichert werden soll, jedoch wählt das Adressierungsmodusfeld I[21] nicht zwischen den Registersätzen A oder B aus. Vielmehr zeigt das Adressierungsmodusfeld an, ob die zweite Quelle für den Vergleich in einem Register oder in unmittelbaren Daten gefunden wird. Da der Vergleich ein Befehl vom Booleschen Typ ist, wird das Zielregister stets im Registersatz C zu finden sein. Alle anderen Felder funktionieren so wie in Fig. 7 gezeigt. Bei der Ausführung Boolescher Operationen innerhalb der Ganzzahl- und Gleitkomma-Funktionseinheiten identifizieren der Operationscode und die Funktionsauswahlfelder, auf welche Boolesche Bedingung beim Vergleichen der zwei Operanden geprüft werden soll. Die Ganzzahl- und die Gleitkomma-Funktionseinheiten unterstützen vollständig die IEEE-Standards für numerische Vergleiche.
Die IEU 10 ist eine Lade-/Speicher-Maschine. Das bedeutet, daß eine Adreßberechnung durchgeführt werden muß, wenn die Inhalte eines Registers in einen Speicher gespeichert oder aus einem Speicher gelesen werden, um festzustellen, welcher Ort im Speicher die Quelle bzw. das Ziel für die Speicherung bzw. das Laden sein soll. Wenn dies der Fall ist, identifiziert das Ziel-Registerfeld I[20:16] das Register, das das Ziel bzw. die Quelle für den Lade- bzw. Speichervorgang ist. Das Feld I[14:10] für Quellregister 1 identifiziert ein Register in entweder dem Satz A oder B, das eine Basisadresse des Speicherortes enthält. In einer Ausgestaltung identifiziert das Feld I[4:0] für Quellregister 2 ein Register im Satz A oder im Satz B, das einen Index oder einen Offset von der Basis enthält. Die Lade/Speicheradresse wird durch Addieren des Indexes zu der Basis berechnet. In einem anderen Modus enthält I[7:0] unmittelbare Daten, die als Index zu der Basis zu addieren sind.

B. Betrieb der Befehlsausführungseinheit und Registersätze

Fachleute werden verstehen, daß die Ganzzahl-Funktionseinheit 66, die Gleitkomma-Funktionseinheit 68 und die Boolesche Funktionseinheit 70 auf die Inhalte des Befehlsklassenfeldes, des Operationscode-Feldes und des Funktionsauswahlfeldes eines vorliegenden Befehles ansprechen, der gerade ausgeführt wird.

1. Ganzzahlbefehle

Wenn beispielsweise die Befehlsklasse, der Operationscode und die Funktionsauswahl anzeigen, daß eine Ganzzahl-Addition von Register zu Register ausgeführt werden soll, kann die Ganzzahl- Funktionseinheit darauf ansprechen, um die angezeigte Operation durchzuführen, während die Gleitkomma-Funktionseinheit und die Boolesche Funktionseinheit darauf ansprechen können, um die Operation nicht durchzuführen. Wie jedoch aus den querverwiesenen Anmeldungen ersichtlich ist, ist die Gleitkomma-Funktionseinheit 68 eingerichtet, um sowohl Gleitkomma-Funktionen als auch Ganzzahl- Operationen auszuführen. Auch sind die Funktionseinheiten so konstruiert, daß sie jeweils mehr als einen Befehl gleichzeitig ausführen.
Die Ganzzahl-Funktionseinheit 66 führt lediglich Ganzzahl-Funktionen aus. Ganzzahl-Operationen schließen typischerweise eine erste Quelle, eine zweite Quelle und ein Ziel ein. Ein gegebener Ganzzahl- Befehl wird eine bestimmte Operation spezifizieren, die an einem oder mehreren Quell-Operanden ausgeführt werden soll, und wird angeben, daß das Ergebnis der Ganzzahl-Operation an einem gegebenen Ziel gespeichert werden soll. In einigen Befehlen, wie etwa in Lade/Speicher-Operationen angewendeten Adreßberechnungen, werden die Quellen als eine Basis und ein Index verwendet. Die Ganzzahl- Funktionseinheit 66 ist mit einem ersten Bus 72 verbunden, über den die Ganzzahl-Funktionseinheit 66 mit einer Schalt- und Multiplex- Steuereinheit (SMC) A 74 und einer SMC-Einheit B 76 verbunden ist. Jeder von der Ganzzahl-Funktionseinheit 66 ausgeführte Ganzzahl- Befehl wird angeben, ob jede seiner Quellen und das Ziel dem Registersatz A oder dem Registersatz B innewohnen.
Man nehme an, daß die IEU 10 von der Befehlsholeinheit (nicht gezeigt) einen Befehl empfangen hat, um eine Ganzzahl-Addition von Register zu Register durchzuführen. In verschiedenen Ausgestaltungen kann der Befehl eine Registerbank spezifizieren, vielleicht sogar eine separate Bank für jede Quelle und das Ziel. In einer Ausgestaltung ist der Befehl I auf eine Länge von zweiunddreißig Bit begrenzt und enthält keinerlei Angabe darüber, welche Registerbank 16-0 bis 16-n in dem Befehl einbezogen ist. Vielmehr steuert die Bankauswahleinheit 78, welche Registerbank gegenwärtig aktiv ist. In einer Ausgestaltung spricht die Bankauswahleinheit 78 auf ein oder mehrere Bankauswahl-Bits in einem Statuswort (nicht gezeigt) innerhalb der IEU 10 an.
Um einen Ganzzahl-Additionsbefehl auszuführen, spricht die Ganzzahl- Funktionseinheit 66 auf die Kennzeichnung in I[14:10] und I[4:0] der ersten und zweiten Quellregister an. Die Ganzzahl-Funktionseinheit 66 legt eine Identifikation der ersten und zweiten Quellregister an die Ports S1 bzw. S2 auf dem Ganzzahl-Funktionseinheitsbus 72, der sowohl mit der SMC-Einheit A 74 als auch mit der SMC-Einheit B 76 verbunden ist. In einer Ausgestaltung sind die SMC-Einheiten A und B jeweils verbunden, um B0-2 von dem Befehl I zu empfangen. In einer Ausgestaltung zeigt eine Null in allen jeweiligen Bn den Registersatz A und eine Eins den Registersatz B an. Während Lade/Speicher-Operationen werden die Quell-Ports der Ganzzahl- und Gleitkomma-Funktionseinheiten 66 und 68 als ein Basis-Port B bzw. ein Index-Port I verwendet.
Nach dem Erhalt der ersten und zweiten Operanden von dem angezeigten Registersatz auf dem Bus 72, wie unten erläutert, führt die Ganzzahl-Funktionseinheit 66 die angezeigte Operation auf diesen Operanden durch und liefert das Ergebnis an den Port D auf dem Ganzzahl-Funktionseinheitsbus 72. Die SMC-Einheiten A und B sprechen auf B0 an, um das Ergebnis an den entsprechenden Registersatz A oder B zu leiten.
Die SMC-Einheit B spricht weiterhin auf die Befehlsklasse, den Operationscode und die Funktionsauswahl an, um zu steuern, ob Operanden von entweder einem Gleitkomma-Register RF oder einem Ganzzahl-Register RB gelesen werden (oder Ergebnisse entsprechend gespeichert werden). Wie angegeben, können in einer Ausgestaltung die Register RF vierundsechzig Bit breit sein, während die Register RB nur zweiunddreißig Bit breit sind. Somit steuert die SMC-Einheit B, ob ein Wort oder ein Doppelwort in den Registersatz RFB geschrieben wird. Da alle Register innerhalb des Registersatzes A zweiunddreißig Bit breit sind, braucht die SMC- Einheit A keine Mittel zum Steuern der Breite des Datentransfers auf dem Bus 42 zu enthalten.
Zwar sind alle Daten auf dem Bus 42 zweiunddreißig Bit breit, jedoch gibt es im Registersatz A andere Arten von Kompliziertheiten. Der IEU-Modus-Ganzzahlschalter 34 spricht auf die Modus-Steuereinheit 44 der Ausführungsmaschine 14 an, um zu steuern, ob Daten auf dem Bus 42 zu Bus 36, Bus 38 oder Bus 40 durchverbunden werden, und umgekehrt.
Der IEU-Modus-Ganzzahlschalter 34 spricht weiterhin auf I[20:16], I[14:20] und I[4:0] an. Wenn ein gegebenes angezeigtes Ziel oder eine Quelle in RA[23:0] vörliegt, koppelt der IEU-Modus- Ganzzahlschalter 34 automatisch die Daten zwischen den Leitungen 42 und 36. Jedoch stellt der IEU-Modus-Ganzzahlschalter 34 für die Register RA[31:24] fest, ob Daten auf der Leitung 42 mit Leitung 38 oder Leitung 40 verbunden sind, und umgekehrt. Wenn Interrupts freigegeben sind, verbindet der IEU-Modus-Ganzzahlschalter 34 die SMC-Einheit A mit dem zweiten Untersatz 28 der Ganzzahl-Register RA[31:24]. Wenn Interrupts gesperrt sind, verbindet der IEU-Modus- Ganzzahlschalter 34 die SMC-Einheit A mit den Schattenregistern RT[31:24]. Somit braucht ein innerhalb der Ganzzahl-Funktionseinheit 66 zur Ausführung kommender Befehl nicht damit befaßt zu sein, ob RA[31:24] oder RT[31:24] adressiert werden sollen. Es wird verstanden werden, daß die SMC-Einheit A vorteilhafterweise in gleicher Weise unabhängig davon arbeitet, ob auf sie von der Ganzzahl-Funktionseinheit 66 oder von der Gleitkomma- Funktionseinheit 68 zugegriffen wird.

2. Gleitkomma-Operationen

Die Gleitkomma-Funktionseinheit 68 spricht auf die Klassen-, Operationscode- und Funktionsauswahlfelder des Befehles an, um Gleitkomma-Operationen durchzuführen. Die Ports S1, S2 und D arbeiten wie bei der Ganzzahl-Funktionseinheit 66 beschrieben. Die SMC-Einheit B spricht an, um Gleitkomma-Operanden von den Gleitkomma-Registern RF auf Bus 52 wiederzugewinnen und numerische Gleitkomma-Ergebnisse dorthin zu schreiben.

3. Boolesche Operationen

Die SMC-Einheit C 80 spricht auf die Befehlsklassen-, Operationscode- und Funktionsauswahlfelder des Befehles I an. Wenn die SMC-Einheit C feststellt, daß eine Vergleichsoperation durch eine der numerischen Funktionseinheiten 66 oder 68 ausgeführt worden ist, schreibt sie das Boolesche Ergebnis über Bus 56 in das Boolesche Register, das an dem D-Port der Funktionseinheit, die den Vergleich durchgeführt hat, angezeigt ist.
Die Boolesche Funktionseinheit 70 führt keine Vergleichsbefehle durch, wie dies die Ganzzahl- und Gleitkomma-Funktionseinheiten 66 und 68 tun. Vielmehr wird die Boolesche Funktionseinheit 70 nur bei der Durchführung einer bitweisen logischen Kombination von Inhalten Boolescher Register gemäß der in Tabelle 2 aufgeführten Booleschen Funktionen verwendet.

Tabelle 2

Boolesche Funktionen

I[23,22,9,8] Berechnung des Booleschen Ergebnisses

0000 Null
0001 S1 AND S2
0010 S1 AND (NOT S2)
0011 S1
0100 (NOT S1) AND S2
0101 S2
0110 S1 XOR S2
0111 S1 OR S2
1000 S1 NOR S2
1001 S1 XNOR S2
1010 NOT S2
1011 S1 OR (NOT S2)
1100 NOT S1
1101 (NOT S1) OR S2
1110 S1 NAND S2
1111 Eins
Der Vorteil, den die vorliegende Erfindung dadurch erlangt, daß sie eine Vielzahl homogener Boolescher Register aufweist, die alle als das Ziel einer Booleschen Operation individuell adressierbar sind, wird unter Bezugnahme auf Tabellen 3-5 erläutert werden. Die Tabelle 3 verdeutlicht ein Beispiel eines Codesegments, das eine Bedingungsverzweigung basierend auf einer komplexen Booleschen Funktion durchführt. Die komplexe Boolesche Funktion enthält drei Abschnitte, die miteinander ODER-verknüpft sind. Der erste Abschnitt enthält zwei Unterabschnitte, die miteinander UND-verknüpft sind.

Tabelle 3

Beispiel einer komplexen Booleschen Funktion

1 RA[1] := 0;
2 IF (((RA[2] = RA[3]) AND (RA[4] > RA[5])) OR
3 (RA[6] < RA[7]) OR
4 (RA[8] < > RA[9])) THEN
5 X()
6 ELSE
7 y();
8 RA[10] := 1;
Tabelle 4 verdeutlicht in Pseudoassembler-Form ein mögliches Verfahren, mit dem bisherige Mikroprozessoren die Funktion von Tabelle 3 ausführen würden. Der Code in Tabelle 4 ist so geschrieben worden, als ob er von einem Compiler wenigstens normaler Intelligenz erzeugt worden wäre, der den Code von Tabelle 3 bearbeitet. Das bedeutet, der Compiler wird erkennen, daß die in Zeilen 2-4 der Tabelle 3 ausgedrückte Bedingung übergangen wird, wenn eine der drei Abschnitte wahr ist. Tabelle 4 Ausführung einer komplexen Booleschen Funktion ohne Booleschen Registersatz
Die Zuweisung in Zeile 1 der Tabelle 3 wird durch die Anweisung "Lade unmittelbar" in Zeile 1 der Tabelle 4 durchgeführt. Der in Zeile 2 der Tabelle 3 ausgedrückte erste Abschnitt der komplexen Booleschen Bedingung ist durch die Anweisungen in den Zeilen 2-5 der Tabelle 4 dargestellt. Um zu überprüfen, ob RA[2] gleich RA[3] ist, führt die Vergleichsanweisung in Zeile 2 der Tabelle 4 eine Subtraktion von RA[2] von RA[3] oder umgekehrt (abhängig von der Implementierung) durch und kann das Ergebnis dieser Subtraktion speichern oder auch nicht. Die wichtige durch diese Vergleichsanweisung durchgeführte Funktion ist, daß die Zero-, Minus- und Carry-Flags geeignet gesetzt oder gelöscht werden.
Die Bedingungsverzweigungsanweisung in Zeile 3 der Tabelle 4 verzweigt auf einen nachfolgenden Code-Abschnitt bei der Bedingung, daß RA[2] nicht gleich RA[3] war. Wenn diese beiden ungleich sind, wird das Zeroflag gelöscht werden und der zweite Unterabschnitt braucht nicht ausgeführt zu werden. Das Vorhandensein der Bedingungsverzweigungsanweisung in Zeile 3 der Tabelle 4 verhindert das weitere Holen, Dekodieren und Ausführen irgendeiner nachfolgenden Anweisung in Tabelle 4, bis die Resultate des Vergleichs in Zeile 2 bekannt sind, wodurch ein Pipeline-Stillstand verursacht wird. Wenn der erste Unterabschnitt des ersten Abschnittes (TEST1) übergangen wird, vergleicht dann der zweite Unterabschnitt in Zeile 4 der Tabelle 4 RA[4] mit RA[5] und setzt und löscht wiederum die geeigneten Statusflags.
Wenn RA[2] gleich RA[3] und RA[4] größer als RA[5] ist, brauchen die verbleibenden zwei Abschnitte (TEST2 und TEST3) in der komplexen Booleschen Funktion nicht getestet zu werden und die Anweisung in Tabelle 4, Zeile 5, wird bedingungsmäßig zu dem Label DO_IF verzweigen, um die Operation innerhalb des "IF" der Tabelle 3 durchzuführen. Wenn jedoch der erste Abschnitt der Überprüfung fehlgeschlagen hat, ist eine zusätzliche Verarbeitung erforderlich, um festzustellen, welcher der Abschnitte "IF" und "ELSE" ausgeführt werden soll.
Der zweite Abschnitt der Booleschen Funktion ist der Vergleich von RA[6] mit RA[7] in Zeile 6 der Tabelle 4, der wiederum die geeigneten Statusflags setzt und löscht. Wenn die Bedingung "kleiner als" durch die Statusflags angezeigt wird, wird die komplexe Boolesche Funktion übergangen und die Ausführung kann unmittelbar zu dem Label DO_IF verzweigen. In verschiedenen herkömmlichen Mikroprozessoren kann die Bedingung "kleiner als" durch Untersuchung des Minusflags getestet werden. Wenn RA[7] nicht kleiner als RA[6] war, muß der dritte Abschnitt des Tests durchgeführt werden. Die Anweisung in Zeile 8 der Tabelle 4 vergleicht RA[8] mit RA[9]. Wenn dieser Vergleich fehlgeschlagen hat, sollte der "ELSE"-Code ausgeführt werden; andernfalls kann die Ausführung einfach zu dem "IF"-Code in Zeile 10 der Tabelle 4 durchschreiten, dem ein zusätzlicher Sprung über den "ELSE"-Code hinweg folgt. Jede der Bedingungsverzweigungen der Tabelle 4 in den Zeilen 3, 5, 7 und 9 führt zu einem separaten Pipeline-Stillstand, wodurch die für die Behandlung der komplexen Booleschen Funktion erforderliche Verarbeitungszeit signifikant erhöht wird.
Der deutlich verbesserte Durchsatz, der sich aus der Anwendung des Booleschen Registersatzes C der vorliegenden Erfindung ergibt, wird nun unter besonderer Bezugnahme auf Tabelle 5 leicht ersichtlich sein. Tabelle 5 Ausführung einer komplexen Booleschen Funktion mit Booleschem Registersatz
Wie am bemerkenswertesten in den Zeilen 2-5 der Tabelle 5 zu sehen ist, ermöglicht es der Boolesche Registersatz C dem Mikroprozessor, die drei Testabschnitte Rücken an Rücken ohne zwischenliegende Verzweigung durchzuführen. Jeder Boolesche Vergleich spezifiziert zwei Operanden, ein Ziel und eine Boolesche Bedingung, auf die zu prüfen ist. Beispielsweise vergleicht der Vergleich in Zeile 2 der Tabelle 5 die Inhalte von RA[2] mit den Inhalten von RA[3], prüft sie auf Gleichheit und speichert in RC[11] den Booleschen Ergebniswert des Vergleiches. Es ist zu beachten, daß jeder Vergleich der Booleschen Funktion seine jeweiligen unmittelbaren Ergebnisse in einem separaten Booleschen Register speichert. Wie unter Bezugnahme auf die obengenannten, in Bezug stehenden Anmeldungen verstanden werden wird, ist die IEU 10 imstande, mehr als einen der Vergleiche gleichzeitig durchzuführen.
Nachdem wenigstens die ersten zwei Vergleiche in den Zeilen 2-3 der Tabelle 5 abgeschlossen sind, werden die zwei jeweiligen Vergleichsergebnisse miteinander, wie in Zeile 6 der Tabelle 3 gezeigt, UND-verknüpft. RC[15] hält dann das Ergebnis des ersten Testabschnitts. Die Ergebnisse der zweiten und dritten Unterabschnitte der Booleschen Funktion werden wie in Tabelle 5, Zeile 7 zu sehen miteinander ODER-verknüpft. Verständlicherweise können die UND-Verknüpfung in Zeile 6 und die ODER-Verknüpfung in Zeile 7 parallel ausgeführt werden, da keine Datenabhängigkeiten involviert sind. Schließlich werden die Resultate dieser zwei Operationen, wie in Zeile 8 der Tabelle 5 zu sehen, miteinander ODER-verknüpft.
Es wird verstanden werden, daß das Register RC[17] dann einen Booleschen Wert enthalten wird, der das Wahr- oder Falschsein der gesamten komplexen Booleschen Funktion der Tabelle 3 anzeigt. Es ist dann möglich, eine einzelne Bedingungsverzweigung, wie in Zeile 9 der Tabelle 5 gezeigt, durchzuführen. In dem in Tabelle 5 gezeigten Modus verzweigt das Verfahren zu dem "ELSE"-Code, wenn das Boolesche Register RC[17] gelöscht ist, was anzeigt, daß die komplexe Funktion fehlgeschlagen war. Der restliche Code kann derselbe sein wie für den Fall des Nichtvorliegens des Booleschen Registersatzes in Tabelle 4 gezeigt.
Die Boolesche Funktionseinheit 70 spricht, wie die anderen Funktionseinheiten, auf die Befehlsklassen-, Operationscode- und Funktionsauswahlfelder an. Somit wird wiederum unter Bezugnahme auf Tabelle 5 verstanden werden, daß die Ganzzahl- und/oder Gleitkomma- Funktionseinheiten die Befehle in den Zeilen 1-5 und 13 und die Boolesche Funktionseinheit 70 die Booleschen bitweisen Kombinationsbefehle in den Zeilen 6-8 ausführen werden. Die Steuerfluß- und Verzweigungsbefehle in den Zeilen 9-12 werden durch Elemente der IEU 10 ausgeführt, die in Fig. 1 nicht gezeigt sind.

III. Datenpfade

Die Fig. 2-5 verdeutlichen weitere Einzelheiten der Datenpfade innerhalb der Gleitkomma-, Ganzzahl- bzw. Booleschen Abschnitte der IEU.

A. Datenpfade des Gleitkomma-Abschnitts

Wie in Fig. 2 ersichtlich, ist der Registersatz FB 20 ein Registersatz mit mehreren Ports. In einer Ausgestaltung hat der Registersatz FB 20 zwei Schreibports WFB0-1 und fünf Leseports RDFB0-4. Die Gleitkomma-Funktionseinheit 68 von Fig. 1 ist aus der ALU2 102, FALU 104, MULT 106 und NULL 108 von Fig. 2 zusammengesetzt. Alle Elemente von Fig. 2 mit Ausnahme des Registersatzes 20 und der Elemente 102-108 umfassen die SMC-Einheit B von Fig. 1.
Der externe bidirektionale Datenbus EX_DATA liefert Daten an die Gleitkomma-Lade/Speichereinheit 122. Der Bus für unmittelbare Gleitkomma-Daten LDF_IMED liefert Daten von einem Befehl "Lade unmittelbar". Andere unmittelbare Gleitkomma-Daten werden auf den Bussen RFF1_IMED und RFF2_IMED bereitgestellt, wie etwa im Zuge eines Befehles "Addiere unmittelbar". Daten werden auch auf dem Bus EX_SR_DT in Erwiderung auf einen Befehl "Spezialregister-Move" bereitgestellt. Daten auf den Bussen 114 und 120 können auch von dem in Fig. 3 gezeigten Ganzzahl-Abschnitt stammen.
Die zwei Schreibports WFB0 und WFB1 des Gleitkomma-Registersatzes sind mit den Schreibmultiplexern 110-0 bzw. 110-1 verbunden. Die Schreibmultiplexer 110 empfangen Daten von: der ALU0 oder SHF0 des Ganzzahl-Abschnittes von Fig. 3; der FALU; der MULT; der ALU2; entweder von EX_SR_DT oder LDF_IMED; und von EX_DATA. Fachleute werden verstehen, daß Steuersignale (nicht gezeigt) bestimmen, welche Eingabe an jedem Port ausgewählt wird, und daß Adreßsignale (nicht gezeigt) bestimmen, in welches Register die Eingabedaten geschrieben werden. Die Multiplexer-Steuerung und die Register-Adressierung gehören zum Fachwissen eines Fachmanns und werden für keinen Multiplexer oder Registersatz in der vorliegenden Erfindung diskutiert werden.
Die fünf Leseports RDFB0 bis RDFB4 des Gleitkomma-Registersatzes sind jeweils mit Lesemultiplexern 112-0 bis 112-4 verbunden. Jeder Lesemultiplexer empfängt auch Daten von: entweder EX_SR_DT oder LDF_IMED auf dem Lade-Unmittelbar-Umgehungsbus 126; von dem Lade- Externdaten-Umgehungsbus 127, der es externen Ladedaten ermöglicht, den Registersatz FB zu übergehen; der Ausgabe der ALU2 102, die Ganzzahl-Operationen ausführt, die keine Multiplikationsoperationen sind; von der FALU 104, die Gleitkomma-Operationen ausführt, die keine Multiplikationsoperationen sind; von der MULT 106, die Multiplikationsoperationen ausführt; und entweder von der ALU0 140 oder der SHF0 144 des in Fig. 3 gezeigten Ganzzahl-Abschnittes, die Ganzzahl-Operationen, die keine Multiplikationsoperationen sind, bzw. Schiebeoperationen durchführen. Die Lesemultiplexer 112-1 und 112-3 empfangen auch Daten von RFF1_IMED bzw. RFF2_IMED.
Jede Einheit 102-106 von arithmetischem Typ in dem Gleitkomma- Abschnitt empfängt zwei Eingaben, nämlich von Sätzen der ersten bzw. zweiten Quellmultiplexer 51 und 52. Die erste Quelle jeder Einheit ALU2, FALU und MULT stammt von der Ausgabe eines der Lesemultiplexer 112-0 und 112-2, und die zweite Quelle stammt von der Ausgabe eines der Lesemultiplexer 112-1 und 112-3. Die Quellen der FALU und der MULT können auch von dem Ganzzahl-Abschnitt von Fig. 3 über Bus 114 stammen.
Die Ergebnisse der ALU2, FALU und MULT werden den Schreibmultiplexern 110 zur Speicherung in die Gleitkomma-Register RF und auch den Lesemultiplexern 112 zur Wiederverwendung als Operanden nachfolgender Operationen zurückgeliefert. Die FALU gibt auch ein Signal FALU_BD aus, das das Boolesche Ergebnis einer Gleitkomma-Vergleichsoperation angibt. FALU_BD wird direkt aus internen Zero- und Vorzeichenflags der FALU berechnet.
Die Null-Byte-Überprüfungseinrichtung NULL 108 führt Null-Byte- Überprüfungsoperationen an einem Operanden von einem ersten Quellmultiplexer in einem Modus, dem der ALU2, durch. Die NULL 108 gibt ein Boolesches Signal NULLB_BD aus, das angibt, ob der zweiunddreißig Bit breite erste Quell-Operand ein Byte des Wertes Null enthält.
Die Ausgaben der Lesemultiplexer 112-0, 112-1 und 112-4 werden an den Ganzzahl-Abschnitt (der Fig. 3) über Bus 118 geliefert. Die Ausgabe des Lesemultiplexers 112-4 wird auch als STDT_FP- Speicherdaten an die Gleitkomma-Lade/Speichereinheit 122 geliefert.
Die Fig. 5 verdeutlicht weitere Details der Steuerung der Multiplexer S1 und S2. Wie zu sehen ist, kann in einer Ausgestaltung jeder S1-Multiplexer auf Bit B1 des Befehles I und jeder S2- Multiplexer auf Bit B2 des Befehles I ansprechen. Die S1- und S2- Multiplexer wählen die Quellen für die verschiedenen Funktionseinheiten aus. Die Quellen können von jedem der Register- Files stammen, wie durch die B1- und B2-Bits des Befehles selbst gesteuert. Zusätzlich enthält jedes Register-File zwei Lese-Ports, von denen die Quellen stammen können, wie durch in den Figuren nicht gezeigte Hardware gesteuert.

B. Datenpfade des Ganzzahl-Abschnitts

Wie aus Fig. 3 ersichtlich ist, hat auch der Registersatz A 18 mehrere Ports. In einer Ausgestaltung hat der Registersatz A 18 zwei Schreibports WA0-1 und fünf Leseports RDA0-4. Die Ganzzahl- Funktionseinheit 66 von Fig. 1 ist aus der ALU0 140, ALU1 142, SHF0 144 und NULL 146 von Fig. 3 zusammengesetzt. Alle Elemente von Fig. 3 mit Ausnahme des Registersatzes 18 und der Elemente 140-146 umfassen die SMC-Einheit A von Fig. 1.
Der externe Datenbus EX_DATA liefert Daten an die Ganzzahl- Lade/Speichereinheit 152. Unmittelbare Ganzzahl-Daten auf Bus LDI_IMED werden in Erwiderung auf einen Befehl "Lade unmittelbar" bereitgestellt. Andere unmittelbare Ganzzahl-Daten werden auf den Bussen RFA1_IMED und RFA2_IMED in Erwiderung auf Befehle, die keine unmittelbaren Ladebefehle sind, bereitgestellt, wie etwa ein "Addiere unmittelbar". Daten werden auch auf dem Bus EX-SR-DT in Erwiderung auf einen Befehl "Spezialregister-Move" bereitgestellt. Daten können auch von dem (in Fig. 2 gezeigten) Gleitkomma-Abschnitt über die Busse 116 und 118 stammen.
Die zwei Schreibports WA0 und WA1 des Ganzzahl-Registersatzes sind mit Schreibmultiplexern 148-0 bzw. 148-1 verbunden. Die Schreibmultiplexer 148 empfangen Daten von: der FALU oder MULT des Gleitkomma-Abschnittes (der Fig. 2); der ALU0; der ALU1; der SHF0; entweder von EX_SR_DT oder LDI_IMED; und von EX_DATA.
Die fünf Leseports RDA0 bis RDA4 des Ganzzahl-Registersatzes sind mit jeweiligen Lesemultiplexern 150-0 bis 150-4 verbunden. Jeder Lesemultiplexer empfängt auch Daten von: entweder EX_SR_DT oder LDI IMED über den Lade-unmittelbar-Umgehungsbus 160; den Lade- Externdaten-Umgehungsbus 154, der es externen Ladedaten ermöglicht, den Registersatz A zu übergehen; der ALU0; der ALU1; der SHF0; und entweder der FALU oder der MULT des Gleitkomma-Abschnittes (der Fig. 2). Die Lesemultiplexer 150-1 und 150-3 empfangen auch Daten von RFA1_IMED bzw. RFA2_IMED.
Jede Einheit 140-144 vom arithmetischen Typ in dem Ganzzahl- Abschnitt empfängt zwei Eingaben, von entsprechenden Sätzen der ersten und zweiten Quellmultiplexer S1 und S2. Die erste Quelle von ALU0 stammt von entweder der Ausgabe des Lesemultiplexers 150-2, von einer zweiunddreißig Bit breiten Konstante Null (0000hex) oder vom Gleitkomma-Lesemultiplexer 112-4. Die zweite Quelle der ALU0 stammt von entweder dem Lesemultiplexer 150-3 oder dem Gleitkomma- Lesemultiplexer 112-1. Die erste Quelle der ALU1 stammt von entweder dem Lesemultiplexer 150-0 oder von IF_PC. IF_PC wird bei der Berechnung einer Rückkehr-Adresse verwendet, die von der Befehlsholeinheit (nicht gezeigt) infolge der Fähigkeit der IEU benötigt wird, Befehle in einer nicht der Reihenfolge entsprechenden Abfolge auszuführen ("out-of-order"). Die zweite Quelle der ALU1 stammt von entweder dem Lesemultiplexer 150-1 oder von CF_OFFSET. CF_OFFSET wird bei der Berechnung einer Rückkehr-Adresse für einen CALL-Befehl ebenfalls infolge der Out-of-order-Fähigkeit verwendet.
Die erste Quelle des Schiebers (Shifters) SHF0 144 stammt von entweder den Gleitkomma-Lesemultiplexern 112-0 oder 112-4 oder von irgendeinem Ganzzahl-Lesemultiplexer 150. Die zweite Quelle von SHF0 stammt entweder von den Gleitkomma-Lesemultiplexern 112-0 oder 112-4 oder von den Ganzzahl-Lesemultiplexern 150-0, 150-2 oder 150-4. Der SHF0 übernimmt eine dritte Eingabe von einem Schiebebetragsmultiplexer (SA). Die dritte Eingabe steuert, wie weit geschoben werden soll, und wird von dem SA-Multiplexer entweder von dem Gleitkomma-Lesemultiplexer 112-1, dem Ganzzahl-Lesemultiplexer 150-1 oder 150-3 oder von einer fünf Bit breiten Konstante Einunddreißig (11111&sub2; oder 31&sub1;&sub0;) übernommen. Der Schieber SHF0 erfordert eine vierte Eingabe von dem Größenmultiplexer (S). Die vierte Eingabe steuert, wieviele Daten zu schieben sind, und wird von dem S-Multiplexer entweder vom Lesemultiplexer 150-1, vom Lesemultiplexer 150-3 oder von einer fünf Bit breiten Konstante Sechzehn (10000&sub2; oder 16&sub1;&sub0;) übernommen.
Die Ergebnisse der ALU0, ALU1 und SHF0 werden den Schreibmultiplexern 148 zur Speicherung in die Ganzzahl-Register RA und auch den Lesemultiplexern 150 zur Wiederverwendung als Operanden in nachfolgenden Operationen zurückgeliefert. Die Ausgabe entweder der ALU0 oder der SHF0 wird dem Gleitkomma-Abschnitt von Fig. 3 über den Bus 120 geliefert. Die ALU0 und ALU1 geben auch Signale ALU0_BD bzw. ALU1_BD aus, die die Booleschen Ergebnisse der Ganzzahl-Vergleichs-Operationen angeben. ALU0_BD und ALU1_BD werden direkt aus den Zero- und Vorzeichenflags der jeweiligen Funktionseinheiten berechnet. Die ALU0 gibt auch die Signale EX_TADR und EX_VM_ADR aus. EX_TADR ist die für einen absoluten Verzweigungsbefehl erzeugte Zieladresse und wird der IFU (nicht gezeigt) zum Holen des Zielbefehls übermittelt. EX_VM_ADR ist eine virtuelle Adresse, die für alle Ladevorgänge vom Speicher und Speichervorgänge in den Speicher verwendet wird, und wird der VMU (nicht gezeigt) zur Adreß-Übersetzung übermittelt.
Die Null-Byte-Überprüfungseinrichtung NULL 146 führt Null-Byte- Überprüfungsoperationen auf einem Operanden von einem ersten Quellmultiplexer durch. In einer Ausgestaltung stammt der Operand von der ALU0. Die NULL 146 gibt ein Boolesches Signal NULLA_BD aus, das angibt, ob der zweiunddreißig Bit breite erste Quelloperand ein Byte des Wertes Null enthält.
Die Ausgaben der Lesemultiplexer 150-0 und 150-1 werden an den Gleitkomma-Abschnitt (der Fig. 2) über Bus 114 geliefert. Die Ausgabe des Lesemultiplexers 150-4 wird auch als STDT INT- Speicherdaten an die Ganzzahl-Lade/Speichereinheit 152 geliefert.
Ein Steuerbit PSR[7] wird an den Registersatz A 18 geliefert. Es ist dieses Signal, welches in Fig. 1 von der Modus-Steuereinheit 44 an den IEU-Modus-Ganzzahlschalter 34 über Leitung 46 bereitgestellt wird. Der IEU-Modus-Ganzzahlschalter liegt innerhalb des Registersatzes A 18, wie in Fig. 3 gezeigt.
Die Fig. 6 verdeutlicht weitere Details der Steuerung der S1- und S2-Multiplexer. Das Signal ALU0_BD sei erwähnt.

C. Datenpfade des Booleschen Abschnitts

Wie aus Fig. 4 ersichtlich, verfügt auch der Registersatz C 22 über mehrere Ports. In einer Ausgestaltung hat der Registersatz C 22 zwei Schreibports WC0-1 und fünf Leseports RDA0-4. Alle Elemente von Fig. 4 mit Ausnahme des Registersatzes 22 und der Booleschen Kombinationseinheit 70 umfassen die SMC-Einheit C von Fig. 1.
Die zwei Schreibports WC0 und WC1 des Booleschen Registersatzes sind mit den Schreibmultiplexern 170-0 bzw. 170-1 verbunden. Die Schreibmultiplexer 170 empfangen Daten von: der Ausgabe der Booleschen Kombinationseinheit 70, die das Boolesche Ergebnis einer Booleschen Kombinationsoperation angibt; von ALU0_BD von dem Ganzzahl-Abschnitt von Fig. 3, das das Boolesche Ergebnis eines Ganzzahlvergleichs angibt; von FALU_BD von dem Gleitkomma-Abschnitt von Fig. 2, das das Boolesche Ergebnis eines Gleitkomma-Vergleichs angibt; entweder von ALU1_BD_P von der ALU1, das die Ergebnisse eines Vergleichsbefehls in der ALU1 angibt, oder von NULLA_BD von der NULL 146, das ein Null-Byte in dem Ganzzahl-Abschnitt angibt; und entweder von ALU2_BD_P von der ALU2, das die Ergebnisse einer Vergleichsoperation in der ALU2 angibt, oder von NULLB_BD von der NULL 108, das ein Null-Byte in dem Gleitkomma-Abschnitt angibt. In einem Modus werden die Signale ALU0_BD, ALU1_BD, ALU2_BD und FALU_BD nicht von den Datenpfaden übernommen, sondern werden als Funktion des Zeroflags, Minusflags, Carryflags und anderer Bedingungsflags in der PSR berechnet. In einem Modus, in dem bis zu acht Befehle in einem Augenblick in der IEU ausgeführt werden können, behält die IEU bis zu acht PSRs bei.
Der Boolesche Registersatz C ist auch mit dem Bus EX_SR_DT zur Verwendung mit Befehlen "Spezialregister-Move" verbunden. Die CSR kann als Ganzes beschrieben oder gelesen werden, als ob sie ein einziges 32-Bit-Register wäre. Dies ermöglicht schnelles Speichern und Wiederherstellen von Maschinenzustands-Informationen, wie es bei bestimmten drastischen Systemfehlern oder bei bestimmten Formen von Kontextumschaltung im großen Maßstab erforderlich sein kann.
Die fünf Leseports RDC0 bis RDC3 des Booleschen Registersatzes sind mit jeweiligen Lesemultiplexern 172-0 bis 172-4 verbunden. Die Lesemultiplexer 172 empfangen denselben Satz von Eingaben wie die Schreibmultiplexer 170. Die Boolesche Kombinationseinheit 70 empfängt Eingaben von den Lesemultiplexern 170-0 und 170-1. Die Lesemultiplexer 172-2 bzw. 172-3 liefern Signale BLBP CPORT und BLBP_DPORT. BLBP_CPORT wird als Basis für Bedingungsverzweigungsbefehle in der IEU verwendet. BLBP_DPORT wird in dem Befehl "Addiere mit Boole" verwendet, der ein Ganzzahl- Register in dem A- oder B-Satz auf Null oder Eins (mit führenden Nullen) abhängig von dem Inhalt eines Registers in dem C-Satz setzt. Der Leseport RDC4 wird gegenwärtig nicht verwendet und ist für zukünftige Erweiterungen der Booleschen Funktionalität der IEU reserviert.

IV. Schlußfolgerung

Während die Merkmale und Vorteile der vorliegenden Erfindung im Hinblick auf besondere Ausgestaltungen derselben und in unterschiedlicher Ausführlichkeit beschrieben worden sind, wird es ersichtlich sein, daß die Erfindung nicht auf die beschriebenen Ausgestaltungen beschränkt ist. Die nachfolgenden Patentansprüche definieren den Schutzbereich der Erfindung.

Claims

1. Datenverarbeitungssystem, das eine zentrale Verarbeitungseinheit (CPU) enthält, die Operationen durch Ausführen von Instruktionen ausführt, mit einem Datenregistersystem (10), das umfaßt:

einen ersten Registersatz (18), der eine Vielzahl von ersten Registern (24) jeweils zum Halten von Ganzzahldaten enthält, wobei die Ganzzahldaten eine erste Datenbreite aufweisen;

einen zweiten Registersatz (20), der eine Vielzahl von zweiten Registern (48, 50) jeweils zum Halten von Ganzzahldaten oder Gleitkommadaten enthält, wobei die Gleitkommadaten eine zweite Datenbreite aufweisen, die größer als die erste Datenbreite ist, und wobei eine spezifische Instruktion (Fig. 7, I) ein Feld (I[25], I[15], I[5]) enthält, das angibt, auf welches der ersten und zweiten Registersätze in Antwort auf eine Ausführung der spezifischen Instruktion zugegriffen werden soll;

Mittel (74, 76), die auf das Feld ansprechen, zum Zugreifen auf den ersten Registersatz (18) oder den zweiten Registersatz (20) wie durch das Feld angegeben, enthaltend

i) Lesemittel (150, 112) zum Lesen eines Operandenwertes von entweder dem ersten Registersatz (18) oder dem zweiten Registersatz (20) wie durch das Feld angegeben, und

ii) Schreibmittel (148, 110) zum Schreiben eines Ergebniswertes in den ersten Registersatz (18) oder den zweiten Registersatz (20) wie durch das Feld angegeben.

2. Datenverarbeitungssystem nach Anspruch 1, wobei die ersten und zweiten Registersätze (18, 20) jeweils zwei Schreibports (WA0-1, WFB0-1) und fünf Leseports (RDA0-4, RDFB0-4) aufweisen.

3. Datenverarbeitungssystem nach Anspruch 1, weiterhin Ausführungsmittel (66, 68) zum Ausführen der spezifischen Instruktion (I) umfassend, wobei die spezifische Instruktion eine Operation bei Operanden ausführt, um ein Ergebnis zu erzeugen, wobei die spezifische Instruktion eine jeweilige Quelladresse (I[15], I[14:10], I[5], I[4:0]) für jeden Operanden und eine Zieladresse (I[25], I[20:16]) für das Ergebnis der spezifischen Instruktion angibt und wobei jede Adresse einen Registersatz und ein Offset angibt.

4. Datenverarbeitungssystem nach Anspruch 1, wobei die spezifische Instruktion (I) eine erste und eine zweite Quelladresse (I[15], I[14:10], I[5], I[4:0]) und eine Zieladresse (I[25], I[20:16]) angeben kann, wobei jede Adresse einen der ersten oder zweiten Registersätze (18, 20) angibt, so daß die spezifische Instruktion (I) Zugriff auf beide Registersätze erfordert.

5. Datenverarbeitungssystem nach Anspruch 4, wobei die Mittel (74, 76) zum Zugreifen einen parallelen Zugriff auf sowohl den ersten als auch den zweiten Registersatz (18, 20) über die spezifische Instruktion (I) bereitstellt.

6. Datenverarbeitungssystem nach Anspruch 1, wobei die erste Datenbreite zweiunddreißig Bits und die zweite Datenbreite vierundsechzig Bits beträgt.

7. Datenverarbeitungssystem nach Anspruch 1, weiterhin Verarbeitungsmittel (14) zum Ausführen von Instruktionen (I) umfassend, enthaltend:

Boolesche Ausführungsmittel (70) zum Ausführen von Booleschen Kombinationsinstruktionen, die jeweils auf einen oder mehrere Boolesche Operanden wirken, um ein Boolesches Ergebnis zu erzeugen, wobei jede Boolesche Kombinationsinstruktion eines oder mehrere Boolesche Felder enthält, die einen Ort jedes Operanden und Ergebnisses angeben,

Ganzzahlausführungsmittel (66) zum Ausführen von Ganzzahlinstruktionen, die jeweils auf einen oder mehrere Ganzzahloperanden wirken, um ein Ganzzahlergebnis zu erzeugen, wobei jede Ganzzahlinstruktion eines oder mehrere Ganzzahlfelder enthält, die einen Ort jedes Operanden und Ergebnisses angeben, und

Gleitkommaausführungsmittel (68) zum Ausführen von Gleitkommainstruktionen, die jeweils auf einen oder mehrere Gleitkommaoperanden wirken, um ein Gleitkommaergebnis zu erzeugen, wobei jede Gleitkommainstruktion ein oder mehrere Gleitkommafelder enthält, die einen Ort jedes Operanden und Ergebnisses angeben.

8. Datenverarbeitungssystem nach Anspruch 7, weiterhin einen Booleschen Registersatz (22) mit einer Vielzahl von Booleschen Registern (RC) umfassend, wobei jedes Boolesche Register zum Halten eines der Booleschen Operanden oder Booleschen Ergebnisse ist.

9. Datenverarbeitungssystem nach Anspruch 8, wobei die Vielzahl von Booleschen Registern (RC) enthält:

i) einen ersten Satz von Booleschen Registern (54), und

ii) einen zweiten Satz von Booleschen Registern (60),

mit der Vielzahl von Booleschen Registern (RC) verbundene Mittel (62) zum Auswählen des ersten oder zweiten Satzes von Booleschen Registern (54, 60) als einem gegenwärtig aktiven Satz;

wobei die Booleschen Ausführungsmittel (70) auf die Mittel (62) zum Auswählen ansprechen und Ergebnisse in lediglich den gegenwärtig aktiven Satz von den Booleschen Registern speichern, und

auf die Ausführung einer gegebenen Booleschen Instruktion durch die Booleschen Ausführungsmittel (70) ansprechende Mittel (80) zum Speichern des Ergebnisses der gegebenen Booleschen Instruktion in eines der Booleschen Register, wobei das eine Boolesche Register durch sie gegebene Boolesche Instruktion als das Ziel ihres Booleschen Ergebnisses angezeigt wird.

10. Datenverarbeitungssystem nach Anspruch 7, wobei die Verarbeitungsmittel (14) umfassen:

numerische Ausführungsmittel (102, 104) zum Ausführen von numerischen Vergleichsinstruktionen, um zwei numerische Mehrbitoperanden zu vergleichen und entsprechend ein Einzelbit-Boolewertergebnis zu erzeugen.