DE69029046T2 - Contacts for semiconductor devices - Google Patents

Contacts for semiconductor devices

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Description

Die vorliegende Erfindung bezieht sich allgemein auf das Prozessieren bzw. Herstellen einer integrierten Halbleiterschaltung, und insbesondere auf verbessernde Abdeckschritte für Metallsignalleitungen an Kontakten und anderen Plätzen.The present invention relates generally to processing or manufacturing a semiconductor integrated circuit, and more particularly to improved covering steps for metal signal lines at contacts and other locations.

Da integrierte Schaltungen mit zunehmend geringeren konstruktiven Maßgaben konstruiert werden, ist es wichtig, daß das Metall zu aktiven Kontaktbereichen ebenfalls kleiner gemacht wird, um den Gesamtbereich des Schaltplanes zu verringern. Aufgrund von räumlichen Überlegungen bei kleineren Geometrien werden einige Arten von selbstanordnenden bzw. selbstausrichtenden Verfahren zur Herstellung von Kontaktöffnungen üblicherweise gefordert.As integrated circuits are designed to increasingly tighter structural constraints, it is important that the metal to active contact areas also be made smaller to reduce the overall area of the circuit plan. Due to spatial considerations in smaller geometries, some type of self-assembling or self-aligning process for forming contact openings is commonly required.

Beispiele früherer Technologien, die verwendet wurden, um selbstausrichtende Kontakte herzustellen, sind in A NEW SELF-ALIGNED CONTACT TECHNOLOGY, Sakamoto und Hamano, 1980 IEDM proceedings&sub1; Seiten 136-139; und A SUPER SELF-ALIGNED SOURCE/DRAIN MOSFET, C.K. Lau et al., 1987 IEDM proceedings, Seiten 158-361, beschrieben.Examples of earlier technologies used to make self-aligned contacts are described in A NEW SELF-ALIGNED CONTACT TECHNOLOGY, Sakamoto and Hamano, 1980 IEDM proceedings₁, pages 136-139; and A SUPER SELF-ALIGNED SOURCE/DRAIN MOSFET, C.K. Lau et al., 1987 IEDM proceedings, pages 158-361.

Die AU-B-36307/84 offenbart ein Verfahren zum Ebnen eines integrierten Schaltungschips, in dem zwei Glasschichten auf die integrierte Schaltung aufgetragen werden und zumindest die obere Schicht durch Erhitzen wieder verflüssigt wird.AU-B-36307/84 discloses a method for planarizing an integrated circuit chip in which two glass layers are applied to the integrated circuit and at least the upper layer is re-liquefied by heating.

Die Bezugsstelle von Sakamoto zeigt die Verwendung von Bereichen aus Polysilizium, die über aktiven Kontaktbereichen mit kleineren Kontaktöffnungen in einer Glasschicht angeordnet sind, durch die das Metall Kontakt zu derartigen Bereichen aus Polysilizium herstellt. Die Bezugsquelle von Lau zeigt die Verwendung einer selektiven Silizium-Wachstumsepitaxie, um vergrößerte Bereiche auszubilden, die Kontakt zu Wolframpfropfen bzw. -flecken oder -steckern herstellen. Diese Wolframflecken sind in relativ kleinen Kontaktöffnungen durch eine BPSG-Glasschicht hergestellt worden.The reference by Sakamoto shows the use of polysilicon regions over active contact areas with smaller contact openings in a glass layer through which the metal makes contact with such areas of polysilicon. Lau's reference shows the use of selective silicon growth epitaxy to form enlarged areas that make contact with tungsten patches or plugs. These tungsten patches are formed in relatively small contact openings through a BPSG glass layer.

Kontakteinschnitte mit steilen Seiten, insbesondere in Kontaktöffnungen, die einen Bereich mit kleinem Querschnitt haben, können zu der Bildung von Hohlräumen innerhalb der Kontaktöffnung führen und die Kontaktabdeckung unvollständig machen. Dies verschlechtert die elektrischen Charakteristiken des Kontakts von dem Metall zum Silizium.Contact cuts with steep sides, especially in contact openings that have a small cross-sectional area, can lead to the formation of voids within the contact opening and make the contact coverage incomplete. This degrades the electrical characteristics of the contact from the metal to the silicon.

Ein darauf bezogenes Problem ist die Abdeckung der Metallstufe über die Signalleitungen aus Polysilizium. Die Metallspuren neigen dazu, an den Kanten solcher Stufen dünner zu sein, was zu Elektromigrationsproblemen führt, insbesondere bei den kleineren Geometrien.A related issue is the coverage of the metal step over the polysilicon signal lines. The metal traces tend to be thinner at the edges of such steps, leading to electromigration problems, especially in the smaller geometries.

Ein Halbleiter-Herstellungsverfahren wäre wünschenswert, um selbstausrichtende Kontakte zur Verfügung zu stellen, die zur Verwendung mit kleinen Geometrien bzw. Abmessungen brauchbar sind. Für ein derartiges Herstellungsverfahren wäre es auch wünschenswert, die Metallabdeckungsprobleme bei Kontakten und über Stufen zu minimieren, die steil geneigte Seiten haben.A semiconductor manufacturing process would be desirable to provide self-aligning contacts suitable for use with small geometries. It would also be desirable for such a manufacturing process to minimize metal coverage problems at contacts and over steps that have steeply sloped sides.

Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Herstellungstechnologie für Halbleiter zum Herstellen von selbstausrichtenden Kontakten zur Verfügung zu stellen, das zur Verwendung mit kleinen Geometrien brauchbar ist.It is therefore an object of the present invention to provide a semiconductor manufacturing technology for producing self-aligned contacts that is suitable for use with small geometries.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein solches Herstellungsverfahren für Halbleiter zur Verfügung zu stellen, das schräge bzw. geneigte Seiten an Kontaktöffnungen zur Verfügung stellt.It is a further object of the present invention to provide such a manufacturing method for semiconductors that provides inclined or slanted sides of contact openings.

Es ist eine andere Aufgabe der vorliegenden Erfindung, ein derartiges Herstellungsverfahren für Halbleiter zur Verfügung zu stellen, das geneigte Seitenwände für Stufen über darunterliegende Signalleitungen aus Polysilizium zur Verfügung stellt.It is another object of the present invention to provide such a semiconductor manufacturing process that provides sloped sidewalls for steps over underlying polysilicon signal lines.

Es ist eine noch weitere Aufgabe der vorliegenden Erfindung, ein derartiges Herstellungsverfahren für Halbleiter zur Verfügung zu stellen, das leicht zur Verwendung an herkömmliche Verfahrensabläufe für die Herstellung von integrierten Schaltungen angepaßt werden kann.It is a still further object of the present invention to provide such a semiconductor manufacturing process that can be easily adapted for use in conventional integrated circuit manufacturing processes.

Die vorliegende Erfindung stellt ein Verfahren zur Verfügung, um geneigte Seitenwände in einer integrierten Schaltung vorzusehen, das folgende Schritte aufweist: auf einem Substrat werden leitende Bereiche der integrierten Schaltung ausgebildet, eine erste isolierende Schicht wird über der Oberfläche der integrierten Schaltung ausgebildet, die erste isolierende Schicht wird anisotrop geätzt, um steil geneigte Seitenwandabstandshalter auf den leitenden Bereichen auszubilden, aktive Bereiche werden in freigelegten Bereichen des Substrats ausgebildet, eine zweite isolierende Schicht aus wiederverflüssigbarem Material wird über der integrierten Schaltung ausgebildet, die zweite isolierende Schicht wird erhitzt, um die Schicht teilweise dazu zu veranlassen, von den höheren Bereichen der integrierten Schaltung zu deren niedrigeren Bereichen zu fliessen, und die zweite isolierende Schicht wird anisotrop geätzt, um füllende Bereiche an Kontakten zwischen unteren Abschnitten der Seitenwandabstandshalter und den aktiven Bereichen auszubilden, wobei die füllenden Bereiche weniger steil sind als die Seitenwandabstandshalter.The present invention provides a method of providing sloped sidewalls in an integrated circuit, comprising the steps of forming conductive regions of the integrated circuit on a substrate, forming a first insulating layer over the surface of the integrated circuit, anisotropically etching the first insulating layer to form steeply sloped sidewall spacers on the conductive regions, forming active regions in exposed regions of the substrate, forming a second insulating layer of reflowable material over the integrated circuit, heating the second insulating layer to partially cause the layer to flow from the higher regions of the integrated circuit to the lower regions thereof, and anisotropically etching the second insulating layer to form filling regions at contacts between lower portions of the sidewall spacers and the active areas, with the filling areas being less steep than the side wall spacers.

Die vorliegende Erfindung stellt auch eine integrierte Halbleiterschaltung zur Verfügung, die aufweist:The present invention also provides a semiconductor integrated circuit comprising:

mehrere leitende Bereiche, die auf einem Substrat angeordnet sind;a plurality of conductive regions arranged on a substrate;

isolierende Seitenwand-Abstandshalter, die relativ steil geneigte Seitenflächen haben, die auf den Seitenflächen der leitenden Bereiche ausgebildet sind;insulating sidewall spacers having relatively steeply inclined side surfaces formed on the side surfaces of the conductive regions;

aktive Bereiche in Bereichen des Substrats zwischen benachbarten Seitenwand-Abstandshaltern der leitenden Bereiche; undactive regions in regions of the substrate between adjacent sidewall spacers of the conductive regions; and

geneigte isolierende Füllbereiche, die an Kontakten zwischen unteren Abschnitten der Seitenwand-Abstandshalter und den aktiven Bereichen angeordnet sind, wobei die Füllbereiche relativ flach geneigte Oberflächen zwischen den Seitenwand-Abstandshaltern und den aktiven Bereichen ausbilden.inclined insulating fill regions disposed at contacts between lower portions of the sidewall spacers and the active regions, the fill regions forming relatively flat inclined surfaces between the sidewall spacers and the active regions.

Die neuen Merkmale, die als für die Erfindung als charakteristisch angenommen werden, werden in den beigefügten Ansprüchen hervorgehoben. Die Erfindung selbst, wie auch die bevorzugte Weise, diese zu verwenden, und deren weitere Aufgaben und Vorteile werden am besten unter Bezugnahme auf die folgende im einzelnen dargestellte Beschreibung einer beispielhaften Ausführungsform zu verstehen sein, wenn diese in Verbindung mit den begleitenden Darstellungen gelesen wird, in denen:The novel features believed to be characteristic of the invention are pointed out in the appended claims. The invention itself, as well as the preferred mode of using it, and further objects and advantages thereof, will best be understood by reference to the following detailed description of an exemplary embodiment when read in conjunction with the accompanying drawings in which:

Fig. 1-6 einen bevorzugten Verfahrensablauf gemäß der vorliegenden Erfindung darstellen.Fig. 1-6 illustrate a preferred process sequence according to the present invention.

Die Verfahrensschritte und Strukturen, die unten beschrieben sind, bilden keinen vollständigen Verfahrensablauf zur Herstellung integrierter Schaltungen. Die vorliegende Erfindung kann in Verbindung mit gegenwärtig im Stand der Technik benutzten Herstellungstechnologien für integrierte Schaltungen in die Tat umgesetzt werden und nur so viele der üblicherweise realisierten Verfahrensschritte werden einbezogen, wie sie erforderlich sind, um die vorliegende Erfindung zu verstehen. Die Fig. 1-6 stellen einen Querschnitt eines Abschnittes einer integrierten Schaltung während der Herstellung dar. Die Figuren sind nicht maßstabsgetreu gezeichnet, sondern sind stattdessen aufgesetzt worden, um die wichtigen Merkmale der Erfindung darzustellen.The process steps and structures described below do not constitute a complete process flow for manufacturing integrated circuits. The present The invention may be practiced in conjunction with integrated circuit fabrication technologies currently used in the art, and only as many of the commonly practiced process steps are included as are necessary to understand the present invention. Figures 1-6 illustrate a cross-section of a portion of an integrated circuit during fabrication. The figures are not drawn to scale, but instead have been drawn to illustrate the important features of the invention.

Bezugnehmend auf Fig. 1 ist eine integrierte Schaltung in einem Substrat 10 auszubilden. Ausgewählte Bereiche des Substrats 10 werden oxidiert, um ein Feldoxid 12 zu bilden, wie es im Stand der Technik bekannt ist. Aktive Einrichtungen werden in jenen Abschnitten des Substrats 10 ausgebildet, die nicht durch das Feldoxid 12 bedeckt sind.Referring to Fig. 1, an integrated circuit is to be formed in a substrate 10. Selected areas of the substrate 10 are oxidized to form a field oxide 12, as is known in the art. Active devices are formed in those portions of the substrate 10 not covered by the field oxide 12.

Nachdem die aktiven Bereiche festgelegt worden sind und, wie im Stand der Technik bekannt, notiert worden sind, wird eine Gate-Oxidschicht 14 über den aktiven Bereichen aufgewachsen. Eine Schicht aus polykristallinem Silizium wird dann über der gesamten Oberfläche des Chips abgeschieden bzw. angeordnet. Diese Schicht 16 wird mit einem Muster bzw. einer Struktur versehen, um Gates von Einrichtungen und Zwischenverbindungsleitungen auszubilden. Eine Siliziumschicht 18, wie etwa Tantaldisilizid (TaSi&sub2;) oder Titandisilizid (TiSi&sub2;), wird bevorzugt über der Schicht 16 aus polykristallinem Silizium ausgebildet, um den Widerstand zu verringern.After the active regions have been defined and notated as is known in the art, a gate oxide layer 14 is grown over the active regions. A layer of polycrystalline silicon is then deposited over the entire surface of the chip. This layer 16 is patterned to form device gates and interconnect lines. A silicon layer 18, such as tantalum disilicide (TaSi2) or titanium disilicide (TiSi2), is preferably formed over the polycrystalline silicon layer 16 to reduce resistance.

Eine Schicht aus Oxid 20 wird unter Verwendung einer chemischen Dampfabscheidung (CVD), gefolgt durch die Ausbildung einer Nitridschicht 22 (Si&sub3;N&sub4;), abgeschieden, die auch bevorzugt unter Verwendung eines CVD-Verfahrens ausgebildet wird.A layer of oxide 20 is deposited using chemical vapor deposition (CVD), followed by the formation of a nitride layer 22 (Si₃N₄) which is also preferably formed using a CVD process.

Bezugnehmend auf Fig. 2 wird die integrierte Schaltung dann mit einer Struktur bzw. einem Muster versehen und unter Verwendung bekannter Techniken geätzt, um die Gates 24 der Transistoreinrichtungen und die Verbindungs- bzw. Zwischenverbindungsbereiche 26 zu bilden. Jeder Gatebereich 24 eines Transistors besteht aus einem Gate-Oxid-Polysilizium/Silizid-Oxid-Nitrid-Stapel bzw. -Schichtenfolge. Zwischenverbindungsbereiche 26 sind ähnlich&sub1; ohne die Gate- Oxidschichten 14.Referring to Figure 2, the integrated circuit is then patterned and etched using known techniques to form the gates 24 of the transistor devices and the interconnect regions 26. Each transistor gate region 24 is comprised of a gate oxide polysilicon/silicide oxide nitride stack. Interconnect regions 26 are similar without the gate oxide layers 14.

Nachdem die Gates strukturiert sind, werden leicht dotierte Bereiche 28 durch Ionenimplantation erzeugt. Diese Bereiche 28 werden verwendet, um leicht dotierte Drainstrukturen (LDD) auszubilden, wie es im Stand der Technik bekannt ist. Nach der Implantation der LDD und dem Glühen bzw. Tempern wird eine undotierte Schicht 30 aus Niedertemperaturoxid (LTO) über den gesamten Chip unter Verwendung von CVD abgeschieden.After the gates are patterned, lightly doped regions 28 are created by ion implantation. These regions 28 are used to form lightly doped drain structures (LDD) as is known in the art. After implantation of the LDD and annealing, an undoped layer 30 of low temperature oxide (LTO) is deposited over the entire chip using CVD.

Bezugnehmend auf Fig. 3 wird die LTO-Schicht 30 unter Verwendung einer anisotropen Plasmaätzung rückgeätzt, wobei sich ein Seitenwand-Abstandshalter 32 seitlich entlang den Gates 24 und zwischenverbindungen 26 ergeben, wie es im Stand der Technik bekannt ist. Stark dotierte Source-/Drainbereiche 34 werden dann durch Ionenimplantation und Glühen bzw. Tempern gebildet, wie es im Stand der Technik bekannt ist.Referring to Figure 3, the LTO layer 30 is etched back using an anisotropic plasma etch, resulting in a sidewall spacer 32 laterally along the gates 24 and interconnects 26, as is known in the art. Heavily doped source/drain regions 34 are then formed by ion implantation and annealing, as is known in the art.

Bezugnehmend auf Fig. 4 wird eine Schicht 36 aus Phosphorsilikatglas (PSG) oder Borphosphorsilikatglas (BPSG) über der integrierten Schaltung ausgebildet. Wenn zum Ausbilden CVD verwendet wird, stimmt die BPSG-Schicht 36 im wesentlichen mit der Topographie der darunterliegenden Einrichtung überein. Nach dem Abscheiden wird die BPSG-Schicht 36 erhitzt, um wieder flüssig zu werden, wobei deren Oberfläche geglättet bzw. ausgeglichen wird.Referring to Fig. 4, a layer 36 of phosphosilicate glass (PSG) or borophosphosilicate glass (BPSG) is formed over the integrated circuit. When CVD is used for formation, the BPSG layer 36 substantially matches the topography of the underlying After deposition, the BPSG layer 36 is heated to become liquid again, thereby smoothing or leveling its surface.

Bezugnehmend auf Fig. 5 wird die BPSG-Schicht 36 unter Verwendung einer anisotropen Plasmaätzung rückgeätzt, wobei sich die Ausbildung der Füllbereiche 38 seitlich entlang steiler Seitenwände, wie etwa jenen, die durch die Seitenwand-Abstandshalter 32 gebildet sind, ergibt. Die Nitridschicht 22 wirkt als ein Ätzstopp für die BPSG-Schicht 36, um die Gates 24 und die Zwischenverbindungsbereiche 26 zu schützen.Referring to Figure 5, the BPSG layer 36 is etched back using an anisotropic plasma etch, resulting in the formation of the fill regions 38 laterally along steep sidewalls, such as those formed by the sidewall spacers 32. The nitride layer 22 acts as an etch stop for the BPSG layer 36 to protect the gates 24 and the interconnect regions 26.

Die Wiederverflüssigung der BPSG-Schicht 36 vor dem Rückätzen veranlaßt den Füllbereich 38 dazu, einen relativ angenehm bzw. sanft geneigten Querschnitt zu haben. Falls die BPSG-Schicht 36 ohne Wiederverflüssigung rückgeätzt wird, neigen die Füllbereiche 38 dazu, einen steileren Querschnittsbereich ähnlich zu dem der Seitenwand-Abstandshalter 32 zu haben.Reflowing the BPSG layer 36 prior to etching back causes the fill regions 38 to have a relatively gently sloped cross-section. If the BPSG layer 36 is etched back without reflowing, the fill regions 38 tend to have a steeper cross-sectional area similar to that of the sidewall spacers 32.

Bezugnehmend auf Fig. 6 wird eine Schicht aus Barrieremetall 40, wie etwa Titanwaifram (TiW) über der Oberfläche des Chips abgeschieden, falls gewünscht, gefolgt durch eine Schicht 42 eines Metalls, wie etwa Aluminium. Die Metalischicht 42 stellt einen Kontakt zu den Source-/Drainbereichen 32 durch die Barrieremetallschicht 40 her. Falls es für die Metallzwischenverbindungsschicht gewünscht wird, einen Zwischenverbindungsbereich bzw. Verbindungsbereich 26 aus Polysilizium zu kontaktieren, kann vor dem Abscheiden der Metallschichten 40 und 42 ein Zwischenverbindungskontaktbereich 44 festgelegt werden. Die Aluminiumverbindungs- bzw. Zwischenverbindungsschicht 42 wird dann mit einem Muster versehen bzw. strukturiert und passiviert, wie es im Stand der Technik bekannt ist, gefolgt durch das Abscheiden und Strukturieren von zusätzlichen Metallschichten, falls gewünscht.Referring to Fig. 6, a layer of barrier metal 40, such as titanium wafer (TiW), is deposited over the surface of the chip, if desired, followed by a layer 42 of a metal, such as aluminum. The metal layer 42 makes contact with the source/drain regions 32 through the barrier metal layer 40. If it is desired for the metal interconnect layer to contact a polysilicon interconnect region 26, an interconnect contact region 44 may be defined prior to depositing the metal layers 40 and 42. The aluminum interconnect layer 42 is then patterned and passivated as is known in the art, followed by the Depositing and structuring additional metal layers if desired.

Wie aus Fig. 6 zu ersehen ist, ebnen die Füllbereiche 38 das Profil der Kontakte der Source-/Drainbereiche 34 und der Stufen über den Verbindungs- bzw. Zwischenverbindungsbereichen 26. Diese Füllungen 38 ändern das Querschnittsprofil der Stufen von einem nahezu vertikalen zu einem eher sanft bzw. angenehm geneigten Profil. Dies ermöglicht es dem Metall, mit einer äußerst verringerten Aussicht zur Hohlraumausbildung oder unvollständigen Kontaktausbildung abgeschieden zu werden.As can be seen from Figure 6, the fill regions 38 flatten the profile of the contacts of the source/drain regions 34 and the steps above the interconnect regions 26. These fill regions 38 change the cross-sectional profile of the steps from a nearly vertical to a more gently sloped profile. This allows the metal to be deposited with a greatly reduced chance of void formation or incomplete contact formation.

Die Abscheidung bzw. Ablagerung und Strukturierung der verschiedenen Schichten kann variiert werden, um mit den Verfahrensabläufen für die Einrichtungen passend gemacht zu werden, die hergestellt werden. Bei einer typischen Ausführungsform wird die Gateoxidschicht 14 bis zu einer Tiefe von näherungsweise 40 bis 80 nm (400 bis 800 Angström) aufgewachsen bzw. aufgebracht. Die Schicht 16 aus polykristallinem Silizium wird typischerweise näherungsweise 150 nm (1.500 Angström) und die Silizidschicht 18, falls sie verwendet wird, ist typischerweise von 100 bis 150 nm (1.000 bis 1500 Angström) dick. Die Oxidschicht 20 wird bevorzugt von 200 bis 600 nm (2.000 bis 6.000 Angström) dick, während die Nitridschicht 22 eine Dicke von näherungsweise 50 bis 100 nm (500 bis 1.000 Angström) hat. Die LTO-Oxidschicht 30, die verwendet wird, um die Seitenwand-Abstandshalter 32 zu bilden, weist bevorzugt eine Dicke von näherungsweise 150 nm (1.500 Angström) vor dem Rückätzen auf. Die BPSG- Schicht 36 wird bevorzugt bis zu einer Tiefe von näherungsweise 500 nm (5.000 Angström) vor der Wiederverflüssigung abgeschieden. Natürlich wird die Dicke nach der Wiederverflüssigung etwas entsprechend den darunterliegenden topographischen Eigenheiten variieren.The deposition and patterning of the various layers can be varied to suit the process flows for the devices being manufactured. In a typical embodiment, the gate oxide layer 14 is grown to a depth of approximately 40 to 80 nm (400 to 800 angstroms). The polycrystalline silicon layer 16 is typically approximately 150 nm (1,500 angstroms) thick and the silicide layer 18, if used, is typically from 100 to 150 nm (1,000 to 1,500 angstroms) thick. The oxide layer 20 is preferably from 200 to 600 nm (2,000 to 6,000 angstroms) thick, while the nitride layer 22 has a thickness of approximately 50 to 100 nm (500 to 1,000 angstroms). The LTO oxide layer 30 used to form the sidewall spacers 32 preferably has a thickness of approximately 150 nm (1,500 angstroms) before etching back. The BPSG layer 36 is preferably deposited to a depth of approximately 500 nm (5,000 angstroms) before reflow. Of course, the thickness after reflow will vary somewhat according to the underlying topographical features.

Es ist für die Fachleute im Stand der Technik erkennbar, daß die oben beschriebenen Verfahrensschritte nahezu mit beliebigen herkömmlichen Verfahrensabläufen verwendet werden können. Zum Beispiel sind die beschriebenen Verfahrensschritte kompatibel zu CMOS-, NMOS- und Bipolar/CMOS- Verfahrensabläufen.It will be apparent to those skilled in the art that the process steps described above can be used with virtually any conventional process flow. For example, the process steps described are compatible with CMOS, NMOS and bipolar/CMOS process flows.

Während die Erfindung im besonderen unter Bezugnahme auf eine bevorzugte Ausführungsform gezeigt und beschrieben worden ist, ist es für die Fachleute im Stand der Technik klar, daß es in seiner Ausbildung und in Einzelheiten verschiedentlich abgewandelt werden kann.While the invention has been particularly shown and described with reference to a preferred embodiment, it will be apparent to those skilled in the art that it may be variously modified in form and detail.

Claims (10)

1. Verfahren, um geneigte Seitenwände in einer integrierten Schaltung zur Verfügung zu stellen, das folgende Schritte aufweist:1. A method of providing sloped side walls in an integrated circuit, comprising the following steps: auf einem Substrat (10) werden leitende Bereiche (16, 18, 20, 22) der integrierten Schaltung ausgebildet;conductive regions (16, 18, 20, 22) of the integrated circuit are formed on a substrate (10); eine erste isolierende Schicht (30) wird über der Oberfläche der integrierten Schaltung ausgebildet;a first insulating layer (30) is formed over the surface of the integrated circuit; die erste isolierende Schicht (30) wird anisotrop geätzt, um steil geneigte Seitenwand-Abstandshalter (32) auf den leitenden Bereichen (16, 18, 20, 22) auszubilden;the first insulating layer (30) is anisotropically etched to form steeply inclined sidewall spacers (32) on the conductive regions (16, 18, 20, 22); aktive Bereiche (34) werden in freigelegten Bereichen des Substrats (10) ausgebildet;active regions (34) are formed in exposed regions of the substrate (10); eine zweite isolierende Schicht (36) des wiederverflüssigbaren Materials wird über der integrierten Schaltung ausgebildet;a second insulating layer (36) of the reliquefiable material is formed over the integrated circuit; die zweite isolierende Schicht (36) wird erhitzt, um die Schicht teilweise dazu zu veranlassen, von höheren Bereichen der integrierten Schaltung zu deren niedrigeren Bereichen zu fließen;heating the second insulating layer (36) to partially cause the layer to flow from higher regions of the integrated circuit to lower regions thereof; und die zweite isolierende Schicht (36) wird anisotrop geätzt, um füllende Bereiche (38) an Anschlüssen bzw. Kontakten zwischen unteren Abschnitten der Seitenwand-Abstandshalter (32) und den aktiven Bereichen (34) zu bilden, wobei die füllenden Bereiche (38) weniger steil sind als die Seitenwand-Abstandshalter (32).and the second insulating layer (36) is anisotropically etched to form fill regions (38) at contacts between lower portions of the sidewall spacers (32) and the active regions (34), the fill regions (38) being less steep than the sidewall spacers (32). 2. Verfahren nach Anspruch 1, in dem die ersten und zweiten Ätzschritte aufweisen, daß eine Plasmaätzung der ersten bzw. zweiten isolierenden Schichten (30, 36) durchgeführt wird, bis sämtliche horizontalen Oberflächen einer derartigen isolierenden Schicht (30, 36) entfernt sind.2. The method of claim 1, wherein the first and second etching steps comprise plasma etching the first and second insulating layers (30, 36), respectively, until all horizontal surfaces of such insulating layer (30, 36) are removed. 3. Verfahren nach Anspruch 1, in dem die zweite isolierende Schicht (36) eine Glasschicht ist.3. The method of claim 1, wherein the second insulating layer (36) is a glass layer. 4. Verfahren nach Anspruch 3, in dem die Glasschicht über der integrierten Schaltung unter Verwendung einer chemischen Dampfabscheidung ausgebildet ist.4. The method of claim 3, wherein the glass layer is formed over the integrated circuit using chemical vapor deposition. 5. Verfahren nach Anspruch 1, in dem die erste isolierende Schicht (30) ein Niedertemperaturoxid ist, das so abgeschieden worden ist, um zu der Gestalt bzw. Form der darunterliegenden Oberflächen zu passen bzw. damit übereinzustimmen, und wobei die zweite isolierende Schicht (36) eine Glasschicht ist, die so abgeschieden ist, um sich der Form bzw. Gestalt der darunterliegenden Schichten anzupassen bzw. damit übereinzustimmen.5. The method of claim 1, wherein the first insulating layer (30) is a low temperature oxide deposited to conform to the shape of the underlying surfaces and the second insulating layer (36) is a glass layer deposited to conform to the shape of the underlying layers. 6. Verfahren nach einem der Ansprüche 3 bis 5, in dem die Glasschicht PSG oder BPSG ist.6. A method according to any one of claims 3 to 5, in which the glass layer is PSG or BPSG. 7. Verfahren nach Anspruch 1, in dem die zweite isolierende Schicht (36) als eine sich anpassende bzw. übereinstimmende Schicht über der integrierten Schaltung ausgebildet ist.7. The method of claim 1, wherein the second insulating layer (36) is formed as a conforming layer over the integrated circuit. 8. Integrierte Halbleiterschaltung, die aufweist: mehrere leitende Bereiche (16, 18, 20, 22), die auf einem Substrat (10) angeordnet sind;8. Integrated semiconductor circuit comprising: a plurality of conductive regions (16, 18, 20, 22) arranged on a substrate (10); isolierende Seitenwand-Abstandshalter (32), die relativ steil geneigte bzw. geschrägte Seitenflächen haben, die auf den Seitenflächen der leitenden Bereiche (16, 18, 20, 22) ausgebildet sind;insulating side wall spacers (32) having relatively steeply inclined or bevelled side surfaces, which are formed on the side surfaces of the conductive regions (16, 18, 20, 22); aktive Bereiche (34) in Bereichen des Substrats (10) zwischen benachbarten Seitenwand-Abstandshaltern (32) der leitenden Bereiche (16, 18, 20, 22); undactive regions (34) in regions of the substrate (10) between adjacent sidewall spacers (32) of the conductive regions (16, 18, 20, 22); and geneigte bzw. geschrägte isolierende Füllbereiche (38), die an Kontakten bzw. Anschlüssen zwischen unteren Abschnitten der Seitenwand-Abstandshalter (32) und den aktiven Bereichen (34) angeordnet sind, wobei die füllenden Bereiche bzw. Füllbereiche (38) vergleichsweise flach bzw. leicht geneigte Oberflächen zwischen den Seitenwand-Abstandshaltern (32) und den aktiven Bereichen (34) bilden.inclined or beveled insulating fill areas (38) arranged at contacts or terminals between lower sections of the sidewall spacers (32) and the active areas (34), the filling areas (38) forming relatively flat or slightly inclined surfaces between the sidewall spacers (32) and the active areas (34). 9. Integrierte Haibleiterschaltung nach Anspruch 8, wobei die Füllbereiche (38) aus einem Glas ausgebildet sind.9. Integrated semiconductor circuit according to claim 8, wherein the filling regions (38) are formed from a glass. 10. Integrierte Halbleiterschaltung nach Anspruch 8, in der die Seitenwand-Abstandshalter (32) aus einem Niedertemperaturoxid gebildet sind.10. A semiconductor integrated circuit according to claim 8, in which the sidewall spacers (32) are formed from a low temperature oxide.
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