DE69021873T2

DE69021873T2 - Datenübertragungsanordnung bestehend aus einer Haupteinrichtung angeschlossen an einer Mehrzahl von sekundären Einrichtungen.

Info

Publication number: DE69021873T2
Application number: DE69021873T
Authority: DE
Inventors: De Beeck Edmond Celina Joze Op; Joannes Mathilda Jos Sevenhans
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1990-05-11
Filing date: 1990-05-11
Publication date: 1996-04-04
Anticipated expiration: 2010-05-12
Also published as: DE69021873D1; AU7645691A; EP0461309A1; CA2042298C; JPH04230140A; US5263023A; EP0461309B1; CA2042298A1; AU644161B2

Description

Datentransferverbindung zwischen einem primären Gerät und einer Nehrzahl von sekundären Geräten mit reduzierter Anzahl von Verbindungen

Die vorliegende Erfindung bezieht sich auf eine Datenübertragungsvorrichtung, die ein primäres Gerät umfaßt, das mit einer Vielzahl von sekundären Geräten verbunden ist, wobei die Vorrichtung für jedes sekundäre Gerät eine Datenübertragungsleitung, eine Taktübertragungsleitung und eine Schreib/Leseübertragungsleitung umfaßt.
Es ist allgemein bekannt, daß diese drei Übertragungsleitungen die Minimalkonfiguration einer Datenübertragungsverbindung bilden, so daß für den Fall, daß das primäre Gerät mit einer Vielzahl von m x n sekundären Geräten verbunden werden muß, die erforderliche Datenübertragungsverbindung eine Gesamtanzahl von Übertragungsleitungen gleich 3 x m x n umfassen muß, wobei jede Gruppe von 3 Übertragungsleitungen mit einem einzelnen sekundären Gerät verbunden ist. Beispielsweise umfaßt dann die Datenübertragungsverbindung zwischen einem primären Gerät und vier (2 x 2) sekundären Geräten 3 x 4 = 12 Übertragungsleitungen.
Diese Gesamtzahl von Übertragungsleitungen kann dadurch etwas vermindert werden, daß alle Taktübertragungsleitungen ebenso wie die Schreib/Leseübertragungsleitungen durch die m x n sekundäre Geräte gemeinsam genutzt werden. Tatsächlich ist als Ergebnis das primäre Gerät dann nur mit einer Taktübertragungsleitung, einer Schreib/Leseübertragungsleitung und mit so vielen Datenübertragungsleitungen verbunden, wie es sekundäre Geräte gibt, so daß die Datenübertragungsverbindung dann eine Gesamtsunime von 2 + (m x n) Übertragungsleitungen umfaßt, wobei jede Datenübertragungsleitung mit einem einzelnen sekundären Gerät verbunden ist.
Ein Nachteil einer solchen Verbindung besteht darin, daß, wenn das primäre Gerät auf einem elektronischen Chip integriert ist, die relativ hohe Anzahl von Übertragungsleitungen ( 3 x m x n oder 2 + (m x n)) auch eine identisch große Anzahl von Anschlüssen erfordert, und dies ist allgemein unannehmbar.
Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Datenübertragungsvorrichtung von der obigen Art zur Verfügung zu stellen, die aber eine relativ geringere Anzahl von Übertragungsleitungen erfordert.
Gemäß der Erfindung wird diese Aufgabe aufgrund der Tatsache erfüllt, daß das primäre Gerät mit m x n sekundären Geräten, wobei m ≥ 2 ist, durch eine Datenübertragungsleitung verbunden wird, die in x n Datenkanäle umfaßt, die den jeweils entsprechenden der sekundären Geräte zugeordnet sind, durch in Taktübertragungsleitungen, die mit den in entsprechenden Gruppen jedes der n sekundären Geräte verbunden sind und in Taktsignale übermitteln, die eine gleiche Taktfrequenz haben und die wechselseitig durch die 1/m-te eines Zyklus der Taktfrequenz verschoben werden, und durch n Schreib/Leseübertragungsleitungen mit n entsprechenden Gruppen jedes der in sekundären Geräte verbunden sind und n Schreib/Lesesignale übermitteln, die wechselseitig durch einen Zyklus der Taktfrequenz verschoben werden, wobei jedes der sekundären Geräte zu einem einzelnen Paar einer Gruppe aus den in Gruppen und einer Gruppe aus den n Gruppen gehört.
Auf diese Weise wird aus der obigen Anzahl von 2 + (m x n) Übertragungsleitungen 1 + m + n, und für praktische Werte von m und n ist der letztere Wert kleiner als der erste.
Die vorliegende Erfindung basiert auf der Erkenntnis des Zuordnens von Kanälen einer Multiplex-Datenübertragungsleitung zu entsprechenden sekundären Geräten und auf der Zuordnung eines doppelten Zweckes zu den in Taktübertragungsleitungen und den n Schreib/Leseübertragungsleitungen: Übermitteln des Taktsignals beziehungsweise des Schreib/Lesesignals und durch ihre Kombination Zulassen der Datenübertragung über die zugeordneten Kanäle zu den sekundären Geräten.
Es sollte angemerkt werden, daß eine Konfiguration mit einer Datenübertragungsleitung, welche die in x n multiplexten Daten übermittelt, ebenfalls eine Taktübertragungsleitung und in x n Schreib/Leseübertragungsleitungen bieten könnte, von denen jede eines der sekundären Geräte auswählt. In diesem Falle sind jedoch wieder 2 + m x n Übertragungsleitungen erforderlich.
Die oben erwähnten und andere Aufgaben und Merkmale der Erfindung werden besser augenscheinlich, und die Erfindung wird am besten verstanden, wenn Bezug auf die folgende Beschreibung einer Ausführungsform genommen wird, wobei die zugehörigen Zeichnungen mit inbegriffen sind, in denen:
Fig. 1 eine Datenübertragungsvorrichtung zeigt, die ein primäres Gerät (DSP) umfaßt, das mit vier sekundären Geräten (ESLIC1-4) gemäß der Erfindung verbunden ist;
Fig. 2 eine Tabelle ist, welche die Auswahl der sekundären Geräte (ESLIC1-4) gemäß den Verbindungen oder Übertragungsleitungen (IOB, GKC0-1, RD0-1) der Fig. 1 darstellt;
Fig. 3 die verschiedenen Signale zeigt, die auf den gleichnamigen Übertragungsleitungen (IOB, GKC0-1, RD0-1) der Fig. 1 verwendet werden; und
Fig. 4 eine Schaltung zur Generierung der Signale der Fig. 3 zeigt.
Fig. 1 zeigt einen Teilbereich eines digitalen Kommunikationsaustausches und insbesondere eine Datenübertragungsverbindung zwischen einem primären Gerät, das aus einem elektronischen Chip DSP besteht, der 4 Signalprozessoren (nicht dargestellt) und 4 sekundäre Geräte trägt, die aus entsprechenden Verbesserten Schnittstellenschaltkreisen für Teilnehinerleitungen ESLIC1 bis ESLIC4 bestehen. Diese Datenübertragungsverbindung verbindet den DSP mit jedem beliebigen der vier Leitungsschnittstellen-Schaltkreise ESLIC1/4 durch Gruppen zu drei Leitungen:
- einer Taktübertragungsleitung GKC0 oder GKC1, die ein gleichnamiges 512-khz-Taktsignal mit 25 % Betriebszyklus zwischen gleichnamigen Anschlüssen übermittelt;
- einer Schreib/Leseübertragungsleitung RD0 oder RD1, die ein gleichnamiges 8-kHz-Schreib/Lese-Steuersignal zwischen Anschlüssen gleichen Namens übermittelt; und
- einer in zwei Richtungen wirkenden Eingabe/Ausgabe- Multiplex-Datenübertragungsleitung IOB.
Insbesondere und auch mit Bezugnahme auf die Tabelle der Fig. 2 ist der DSP verbunden:
- mit dem Leitungsschnittstellenschaltkreis ESLIC1 über die Übertragungsleitungen GKCO, RDO und 10B;
- mit ESLTC2 über die Übertragungsleitungen GKC1, RD0 und IOB;
- mit ESLIC3 über die Übertragungsleitungen GKC0, RD1 und IOB;
- mit ESLIC4 über die Übertragunsleitungen GKC1, RD1 und IOB.
Die auf diesen Übertragungsleitungen verwendeten Spannungs ebenen sind mit den genormten CMOS-Logikfamilien zu 5 Volt kompatibel.
Die Datenübertragungsleitung IOB, von der das gleichnamige Signal in Fig. 3 gezeigt ist, wird dafür verwendet, 16-Bit-Rahmen von Steuerdaten in jeder Richtung zu übertragen, d.h. vom DSP zu den ESLICs und umgekehrt, wobei pro Taktzyklus ein Bit übertragen wird. Diese Steuerdaten bestehen beispielsweise aus Erkennungssignalen für abgehobenen oder aufgelegten Hörer einer Teilnehmertelefonanlage.
Durch das Betreiben der Leitungsschnittstellen-Schaltkreise ESLICI-4 bei 256 kHz und durch den Einsatz der Datenübertragungsleitung IOB bei einer Datenübertragungsgeschwindigkeit von 1,024 Mbit/s kann diese Datenübertragungsleitung IOB vier gemultiplexte Kanäle IOB1 bis 1084 (Fig. 3) übertragen, die dann den entsprechenden der vier Schaltkreise ESLICL/4 und genauso den vier Signalprozessoren des DSP-Chips zugeordnet werden können. Die Zuordnung der ESLICI/4 wird durch die Verbindungen (Fig. 1) und durch die relative Zeitsteuerung zwischen den obigen Schreib/Lesesignalen RD0/1 und Taktsignalen GKC0/1 (Fig. 3) definiert, wie nachstehend erklärt wird.
Das Taktsignal GKC1 (Fig. 3) wird in Bezug auf das Taktsignal GKC0 um einen halben Taktzyklus verzögert oder verschoben, wohingegen das Schreib/Lesesignal RD1 in Bezug auf das andere Schreib/Lesesignal RD0 um einen ganzen Taktzyklus von GKC0/1 verzögert wird.
Jeder Leitungsschnittstellenschaltkreis ESLIC1/4 umfaßt eine Teilerschaltung (nicht dargestellt), die das an seinem Anschluß GKCO/l aufgebrachte Taktsignal durch zwei teilt. Mit anderen Worten arbeiten die vier ESLIC1-4 bei einer Taktfrequenz von 256 khz anstatt der 512 khz, die an ihrem Takteingang GKC0/1 ankommen. Dies bedeutet, daß nur einer von den zwei Taktzyklen von GKC0/1 von ESLIC1/4 behandelt oder bestätigt wird.
Weiterhin umfaßt jeder Leitungsschnittstellenschaltkreis ESLIC1/4 auch eine Steuerschaltung (nicht dargestellt), mit der die Datenübertragung von oder zu der Datenübertragungsleitung IOB aktiviert wird, wenn die beiden daran angelegten anderen Signale RD0/1 und GKC0/1 (eines der beiden) aktiviert oder hoch sind.
Zusammenfassend werden die Schreib/Lesesignale RD0-1 und die Taktsignale GKC0-1 nicht nur getrennt für die Aktivierung der Übertragung der Steuerdaten IOBL-4 zwischen der Datenübertragungsleitung IOB und den Leitungsschnittstellen-Schaltkreisen ESLIC1-4 benutzt, sondern sie werden auch kombiniert zum Identifizieren und Auswählen des Leitungsschnittstellen-Schaltkreises ESLIC1/4 benutzt, der mit den Steuerdaten IOB1/4 verbunden ist, die auf der Datenübertragungsleitung IOB aktuell sind. Weil die Datenübertragu,ngsleitung IOB Steuerdaten IOB1-4 übermittelt, die in Rahmen zu 16 Bits unterteilt sind, bleibt für 16maliges Auftreten von IOB1/4 das Schreib/Lesesignal RD0/1 aktiv oder hoch, d.h. für 32 Taktzyklen von GKC0/1.
Die Steuerdaten in Kanal IOB1 werden beispielsweise zwischen dem Leitungsschnittstellenschaltkreis ESLIC1 und der Datenübertragungsleitung IOB übertragen, wenn sowohl das Schreib/Lesesignal RD0 und z.B. die ungeradzahligen Vorkommen des Taktsignals GKC0 hoch sind. Gleichermaßen sind die Steuerdaten in Kanal IOB2 auf der Datenübertragungsleitung IOB, wenn sowohl RDO und die ungeradzahligen Vorkommen von GKC1 hoch sind, die Steuerdaten in Kanal IOB3 sind auf der Datenübertragungsleitung IOB, wenn sowohl RD1 wie die geradzahligen Vorkommen von GKC0 hoch sind, und die Steuerdaten in Kanal IOB4 befinden sich auf der Datenübertragungsleitung IOB, wenn sowohl RD1 wie die geradzahligen Vorkommen von GKC1 hoch sind.
Die obigen Signale IOB, GKC0/1 und RD0/1 werden an den entsprechenden gleichnamigen Ausgängen einer in Fig. 4 gezeigten Schaltung erzeugt. Ein Haupt-Taktsignal GKC von 4096 khz und Steuerdaten IOB1-4 der vier Signalprozessoren des DSP und die für die gleichnamigen Kanäle der Datenübertragungsleitung vorgesehenen IOB werden an die Eingänge dieses Schaltkreises angelegt. Darüber hinaus bildet dieser Schaltkreis einen Teil des DSP und umfaßt einen Multiplexer MUX, einen binären Zähler BC, einen Inverter IO, zwei UND-Gates A0 und A1 und drei D-Elip-Klops FF0, FF1 und FF2.
Das Haupt-Taktsignal GKC wird dem Multiplexer MUX ebenso wie dem binären Zähler BC zur Verfügung gestellt, der die Frequenz dieses Signals GKC so unterteilt, daß er unter anderem Signale mit 1024 kHz, 512 kHz und 8 kHz zur Verfügung stellt.
Die vier Steuerdaten IOB1-4 werden auch an den Multiplexer MUX angelegt, an dessen einem Ausgang die 4-Kanal-multiplexten Daten IOB erzeugt werden, MUX erzeugt auch ein Signal zur Rahmensynchronisation FR, das an dein binären Zähler BC angelegt wird, damit die obigen Signale IOB, GKC0-1 und RD0-1 synchronisiert werden.
Die Ausgänge des BC bei 1024 kHz und 512 kHz werden direkt beziehungsweise über den Inverter IO mit den zwei Eingängen des UND-Gate A0 verbunden. Der Ausgang von A0 und das Haupt-Taktsignal GKC werden mit dem Takt beziehungsweise D-Eingang des D-Flip-Flop FF0 verbunden. Am Ausgang des FF0 wird das 512-kHz- Taktsignal GKC0 erzeugt.
Die Ausgänge des BC bei 1024 kHz und 512 kHz werden ebenfalls direkt mit den beiden Eingängen des UND-Gatters A1 verbunden, dessen Ausgang mit dem Takteingang des D-Flip-Flops FF1 verbunden wird, wobei das letztere FF1 auch durch das Haupt-Taktsignal GKC gesteuert wird, das an seinem D-Eingang angelegt wird. Das 512-khz-Taktsignal GKC1 ist am Ausgang von FF1 verfügbar.
Der Ausgang von BC bei 8 kHz bildet das Schreib/Lesesignal RD0 und wird auch mit dem Eingang des D-Flip-Flop KF2 verbunden. Der D-Eingang des D-Flip-Klop FF2 wird durch das Signal am Ausgang des UND-Gate A0 gesteuert und stellt an seinem Ausgang das Schreib/Lesesignal RD1 mit 8 kHz zur Verfügung.
Der Betrieb dieses Schaltkreises wird hier nicht ausführlicher dargestellt, da alle Bauteile, aus denen er besteht, allgemein bekannt sind.
Obgleich die Grundsätze der Erfindung vorstehend im Zusammenhang mit spezifischer Vorrichtung beschrieben worden sind, so soll es sich deutlich verstehen, daß diese Beschreibung nur in Korm eines Beispiels vorgenommen wurde und keine Einschränkung des Umfangs der Erfindung ist, wie sie durch die Ansprüche definiert wird.

Claims

1. Datenübertragungsvorrichtung, die ein primäres Gerät (DSP) uinfaßt, das mit einer Vielzahl von sekundären Geräten (ESLIC1-4) verbunden ist, wobei die Vorrichtung für jedes sekundäre Gerät (ESLIC1/4) eine Datenübertragungsleitung (IOB), eine Taktübertragungsleitung (GKC0/1) und eine Schreib/Leseübertragungsleitung (RD0/1) umfaßt,

dadurch gekennzeichnet, daß das primäre Gerät (DSP) mit m x n sekundären Geräten (ESLIC1-4), wobei m ≥ 2 ist, durch eine Datenübertragungsleitung (IOB), die in y n Datenkanäle enthält, die den jeweiligen der sekundären Geräte (ESLIC1-4) zugeordnet sind, durch in Taktübertragungsleitungen (GKC0-1), die mit in entsprechenden Gruppen jeweils der n sekundären Geräte (ESLIC1-3; ESLIC2-4) verbunden sind, und die in Taktsignale übermittelt, welche eine gleiche Taktfrequenz haben und gegeneinander durch die 1/m-te eines Zyklus der Taktfrequenz verschoben sind, und durch n Schreib/Leseübertragungsleitungen (RD0-1) verbunden ist, die mit n entsprechenden Gruppen jeweils von in sekundären Geräten (ESLIC1-2; ESLIC3-4) verbunden sind und die n Schreib/Lesesignale übermitteln, die gegeneinander um einen Zyklus der Taktfrequenz verschoben sind, wobei jedes der sekundären Geräte (ESLIC1-4) zu einem bestimmten Paar aus einer Gruppe von den m Gruppen (ESLIC1-3; ESLIC2-4) und aus einer Gruppe vom der n Gruppen (ESLIC1-2; ESLIC3-4) gehört.

2. Datenübertragungsvorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung dahingehend angepaßt ist, daß sie Daten zwischen dem primären Gerät (DSP) und einem sekundären Gerät (ESLIC1/4) überträgt, wenn sich sowohl das zugehörige Schreib/Lesesignal (RD0/1) wie das Taktsignal (GKC0/1) in einem vorgegebenen Status befinden.

3. Datenübertragungsvorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Taktfrequenz n Mal höher als die Frequenz ist, bei der die sekundären Geräte (ESLIC1-4) arbeiten.

4. Datenübertragungsvorrichtung gemäß Anspruch 3, dadurch gekennzeichnet, daß die Taktfrequenz, bei der die m x n geinultiplexten Datenkanäle auf der Datenübertragungsleitung (IOB) übertragen werden, in Mal höher als die Taktfrequenz ist.

5. Datenübertragungsvorrichtung geinäß den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß die Vorrichtung so angepaßt ist, daß die Daten übertragen werden, wenn nur bei einem von n Vorkommen sich die beiden zugehörigen Schreib/Lesesignale (RD0/1) und Taktsignale (GKC0/1) im vorgegebenen Status befinden.

6. Datenübertragungsvorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Daten zwischen dein primären Gerät (DSP) und jedem der sekundären Geräte (ESLIC1/4) jeweils alle n Zyklen der Taktfrequenz übertragen werden.

7. Datenübertragungsvorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß das primäre Gerät (DSP) die Übertragung der Daten steuert.

8. Datenübertragungsvorrichtung gemäß einem beliebigen der vorstehenden Ansprüche und wobei m gleich n ist.