DE68923775T2

DE68923775T2 - Elektrisch löschbarer und programmierbarer Nur-Lese-Speicher.

Info

Publication number: DE68923775T2
Application number: DE68923775T
Authority: DE
Inventors: Taiji Ema; Masahiro Nakahara
Original assignee: Kyushu Fujitsu Electronics Ltd; Fujitsu Ltd
Current assignee: Kyushu Fujitsu Electronics Ltd; Fujitsu Ltd
Priority date: 1988-12-19
Filing date: 1989-12-14
Publication date: 1995-12-14
Anticipated expiration: 2009-12-15
Also published as: EP0375274B1; US5138575A; KR930004488B1; KR900010792A; DE68923775D1; EP0375274A1

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft einen Halbleiterspeicher im allgemeinen und einen elektrisch löschbaren und programmierbaren Nur-Lesespeicher (electrically erasable and programmable read only memory = EEPROM) im besonderen, der einen isolierenden Film aufweist, durch den eine Ladung transferiert wird, so daß der Inhalt einer Speicherzelle elektrisch umgeschrieben wird.
Vor kurzem sind zwei unterschiedliche Typen von EEPROMS vorgeschlagen worden, von denen einer eine Konfiguration aufweist, die eine Falle (trap) verwendet, die bei der Schnittstelle zwischen isolierenden Filmen unterschiedlichen Typs ausgebildet ist, und wobei der andere Typ eine Konfiguration aufweist, die ein schwebendes Gate verwendet. Die zwei Typen von EEPROMS verwenden den Tunneleffekt zum Datenschreiben und Löschen. Daher ist der Strom, der zum Zeitpunkt des Datenschreibens oder Löschens erzeugt wird, extrem niedrig. Als ein Ergebnis dieses niedrigen Stroms ist eine Vielfalt von unterschiedlichen EEPROMS entwickelt worden. Beispielsweise weist ein EEPROM einen Modus auf, in dem Daten, die sich auf alle Bits beziehen, zum gleichen Zeitpunkt gelöscht werden können, oder alternativerweise weist er einen Modus auf, in dem Daten pro Seiteneinheit (page unit) geschrieben oder gelöscht werden können. Im allgemeinen wird ein löschbarer oder programmierbarer ROM (EPROM) auf einer gedruckten Schaltung befestigt, nachdem Daten in ihm eingeschrieben worden sind. Demgegenüber wird ein EEPROM einer Datenumschreibung in einem Zustand ausgesetzt, in dem er sich auf der gedruckten Schaltung befindet. Aus diesem Grund ist die Lebensdauer (die mögliche Anzahl der Male, in denen Daten wiederholt umgeschrieben werden können) ein wichtiger Faktor.
Ein bekannter EEPROM ist in den Fig. 1A, 1B, 1C und 2 illustriert. Unter Bezugnahme auf Fig. 1 ist dort die Struktur eines Speichertransistors eines EEPROMs illustriert. Der illustrierte EEPROM 1 enthält ein Halbleitersubstrat 2, in dem ein Sourcebereich 3 und ein Drainbereich 4 ausgebildet sind. Ein Steuergate 5 wird aus Polysilizium ausgebildet und elektrisch von dem Substrat 2 isoliert. Ein schwebendes Gate 6 wird zwischen dem Steuergate 5 und dem Drainbereich 4 ausgebildet. Ein dünner Oxidationsfilm (Tunneloxidationsfilm) 7, der eine Dicke von ungefähr 100 Å aufweist, wird zwischen dem Drainbereich 4 und dem schwebenden Gate 6 ausgebildet.
Unter Bezugnahme auf Fig. 2 weisen Speichertransistoren 11-14 jeweils die in Fig. 1A gezeigte Transistorstruktur auf. Die Speichertransistoren 11 und 13 werden mit einer Bitleitung BL1 verbunden, und die Transistoren 12 und 14 werden mit einer Bitleitung BLn verbunden. Auswahltransistoren 15-20 wählen jeweils die Speichertransistoren 11-14 aus. Treibertransistoren 21-23 legen eine vorherbestimmte Spannung an die Gates (Steuergates) der entsprechenden Transistoren an, um sie so zu treiben. Der Treibertransistor 21 treibt die Steuergates der Speichertransistoren 11 und 12, und der Treibertransistor 22 treibt die Steuergates der Speichertransistoren 13 und 14. Es wird darauf hingewiesen, daß die Treibertransistoren 21-23 vom Verarmungstyp sind, um einen Spannungsabfall zu unterdrücken, der zum Zeitpunkt des Datenschreibens auftritt. Wie durch einen Block aus durchbrochenen Linien angedeutet, der ein Bezugszeichen 1&sub1;, 1n, 2&sub1; oder 2n aufweist (wobei n eine ganze Zahl ist), konfigurieren ein Speichertransistor und ein Auswahltransistor ein Bit. Eine strichpunktierte Linie, die die Ein-Bit-Blöcke 1&sub1;-1n enthält, entspricht einem Byte. WL1-WLn deutet Wortleitungen an, BL1-BLn deutet Bitleitungen an und PL deutet eine Programmleitung zum Steuern der Kontrollgates der Speichertransistoren 11- 14 an. VCG ist eine Spannung der Programmleitung PL. VSS ist eine Seitenleistungsquelle mit niedrigem Potential (low-potential side power source), oder deutet ihre Spannung an (beispielsweise Erde (GND)).
Ein Byte, das durch die strichpunktierte Linie angedeutet ist, wird wie folgt ausgewählt. Die Wortleitung WL1 wird AN geschaltet und die Bitleitungen BL1-BLn werden auf ein vorherbestimmtes Potential gesetzt. In Antwort auf diese Änderung der Wortleitung WL1 werden die Auswahltransistoren 15 und 16 und der Treibertransistor 21 AN geschaltet, und eine Spannung wird an die Drains der zwei Auswahltransistoren 15 und 16 angelegt. Wenn die vorherbestiinmte Spannung VCG an die Programmleitung PL angelegt wird, wird diese Spannung an die Steuergates der Speichertransistoren 11 und 12 angelegt. Zu diesem Zeitpunkt ist der Treibertransistor 21 AN, da die Wortleitung WL1 AN ist. Das Datenlesen wird von der Entscheidung abhängig durchgeführt, ob Ströme durch die Speichertransistoren 11 und 12 fließen.
Indessen weist der zuvor erläuterte EEPROM Nachteile auf, die aus der Anordnung entstehen, nach der die Spannung VCG nicht nur an die ausgewählten Speichertransistoren angelegt wird, sondern auch an die nicht ausgewählten Speichertransistoren, wenn Daten ausgelesen werden. Diese Nachteile, die durch die zuvor erwähnte Anordnung entstehen, werden im folgenden detailliert beschrieben.
Wie bereits zuvor erwähnt, sind die Treibertransistoren 21 bis 23 zum Treiben der Steuergates der Speichertransistoren 11-14 vom Verarmungstyp (normalerweise AN). Demnach werden, wenn verlangt wird, Daten aus den Speichertransistoren 11 und 12 auszulesen und die Spannung VCG (beispielsweise 2-4 Volt) an die Programmleitung PL anzulegen, nicht nur der Treibertransistor 21, der sich auf die ausgewählten Speichertransistoren 11 und 12 bezieht, sondern auch die Treibertransistoren 22 und 23, die sich auf nicht ausgewählte Speichertransistoren beziehen, AN geschaltet. Als ein Ergebnis hiervon wird die Spannung VCG an Steuergates der nicht ausgewählten Speichertransistoren 13 und 14 angelegt. Wenn Daten, die in dem Speichertransistor 13 gespeichert sind, diesen im Zustand AN halten, wird eine Spannung von 0 Volt an die Source und die Drains von ihm angelegt, wenn VSS = 0 Volt ist. Zu diesem Zeitpunkt werden Spannungen, die in Fig. 1B dargestellt sind, an das Steuergate 5 und den Drainbereich 4 des Speichertransistors 13 angelegt, obgleich er nicht ausgewählt ist. Selbst in einem Standby-Betrieb wird eine Spannung an die Steuergates von allen Speichertransistoren angelegt, wie in Fig. 1B dargestellt.
Der Zustand des Speichertransistors 11, der zu diesem Zeitpunkt beobachtet wird, ist schematisch in Fig. 1C illustriert. In Fig. 1C ist C1 eine Kopplungskapazität zwischen dem Steuergate 5 und dem schwebenden Gate 6, C2 eine Kopplungskapazität zwischen dem schwebenden Gate 6 und dem Drainbereich 4, und Q ist eine axigesammelte Ladung. Eine Spannung V, die an den dünnen Oxidationsfilm 7 angelegt wird, errechnet sich wie folgt. Zunächst wird die folgende Gleichung (1) erhalten, infolge der Tatsache, daß sich die angesammelten Ladungen erhalten:
C1 x (VCG - V) + Q = C2 x (V - VD) (1)
wobei VCG die Spannung des Steuergates und VD die Drainspannung ist. Aus Gleichung (1) folgt, daßsich die Spannung (V - VD), die an den dünnen Oxidationsfilm 7 angelegt wird, wie folgt darstellt:
V = (C1VCG + C2VD + Q)/(C1 + C2)
V - VD = [Q + C1(VCG - VD)]/(C1 + C2) (2)
Aus der Gleichung (2) wird deutlich, daß, je größer der Potentialunterschied VCG - VDE ist, desto größer die Spannung V, die an den dünnen Oxidationsfilm 7 angelegt wird. Wenn die Speicherdaten eines nicht ausgewählten Speichertransistors diesen AN halten, dann ist die Ladung Q eine positive Ladung. Wenn die Spannung VCG 3 Volt entspricht und die Spannung VD 0 Volt entspricht, und diese an den nicht ausgewählten Speichertransistor angelegt werden, wird eine erhebliche hohe Spannung an seinen Oxidationsfilm 7 angelegt. In diesem Zustand ist die positive Ladung Q dafür verantwortlich, sich in den Drainbereich durch den dünnen Oxidationsfilm 7 zu ergießen. Dieser Effekt wirkt dahingehend, die Datenhaltezeit des nicht ausgewählten Speichertransistors zu vermindern.
Fig. 3 ist ein Diagramm, in dem das Verhältnis zwischen einer Variation ΔVth der Schwellwertspannung Vth eines Speichertransistors und der Vorspannanwendungszeit dargestellt ist. Aus dem Diagratnm der Fig. 3 kann man entnehmen, daß, je größer die Spannungsdifferenz VCG - VD ist, desto größer die Änderung von ΔVth, wobei ΔVth die Differenz zwischen einer Schwellwertspannung im Anfangszustand und einem Schwellwertzustand im Datenlösch- oder schreibzustand ist, wie in Fig. 5 dargestellt.
Fig. 4 ist ein Diagramm, in dem das Verhältnis zwischen der Datenhaltezeit (auflogarithmischer Skala) und der Spannungsdifferenz VCG - VD illustriert ist. Dem Diagramm von Fig. 4 kann man entnehmen, daß die Datenhaltezeit mit einem Anstieg der Spannungsdifferenz VCG - VD abnimmt. Aus der obigen Diskussion kann man entnehmen, daß eine Verminderung der Änderung ΔVth bezüglich der Datenauslesezeit zu einer Verbesserung der Datenhaltezeit beiträgt.
Fig. 6 ist ein Diagramm, in dem das Verhältnis zwischen der Datenhaltezeit und der Anzahl der Male dargestellt ist, in denen Daten wiederholt umgeschrieben werden. Wie man dem Diagramm von Fig. 6 entnehmen kann, nimmt die Datenhaltezeit mit einem Anstieg der Male ab, in denen Daten wiederholt umgeschrieben werden.
Wie zuvor beschrieben, ist es, da die Spannungsdifferenz VCG - VD in dem nicht ausgewählten Speichertransistor groß ist, zum Zeitpunkt des Datenlesens und in dem Standby-Zustand, sehr schwierig, die Datenhaltezeit zu verbessern, und die Anzahl der Male zu erhöhen, in denen Daten gelöscht oder geschrieben werden können.
Es ist daher wünschenswert, einen verbesserten EEPROM bereitzustellen, in dem die zuvor erwähnten Nachteile nicht mehr auftreten. Insbesondere ist es wünschenswert, einen EEPROM bereitzustellen, der eine verbesserte Datenhaltezeit hat, sowie eine erhöhte Anzahl der Male, in denen Daten umgeschrieben werden können.
Die EP-A-0 154 379 offenbart einen EEPROM gemäß dem Oberbegriff des begleitenden Anspruchs 1.
Gemäß der vorliegenden Erfindung wird ein elektrisch löschbarer und programmierbarer Nur-Lesespeicher bereitgestellt, mit:
einem Speicherzellenarray, das eine Mehrzahl von Speicherzellen enthält, die mit Bitleitungen und Wortleitungen verbunden sind, wobei eine jede der genannten Speicherzellen einen Auswahltransistor enthält, der durch eine der genannten Wortleitungen angesteuert wird, und einen Speichertransistor, der einen Drain aufweist, der mit einer der genannten Bitleitungen durch den genannten Auswahltransistor verbunden ist, und der ein Steuergate aufweist;
einem Auswahlmittel zum Auswählen von wenigstens einer der genannten Bitleitungen und einer der genannten Wortleitungen auf der Grundlage einer Adresse, die von einer externen Einrichtung angelegt wird, und das Treibertransistoren enthält, die jeweils ein Gate aufweisen, das mit einer jeweiligen der Wortleitungen verbunden ist, und das eine Steuergatespannung, die durch eine Programmleitung angelegt worden ist, an die Steuergates der Speichertransistoren der Speicherzellen anlegt, die zu der jeweiligen Wortleitung gehören; und
einem Lese- oder Tastverstärkermittel, zum Ausgeben der Daten, die in dem genannten Speicherzellenarray gespeichert sind;
worin die genannten Treibertransistoren vom Anreicherungstyp sind, und worin das genannte Auswahlmittel derart angeordnet ist, daß wenn es eine der genannten Wortleitungen zum Zeitpunkt des Auslesens von Daten auswählt, die in den zugehörigen Speicherzellen gespeichert sind, der jeweilige Treibertransistor AN geschaltet wird, infolge einer Pegeländerung der genannten ausgewählten Wortleitung, so daß die genannte Steuergatespannung an die genannten Steuergates der genannten Speichertransistoren durch die genannten AN-geschalteten Treibertransistoren angelegt wird, und er dadurch die entsprechenden Speichertransistoren treibt, und die anderen Speichertransistoren, die zu den nicht ausgewählten Wortleitungen gehören, mit keiner Steuergatespannung durch die entsprechenden Treibertransistoren versorgt werden, die AUS gehalten werden;
dadurch gekennzeichnet, daß das genannte Auswahlmittel derart angeordnet ist, daß es die Wortleitung deselektiert (de-select), nachdem die Programmleitung und die Bitleitungen entladen worden sind.
Im folgenden wird beispielhaft auf die begleitende Zeichnung Bezug genommen, in der zeigt:
Fign. 1A, 1B und 1C Diagramme, in denen ein an sich bekannter EEPROM und seine Nachteile illustriert sind;
Fig. 2 ein Schaltkreisdiagramm eines an sich bekannten EEPROMS;
Fig. 3 ein Diagramm, in dem das Verhältnis zwischen einer Variation ΔVth und der Schwellwertspannung Vth eines Speichertransistors und der Vorspannanwendungszeit dargestellt ist;
Fig. 4 ein Diagramm, in dem das Verhältnis zwischen der Datenhaltezeit und einer Spannungsdifferenz VCG - VD illustriert ist;
Fig. 5 ein Diagramm, in dem eine Variation ΔVth der Schwellwertspannung illustriert ist, wenn der Speichertransistor von dem Anfangszustand in den Schreibzustand oder den Löschzustand geschaltet wird;
Fig. 6 ein Diagramm, in dem das Verhältnis zwischen der Datenhaltezeit und der Anzahl der Male, in denen Daten wiederholt umgeschrieben werden können, illustriert ist;
Fig. 7 ist ein Schaltkreisdiagramm einer bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 8 ist ein Wellenformdiagramm von Signalen an unterschiedlichen Stellen des Schaltkreises, der in Fig. 7 dargestellt ist, wenn Daten ausgelesen werden;
Fig. 9 ist ein Blockdiagramm eines peripheren Schaltkreises eines Speicherzellenarrays gemäß einer Ausführungsform der vorliegenden Erfindung;
Fig. 10 ist ein Zeitdiagramm von Signalen in unterschiedlichen Teilen des Speicherzellenarrays und der in Fig. 9 gezeigten Konfiguration;
Fig. 11a ist ein Schaltkreisdiagramm einer Speicherzelle und ihres peripheren Schaltkreises;
Fig. 11b ist ein Schaltkreisdiagramm eines Schaltkreises, der einen Tastausgang ausgibt;
Fig. 11c ist ein Schaltkreisdiagramm eines Referenzgenerators, der in Fig. 9 dargestellt ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Im folgenden wird eine Beschreibung der bevorzugten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Fign. 7 und 8 gegeben. In Fig. 7 sind diejenigen Teile, die denen der vorigen in den Figuren entsprechen, mit den gleichen Bezugszeichen bezeichnet.
Unter Bezugnahme auf Fig. 7 ist dort ein Teil eines Speicherzellenarrays 100 dargestellt. Treibertransistoren 31, 32 und 33, die die in Fig. 2 gezeigten Treibertransistoren 21, 22 und 23 ersetzen, treiben die Steuergates der entsprechenden Speichertransistoren 11 bis 14. Es wird darauf hingewiesen, daß die Treibertransistoren 31, 32 und 33 durch Transistoren vom Anreicherungstyp (normalerweise AUS) gebildet sind. Die Verwendung von Anreicherungstransistoren dient dazu, keine Spannung an die Steuergates der nicht ausgewählten Speichertransistoren anzulegen. Es wird indessen darauf hingewiesen, daß das einfache Ersetzen der Treibertransistoren 21, 22 und 23 vom Verarmungstyp durch die Treibertransistoren 31, 32 und 33 vom Anreicherungstyps zu einigen Problemen führt, die später beschrieben werden. Demnach werden gemäß dieser Ausführungsform einige Verbesserungen im Datenauslesezeitverhalten erreicht.
Das Datenauslesen wird für jedes Byte durchgeführt. Beispielsweise wird die Wortleitung WL1 auf AN gesetzt, und die Wortleitungen WL2 und WL3 werden auf AUS gesetzt. Darüberhinaus wird die Spannung VD an die Bitleitungen BL1-BLn angelegt, die einem Byte entsprechen. Die Sources werden in den schwebenden Zustand oder 0 Volt gesetzt, und die Spannung VCG wird auf VG gesetzt. In diesem Zustand werden Spannungen nur an die Steuergates und die Drains der ausgewählten Speichertransistoren angelegt, die einem Byte entsprechen; auf der anderen Seite werden die Steuergates und die Drains der nicht ausgewählten Speichertransistoren in den schwebenden Zustand gesetzt. Die Spannungswerte in diesem Zustand sind in der folgenden Tabelle aufgelistet. Tabelle Vorspannungsbedingung Zustand Auslesen von Daten Standby ausgewählte Zelle nicht ausgewählt alle Zellen
Es wird darauf hingewiesen, daß wenn die Wortleitung WL1, die AN ist, zu dem Zeitpunkt, an dem das Datenauslesen vervollständigt ist, AUS geschaltet wird, Ladungen in den Steuergates und/oder den Drains der Speichertransistoren 11-14 eingeschlossen werden. Demnach wird eine Spannung an die Drains und/oder die Steuergates angelegt, selbst nach der Vervollständigung des Datenauslesens. Auf ähnliche Weise werden, wenn die Bitleitungen BL1-BLn, die AN waren, zu dem gleichen Zeitpunkt AUS geschaltet werden, in dem das Datenauslesen vervollständigt ist, Ladungen in den Steuergates der Speichertransistoren 11-14 eingeschlossen. Demnach ist es notwendig, die Wortleitung WL1 AUS zu schalten, nachdem die Spannung VCG, die an die Steuergates angelegt ist, und die Spannung VBL der Bitleitungen BL1-BLn auf null gesetzt sind.
Demnach wird, wie in Fig. 8 dargestellt, die Steuergatespannung VCG auf null Volt vermindert und die Spannung VBL der Bitleitungen BL1-BLn wird auf null vermindert, und anschließend wird die Wortleitung WL1 AUS geschaltet, oder in anderen Worten ausgedrückt, die Spannung VWL1 der Wortleitung WL1 wird auf null Volt gesetzt (entladen). Wie im folgenden beschrieben werden wird, werden, wenn ein Tastverstärkungsvorgang vervollständigt ist, die Steuergatespannung VCG und die Bitleitungsspannung VBL auf null Volt gesetzt, und daran anschließend wird die Voltleitungsspannung VWL1 auf null Volt gesetzt, mit einer vorherbestimmten Zeitverzögerung, die beispielsweise 1 ns entspricht. Mit einem derart dynamischen Auslesezeitverhalten wird es möglich, die Ladungen zu entladen, die sich in den Steuergates der Speichertransistoren angesammelt haben, so daß keine Spannungen an die Speichertransistoren zu anderen Zeiten angelegt werden, als zur Datenauslesezeit. In dem Standby-Modus sind alle Wortleitungen WL AUS, und keine Spannungen werden an die Drains und an die Steuergates angelegt.
Vorzugsweise ist die Steuergatespannung VCG gleich der Bitleitungsspannung VBL. Beispielsweise ist (VCG, VD) = (1V, 1V), (2V, 2V), (3V, 3V), oder so ähnlich. Die Vorteile, die durch diese Wahl von VCG und VBL erzielt werden, sind der Fig. 4 zu entnehmen.
Im folgenden wird eine Beschreibung des peripheren Schaltkreises des Speicherzellenarrays 100 gegeben. Unter Bezugnahme auf die Fig. 9 ist dort ein peripherer Schaltkreis des Speicherzellenarrays dargestellt. Ein Adressenpuffer 41 empfängt eine Adresse ADD, die von einer externen Einrichtung (nicht dargestellt), wie beispielsweise einer zentralen Verarbeitungseinheit (central processing unit, CPU) angelegt worden ist, und erzeugt ein Detektionssignal , wenn die empfangene Adresse ADD sich ändert. Ein Chipfreigabepuffer 42 empfängt ein Chipfreigabesignal , das ein low-active Signal ist, und er gibt ein low-active Detektionssignal aus. Ein Adressenübergangs-Detektionssignalgenerator 43 (der im folgenden der Einfachheit halber als ein ATD-Generator bezeichnet wird) empfängt die Signale und , und erzeugt ein Adressenübergangs-Detektionssignal (das im folgenden der Einfachheit halber als ATD-Signal bezeichnet wird (oder Signal ATD), wie in (c) von Fig. 10 dargestellt). Eine Tastverstärkungs-Regeleinrichtung 44 empfängt das ATD-Signal und erzeugt ein n-Kanal Aktivsignal (das im folgenden der Einfachheit halber als ein NACT- Signal oder ein Signal NACT bezeichnet wird), ein low-active p- Kanal Aktivsignal (das im folgenden der Einfachheit halber als ein -Signal oder Signal bezeichnet wird), sowie ein verzögertes n-Kanal Aktivsignal (das im folgenden der Einfachheit halber als ein DNACT-Signal oder Signal DNACT bezeichnet wird). Wie in den Bildern (d) und (e) von Fig. 10 dargestellt, weist das NACT-Signal einen Puls auf, der breiter ist als der vom -Signal. Wie in den Bildern (e) und (f) von Fig. 10 dargestellt, weist das DNACT-Signal einen Puls auf, der breiter ist als der vom NACT-Signal. Die führenden Kanten der Signale , NACT und DNACT sind mit der führenden Kante des ATD- Signals synchron. Ein Referenzgenerator 45 empfängt das NACT- Signal und erzeugt ein Tastverstärkungs-Referenzspannungsignal (das im folgenden der Einfachheit halber als ein SREF-signal oder Signal SREF bezeichnet wird), ein Programmleitungssignal, das der zuvor erwähnten Spannung VCG entspricht (das im folgenden der Einfachheit halber als ein PL-Signal oder Signal PL bezeichnet wird), sowie ein Programmleitungs- Dummysignal (das im folgenden der Einfachheit halber als ein PLD-Signal oder Signal PLD bezeichnet wird). Das SREF-Signal ist in (g) von Fig. 10 dargestellt, und das PL-Signal und das PLD-Signal sind in (h) von Fig. 10 dargestellt. Das SREF-Signal weist die gleiche Pulsbreite auf wie das NACT-Signal, und es hat einen Referenzpegel (beispielsweise 3 Volt), der niedriger ist als die positive Leistungsquellenspannung VDD (die beispielsweise 5 Volt beträgt). Ein jeder der Signale PL und PLD weist die gleiche Pulsbreite auf und hat ein Potential (beispielsweise 2 Volt), das niedriger ist als der Referenzpegel des SREF-Signals. Wie im folgenden beschrieben werden wird, wird das Potential des PLD-Signales geringfügig niedriger gesetzt als das des PL-Signals. Eine detaillierte Konfiguration des Referenzgenerators 45 wird später beschrieben. Ein Dekodierer 46 dekodiert die Adresse ADD, die von dem Adressenpuffer 41 angelegt worden ist, und erzeugt eine Zeilenadresse Xn (1 - n) und eine Spaltenadresse Ym (1 - m).
Die Fig. 11A illustriert einen Teil des EEPROMs gemäß der Ausgangsform der vorliegenden Erfindung. Die illustrierte Konfiguration enthält eine Bitleitung BL, mit der eine Speicherzelle 62 gekoppelt ist, eine Dummybitleitung BLD, mit der eine Referenz-(Dummy)-Speicherzelle 68 gekoppelt ist, eine Wortleitung WL, mit der die Speicherzelle 62 und die Dummyspeicherzelle 68 verbunden ist, und einen Tastverstärker 51, der für die Bitleitung BL und die Dummybitleitung BLD vorgesehen ist, die gepaart sind.
Die Speicherzelle 62 enthält einen Treibertransistor 62a vom Anreicherungstyp, einen Auswahltransistor 62b und einen Speichertransistor 62c, der ein schwebendes Gate aufweist, die jeweils den zuvor erwähnten Transistoren 31, 15 und 11 entsprechen. Die Referenz-(Dummy)-Speicherzelle 68 enthält einen Treibertransistor 68a, einen Auswahltransistor 68b und einen Speichertransistor 68c, der kein schwebendes Gate, sondern ein normales Gate hat.
Der Tastverstärker 51 enthält ein Flip-Flop 52, das aus zwei p-Kanal-MOS-Transistoren 52a, 52b aufgebaut ist, sowie aus zwei n-Kanal-MOS-Transistoren 52c und 52d. Der Zustand des Flip- Flops 52 basiert auf dem Unterschied der Potentiale zwischen den Knotenpunkten NR und ND. Die Sources der Transistoren 52a und 52b werden mit der positiven Leistungsquelle VDD über einen p-Kanal-MOS-Transistor 53 verbunden, und die Sources der Transistoren 52c und 52d werden mit der negativen Leistungsquelle VSS (Erde) über einen n-Kanal-MOS-Transistor 54 verbunden. Die Gates der Transistoren 53 und 54 werden jeweils mit den Signalen und NACT versorgt. Die Knotenpunkte NR und ND werden mit der Bitleitung BL und der Dummybitleitung BLD jeweils über die n-Kanal-MOS-Transistoren 65 und 66 verbunden. Die Gates der Transistoren 55 und 56 werden mit dem -Signal versorgt. Ein n-Kanal-MOS-Transistor 57 wird über die Knoten NR und ND verbunden. Das Gate des Transistors 57 wird mit dem ATD-Signal versorgt.
Die positive Leistungsquellenspannung VDD wird an die Bitleitung BL über drei n-Kanal-MOS-Transistoren 58, 59 und 60 angelegt, die in Reihe verbunden sind. Auf ähnliche Weise wird die positive Leistungsquellenspannung VDD an die Dummybitleitung BLD über drei n-Kanal-MOS-Transistoren 64, 65 und 66 angelegt, die in Reihe verbunden sind. Die Transistoren 60 und 66 bilden ein Spaltengate. Das ATD-Signal wird an die Gates der Transistoren 58 und 64 angelegt. Das ATD-Signal wird an die Gates der Transistoren 58 und 64 angelegt. Das SREF-Signal wird an die Gates der Transistoren 59 und 65 angelegt. Die Zeilenadresse Xn wird an die Wortleitung WL angelegt, und die Spaltenadresse Ym wird an das Gate des Transistors 60 über einen n-Kanal-MOS- Transistor 63 angelegt, der in der Programmleitung PL vorgesehen wird. Das Gate des Transistors 66 wird mit der positiven Leistungsquellenspannung VDD über einen n-Kanal-MOS-Transistor 69 angelegt, der in der Dummyprogrammleitung PLD vorgesehen wird. Ein n-Kanal-MOS-Transistor 61 wird zwischen Erde und dem Verbindungsknotenpunkt der Transistoren 55 und 59 vorgesehen. Auf ähnliche Weise wird ein n-Kanal-MOS-Transistor 67 zwischen Erde und dem Verbindungsknotenpunkt der Transistoren 57 und 67 vorgesehen.
Ein Schaltkreis, der in Fig. 11B dargestellt ist, wird über die Knotenpunkte NR und ND verbunden. Der in Fig. 11B gezeigte Schaltkreis ist aus NICHT- UND-Gattern 71a, 71b, 71c und 71d aufgebaut, sowie aus Invertern 71e und 71f. Das DNACT-Signal wird an die NICHT-UND-Gatter 71a und 71b angelegt, die jeweils mit den Knotenpunkten NR und ND verbunden sind. Ein Tastausgang wird aus den Invertern 71e und 71f herausgeführt.
Fig. 11C ist ein Schaltkreisdiagramm eines Referenzgenerators 45, der in Fig. 9 dargestellt ist. Der Referenzgenerator 45 ist aus einem p-Kanal-MOS-Transistor 45a aufgebaut, sowie aus n-Kanal-MOS-Transistoren 45b bis 45h. Der MOS-Transistor 45b ist vom Verarmungstyp. Das NACT-Signal wird an die Gates der Transistoren 45a, 45e und 45f angelegt. Das Potential des Gates des Transistors 45g ist gleich dem Potential, das erhalten wird, indem man die Schwellwertspannungen der Transistoren 45a und 45b von der positiven Leistungsquellenspannung VDD abzieht. Wenn VDD 5 Volt entspricht, dann ist die Gatespannung des Transistors 45g ungefähr 3 Volt. Diese Spannung bildet das zuvor erwähnte SREF-Signal. Das PL-Signal wird aus dem Verbindungsknotenpunkt der Transistoren 459 und 45h herausgeführt. Das Potential des PL-Signales entspricht einem Potential, das erhalten wird, indem man die Schwellwertspannung des Transistors 459 von dem Potential des SREF-Signales abzieht. Wenn das SREF- Signal 3 Volt entspricht, dann ist die Spannung des PL-Signales ungefähr 2 Volt. Der Referenzgenerator 45 enthält desweiteren einen Schaltkreis, der mit dem in Fig. 11c identisch ist und der das PLD-Signal erzeugt. Es wird bevorzugt, daß die Spannung des PLD-Signales, VPLD, die folgende Gleichung erfüllt:
VPLD CRVPL (3)
wobei VPL das Potential der Programmleitung PL und CR das Zellenkapazitätsverhältnis ist.
In Betrieb erzeugt, wenn die Adresse ADD sich ändert (Fig. 10(a)), der in Fig. 9 gezeigte ATD-Generator 43 das ATD-Signal (Fig. 10(c)). Es wird angenommen, daß die Bitleitung BL und die Wortleitung WL in Fig. 11A ausgewählt werden. In Synchronisation mit dem Anstieg des ATD-Signales steigen die Signale und SREF an (Fig. 10(d), (g)), und die Signale NACT und DNACT fallen (Fig. 10(e), (f)). Zu diesem Zeitpunkt werden die Transistoren 58, 59 und 60 AN geschaltet, so daß die Bitleitung BL aufgeladen wird. Auf ähnliche Weise werden die Transistoren 64, 65 und 66 AN geschaltet, so daß die Dummybitleitung BLD aufgeladen wird. Darüberhinaus werden die Programmleitung BL und die Dummyprogrammleitung BLD aufgeladen. Wenn ansteigt, wird das Flip-Flop 52 von der positiven Leistungsguelle VDD getrennt, und von der negativen Leistungsquelle VSS (Erde). Darüberhinaus wird das Flip-Flop 52 mit der Bitleitung BL und der Dummybitleitung BLD verbunden, und die Knoten NR und ND werden kurzgeschlossen, so daß das Potential des Knotens NR auf das des Knotens ND gesetzt wird. Wenn das ATD-Signal fällt, wird das Aufladen der Bitleitung BL und der Programmleitung PL beendet.
Dann tritt eine geringfügige Potentialdifferenz zwischen der Bitleitung BL und der Dummybitleitung BLD auf (Fig. 10(i)). Wenn der Speichertransistor 62c das Datum "1" aufweist, ist das Potential der Bitleitung BL höher als das der Dummybitleitung BLD. Demgegenüber ist, wenn der Speichertransistor 62c das Datum "0" aufweist, das Potential der Bitleitung BL niedriger als das der Dummybitleitung BLD. Die Potentialdifferenz steigt graduell an.
Wenn das -Signal fällt, wird das Flip-Flop 52 von der Bitleitung BL und der Dummybitleitung BLD getrennt. Das Flip-Flop 52 wirkt dahingehend, daß es die Potentialdifferenz zwischen der Bitleitung BL und der Dummybitleitung BLD verstärkt (Fig. 10(j)). Dann steigt das NACT-Signal, und die Signale SREF, PL und PLD fallen. Dabei wird die Bitleitung BL und die Dummybitleitung BLD jeweils über die Transistoren 61 und 67 entladen, und die Programmleitung PL und die Dummyprogrammleitung PLD werden auf 0 Volt gesetzt. Daran anschließend steigt das NACT- Signal an, und der Tastausgang, der aus den Invertern 71e und 71f herausgeführt wird, die in Fig. 11b dargestellt sind, wird beigelegt (settled). Dann fällt die Spannung VWL der Wortleitung WL auf 0 Volt (Fig. 10(b)).
Es wird darauf hingewiesen, daß zum Zeitpunkt des Datenauslesens die Bitleitung BL und die Programmleitung PL (das Steuergate des Transistors 62a) auf 0 Volt gesetzt werden, bevor die Wortleitung WL AUS geschaltet wird. Es wird desweiteren darauf hingewiesen, daß das Potential der Bitleitung BL ungefähr gleich dem des Potentiales der Programmleitung PL (Steuergate) gesetzt wird. Diese Zeitanordnungen basieren auf dem Einsatz von Transistoren vom Anreicherungstyp, die die Treibertransistoren der Speicherzellen bilden.
Die vorliegende Erfindung ist nicht auf die zuvor erwähnten Ausführungsformen beschränkt, und Variationen und Modifikationen können durchgeführt werden, ohne den Schutzbereich der Erfindung zu verlassen.

Claims

1. Ein elektrisch löschbarer und programmierbarer Nur-Lesespeicher, mit

einem Speicherzellenarray (100), das eine Mehrzahl von Speicherzellen (1&sub1;-1n, 2&sub1;-2n) enthält, die mit Bitleitungen (BL1-BLn) und Wortleitungen (WL1-WL3) verbunden sind, wobei eine jede der genannten Speicherzellen einen Auswahltransistor (15-18) enthält, der durch eine der genannten Wortleitungen angesteuert wird, und einen Speichertransistor (11-14), der einen Drain aufweist, der mit einer der genannten Bitleitungen durch den genannten Auswahltransistor verbunden ist, und der ein Steuergate (5) aufweist;

einem Auswahlmittel (31-33, 41-46) zum Auswählen von wenigstens einer der genannten Bitleitungen und einer der genannten Wortleitungen auf der Grundlage einer Adresse (ADD), die von einer externen Einrichtung angelegt wird, und das Treibertransistoren (31-33) enthält, die jeweils ein Gate aufweisen, das mit einer jeweiligen der Wortleitungen verbunden ist, und das eine Steuergatespannung (VCG, PL), die durch eine Programmleitung (PL) angelegt worden ist, an die Steuergates der Speichertransistoren der Speicherzellen anlegt, die zu der jeweiligen Wortleitung gehören; und

einem Tastverstärkermittel (51), zum Ausgeben der Daten, die in dem genannten Speicherzellenarray gespeichert sind;

worin die genannten Treibertransistoren (31, 33) vom Anreicherungstyp sind, und worin das genannte Auswahlmittel derart angeordnet ist, daß wenn es eine (WL1) der genannten Wortleitungen zum Zeitpunkt des Auslesens von Daten auswählt, die in den zugehörigen Speicherzellen (1&sub1;-1n) gespeichert sind, der jeweilige Treibertransistor (31) AN geschaltet wird, infolge einer Pegeländerung der genannten ausgewählten Wortleitung, so daß die genannte Steuergatespannung (VCG, PL) an die genannten Steuergates der genannten Speichertransistoren durch die genannten AN-geschalteten Treibertransistoren angelegt wird und er dadurch die entsprechenden Speichertransistoren treibt, und die anderen (2&sub1;-2n) Speichertransistoren, die zu den nicht ausgewählten Wortleitungen (WL2, WL3) gehören, mit keiner Steuergatespannung durch die entsprechenden Treibertransistoren (32, 33) versorgt werden, die AUS gehalten werden;

dadurch gekennzeichnet, daß das genannte Auswahlmittel (31- 33, 41-46) derart angeordnet ist, daß es die Wortleitung (WL1) deselektiert, nachdem die Programmleitung (PL) und die Bitleitungen (BL1-BLn) entladen worden sind.

2. Ein Speicher nach Anspruch 1, worin das genannten Auswahl mittel desweiteren Erzeugungsmittel (43-45) umfaßt, zum Erzeugen der genannten Steuergatespannung (VCG, PL) in Antwort auf einen Übergang der genannten Adresse (ADD).

3. Ein Speicher nach Anspruch 2, worin das genannte Erzeugungsmittel (43-45) angeordnet ist, um die Erzeugung der genannten Steuergatespannung (VCG, PL) zu beenden, bevor ein nächster Übergang der genannten Adresse erfolgt.

4. Ein Speicher nach einem der Ansprüche 2 oder 3, worin das genannte Erzeugungsmittel (43-45) angeordnet ist, die genannte Steuergatespannung (VCG, PL) zu erzeugen, die gleich einem Potential (VBL) der genannten Bitleitungen ist, wenn die genannten Bitleitungen durch das genannte Auswahlmittel ausgewählt werden.

5. Ein Speicher nach einem der Ansprüche 2 bis 4, der desweiteren einen Transistor (59) umfaßt, der für eine jede der genannten Bitleitungen (BL) vorgesehen ist, wobei der genannte Transistor ein Gate aufweist und die entsprechende Bitleitung mit einer Leistungsquelle (VDD) verbindet, und worin das genannte Erzeugungsmittel (43-45) angeordnet ist, um ein Spannungssignal (SREF) zu erzeugen, das an das genannte Gate des Transistors (59) angelegt wird, worin das Potential (VBL) von einer jeden der genannten Bitleitungen auf dem genannten Spannungssignal basiert, das an den genannten Spannungstransistor (59) angelegt wird.

6. Ein Speicher nach Anspruch 5, worin das genannte Erzeugungsmittel (43-45) angeordnet ist, das genannte Spannungssignal (SREF) in Antwort auf einen Übergang der genannten Adresse (ADD) zu erzeugen, und die Erzeugung des genannten Spannungssignales zu beenden, bevor ein nächster Übergang der genannten Adresse stattfindet.

7. Ein Speicher nach einem der Ansprüche 2 bis 6, worin das genannte Erzeugungsmittel (43-45) die genannte Steuergatespannung (VCG, PL) von einer vorherbestimmten positiven Leistungsspannungsquelle (VDD) in Antwort auf den genannten Übergang der genannten Adresse (ADD) ableitet.

8. Ein Speicher nach einem der vorigen Ansprüche, der desweiteren ein Entladungsmittel (61) enthält, um die genannte ausgewählte Bitleitung zu entladen, nachdem eine vorherbestimmte Zeit von einem Übergang der genannten Adresse verstrichen ist, und um die Entladung der genannten Bitleitung zu beenden, bevor ein nächster Übergang der genannten Adresse stattfindet.

9. Ein Speicher nach einem der vorigen Ansprüche, der desweiteren einen Transistor (63) umfaßt, der in der genannten Programmleitung (PL) vorgesehen ist, worin der genannte Transistor (63) AN geschaltet wird, wenn die entsprechende (BL) der genannten Bitleitungen durch das genannte Auswahlmittel ausgewählt wird.

10. Ein Speicher nach einem der vorigen Ansprüche, worin das genannte Speicherzellenarray (100) eine Mehrzahl von Dummyspeicherzellen (68) umfaßt, die mit den genannten Wortleitungen (WL) und Dummybitleitungen (BLD) verbunden sind, die zu den genannten Bitleitungen (BL) paarig vorhanden sind.

11. Ein Speicher nach Anspruch 10, worin das genannte Tastverstärkungsmittel (51) ein Mittel enthält, das für ein jedes Paar der genannten Bitleitungen (BL) und Dummybitleitungen (BLD) vorgesehen ist, zum Ertasten und Verstärken einer Potentialdifferenz zwischen dem genannten Paar aus Bitleitung und Dummybitleitung.

12. Ein Speicher nach einem der vorigen Ansprüche, worin das genannte Speicherzellenarray (100) in eine Mehrzahl von Blöcken aufgeteilt ist, die jeweils eine vorherbestimmte Anzahl der vorherbestimmten Speicherzellen (1&sub1;-1n) enthalten.

13. Ein Speicher nach Anspruch 12, worin das genannte Auswahlmittel (31-33, 41-46) eine der genannten Wortleitungen (WL1- WL3) auswählt, und die genannten Bitleitungen die gleiche Anzahl haben wie die genannten Speicherzellen, die in einem jeden der genannten Blöcke enthalten sind, so daß die genannten Speicherzellen pro Blockeinheit ausgewählt werden.

14. Ein Speicher nach einem der vorigen Ansprüche, worin das genannte Auswahlmittel (31-33, 41-46) angeordnet ist, um das genannte Steuergate und den Drain des genannten Speichertransistors von der genannten Ausgewählten der genannten Speicherzellen mit einer im wesentlichen gleichen Spannung zu versorgen, wenn die genannte Information ausgelesen wird, die in ihr gespeichert ist.