DE68921700T2

DE68921700T2 - Phase lock loop for deriving a clock signal in data transmission links with gigabit transmission rates.

Info

Publication number: DE68921700T2
Application number: DE68921700T
Authority: DE
Inventors: Craig Corsetto; Tom Hornak; Rasmus Nordby; Richard C Walker; Chu Yen
Original assignee: Hewlett Packard Co
Current assignee: Agilent Technologies Inc
Priority date: 1988-11-18
Filing date: 1989-10-30
Publication date: 1995-07-27
Anticipated expiration: 2009-10-31
Also published as: DE68921700D1; US4926447A; EP0369628A2; EP0369628B1; EP0369628A3; JPH02192338A; JP2863763B2

Description

Hintergrund der ErfindungBackground of the invention

Diese Erfindung betrifft Phasenregelschleifenschaltungen zum Herausziehen von Taktsignalen in einer Kommunikationsverbindung mit hoher Datenrate.This invention relates to phase-locked loop circuits for extracting clock signals in a high data rate communication link.

Phasenregelschleifen (PLL) werden bei Empfängern für eine Datenkommunikationsverbindung verwendet, um ein Taktsignal aus einem ankommenden Datenstrom herauszuziehen. Das im wesentlichen jitterfreie Taktsignal wird dann zuerst verwendet, um den ankommenden Datenstrom abzutasten und diesen dann zu regenerieren. Dies erzeugt einen regenerierten Datenstrom, der frei von Zeitverlaufsjittern ist, die in die ankommenden Daten durch Bandbreitenbegrenzungen des Übertragungskanals und durch Rauschen eingebracht werden.Phase-locked loops (PLLs) are used in receivers for a data communication link to extract a clock signal from an incoming data stream. The essentially jitter-free clock signal is then first used to sample the incoming data stream and then to regenerate it. This produces a regenerated data stream that is free of timing jitters introduced into the incoming data by bandwidth limitations of the transmission channel and by noise.

Phasenregelschleifen bestehen normalerweise aus einem Phasendetektor zum Vergleichen der Phase des ankommenden Bitstromes mit der Phase eines lokal erzeugten Taktes, einem Tiefpaßfilter zum Glatten des Ausgangssignals des Phasendetektors, und aus einem spannungsgesteuerten Qszillator (VCO) zum Erzeugen des lokalen Taktsignals, der durch die Ausgangsspannung des Tiefpaßfilters frequenzgesteuert ist.Phase-locked loops typically consist of a phase detector for comparing the phase of the incoming bit stream with the phase of a locally generated clock, a low-pass filter for smoothing the output of the phase detector, and a voltage-controlled oscillator (VCO) for generating the local clock signal, which is frequency-controlled by the output voltage of the low-pass filter.

Um die ankommenden Daten mit minimalen Anforderungen bezüglich des Signal/Rausch-Verhältnisses (SNR) zeitlich korrekt neu anzupassen, muß die Abtastung der ankommenden Daten durch das lokale Taktsignal so nahe wie möglich an der Mitte jedes aufeinanderfolgenden Bit-Zeitintervalls (1/Bit-Rate) erfolgen, wo das Signal normalerweise seine maximale Amplitude aufweist.In order to correctly re-time the incoming data with minimal signal-to-noise ratio (SNR) requirements, the sampling of the incoming data by the local clock signal must occur as close as possible to the center of each consecutive bit time interval (1/bit rate), where the signal normally has its maximum amplitude.

Wie es in den Fig. 1a bis 1c gezeigt ist, wird ein Datenstrom, wie er in Fig. 1a gezeigt ist, über eine Kommunikationsverbindung übertragen, wobei das einpfangene Signal aufgrund von Rauschen und Bandbreitenbegrenzungen erscheint, wie es in Fig. 1b gezeigt ist. Diese empfangene Signal aus Fig. 1b muß erfaßt und verwendet werden, um einen regenerierten Datenstrom zu schaffen, wie er in Fig. 1c gezeigt ist, der den erwünschten Datenstrom aus Fig. 1a genau darstellt. Wie es in Fig. 1b gezeigt ist, tendieren die empfangenen Impulse dazu, daß ihre Spitzen in der Nähe der Mitte des Bit-Zeitintervalls liegen, in dem sie übertragen werden. Die Phasenregelschleife garantiert, wenn sie verriegelt, eine feste Phasenbeziehung zwischen dem ankommenden Bitstrom und dem lokal erzeugten Takt. Die tatsächliche Position des Abtastzeitpunkts relativ zu dem Bit-Zeitintervall wird jedoch durch die Phase des Taktes relativ zu den ankommenden Daten, wie es durch den Phasendetektor sichergestellt ist, und durch die Phase des Abtastzeitpunkts relativ zu dem Takt, der durch den Betrieb der Abtastschaltung bestimmt ist, bestimmt.As shown in Fig. 1a to 1c, a data stream as shown in Fig. 1a is transmitted over a communication link, wherein the received signal is of noise and bandwidth limitations, as shown in Fig. 1b. This received signal of Fig. 1b must be detected and used to provide a regenerated data stream as shown in Fig. 1c which accurately represents the desired data stream of Fig. 1a. As shown in Fig. 1b, the received pulses tend to have their peaks near the middle of the bit time interval in which they are transmitted. The phase locked loop, when locked, guarantees a fixed phase relationship between the incoming bit stream and the locally generated clock. The actual position of the sampling instant relative to the bit time interval, however, is determined by the phase of the clock relative to the incoming data as ensured by the phase detector and by the phase of the sampling instant relative to the clock as determined by the operation of the sampling circuit.

Bei Datenverbindungen mit niedriger Bit-Rate überschreitet die Dauer jedes Bit-Zeitintervalls die parasitären Laufzeitverzögerungen (oder deren Veränderungen) der digitalen Schaltung erheblich. Wenn der Abtastzeitpunkt durch den Entwurf auf die Mitte der Bit-Zeitzelle eingestellt war, wird dieser folglich dort unabhängig von der Temperatur, Versorgungsspannungsänderungen und der Zeit bleiben. Bei Verbindungen mit einer Gigabit-Rate werden die Laufzeitverzögerungen der digitalen Schaltung und ihre Veränderungen jedoch mit der Dauer des Bit-Zeitintervalls sehr vergleichbar sein, dies bedeutet eine Nanosekunde für einen Kanal mit einem Gigabit pro Sekunde. Es ist deshalb von äußerster Wichtigkeit, den Einfluß von solchen Laufzeitverzögerungen auf die Position des Abtastzeitpunktes relativ zu dem Bit-Zeitintervall auszuschließen.For low bit rate data links, the duration of each bit time interval significantly exceeds the parasitic propagation delays (or their variations) of the digital circuit. Consequently, if the sampling instant was designed to be in the middle of the bit time cell, it will remain there regardless of temperature, supply voltage changes, and time. However, for gigabit rate links, the digital circuit propagation delays and their variations will be very similar to the duration of the bit time interval, i.e. one nanosecond for a one gigabit per second channel. It is therefore of utmost importance to exclude the influence of such propagation delays on the position of the sampling instant relative to the bit time interval.

Dies kann am besten durch Ausführen des Phasendetektors und der Abtastschaltung durch zwei eng aufeinander abgestimmte Schaltungen mit identischer Topologie erreicht werden, und hängt von der Nachführung ihrer Laufzeitverzögerungen ab. Beispiele solcher bekannten PLL-Schaltungen zur Verwendung bei Taktwiedergewinnungssystemen für eine Datenverbindung mit hoher Datenrate werden zum Beispiel in Bentland u.a., "Clock Recovery for a 5 Gbit/s Fibre Optic System", Electronics Letters, 24. Juni 1982, Band 18, Nummer 13, Seiten 547-548, und c. Hogge, "A Self-Correcting Clock Recovery Circuit", IEEE Transactions on Electron Devices, Band ED-32, Nummer 12, Dezember 1985, gefunden. Bentland beschreibt eine Schaltung, bei der die übertragenen Daten in aufeinanderfolgende Rahmen gruppiert werden, von denen jeder aus 50 Bits im Kehre-auf-Null-zurück-Format (RZ-Format = Return to Zero-Format) ist. Die Bits werden als Impulse übertragen, wobei das erste Bit jedes Rahmens immer vorhanden ist, nachdem es lediglich zur Markierung des Beginns des Rahmens verwendet wird und keine anderen Informationen trägt. Vor dem Beginn der Datenkommunikation (dies bedeutet vor dem Hochfahren einer Verbindung) wird eine sogenannte Lernsequenz übertragen. Die Lernsequenz besteht lediglich aus diesem Referenzimpuls, wobei alle anderen Bits in dem Rahmen auf Null gesetzt sind (dies bedeutet keine Impulse). Am empfangenden Ende erzeugt eine Phasenregelschleife einen Takt mit der Rabmenrate, dies bedeutet mit 1/50 der Bit-Rate, und dieser Takt ist mit dem ankommenden Referenzimpulsstrom phasenverriegelt. Wenn die Verriegelung aufgetreten ist, wird die Übertragung der Daten gestartet. Das Vorhandensein des Referenzimpulses in jedem Rahmen stellt eine kontinuierliche Verriegelung sicher, aus der sowohl eine Rahmenrate als auch ein Bit-Ratentakt abgeleitet werden kann. Bei der von Hogge beschriebenen Anordnung schließt der Phasendetektor eine Verzögerungsleitung ein, wobei die Position des Abtastpunktes innerhalb eines Bit-Zeitintervalls durch die Verzögerung eingestellt wird. Dies erfordert eine unerwünschte Einstellung der Verzögerungsleistung, und eine erneute Einstellung während des Zeitverlaufs. Überdies erfordert das RZ-Format, daß von Bentland verwendet wird, die doppelte Verbindungsbandbreite für eine gegebene Bit-Rate, verglichen mit dem Kehre-nicht-auf-Null-zurück-Format (NRZ-Format = Non Return to Zero Format).This can be best achieved by implementing the phase detector and sampling circuitry as two closely matched circuits with identical topology, and depends on tracking their propagation delays. Examples of such known PLL circuits for use in clock recovery systems for a high data rate data link are found, for example, in Bentland et al., "Clock Recovery for a 5 Gbit/s Fibre Optic System", Electronics Letters, June 24, 1982, Volume 18, Number 13, pages 547-548, and C. Hogge, "A Self-Correcting Clock Recovery Circuit", IEEE Transactions on Electron Devices, Volume ED-32, Number 12, December 1985. Bentland describes a circuit in which the transmitted data is grouped into successive frames, each of which is made up of 50 bits in return-to-zero (RZ) format. The bits are transmitted as pulses, with the first bit of each frame always present, since it is used merely to mark the start of the frame and carries no other information. Before data communication begins (this means before a link is brought up), a so-called learning sequence is transmitted. The learning sequence consists of just this reference pulse, with all other bits in the frame set to zero (this means no pulses). At the receiving end, a phase locked loop generates a clock at the frame rate, that is, at 1/50 of the bit rate, and this clock is phase locked to the incoming reference pulse stream. When lock has occurred, transmission of the data is started. The presence of the reference pulse in each frame ensures continuous lock, from which both a frame rate and a bit rate clock can be derived. In the arrangement described by Hogge, the phase detector includes a delay line, the position of the sampling point within a bit time interval being set by the delay. This requires undesirable adjustment of the delay power, and re-adjustment as time passes. Furthermore, the RZ format used by Bentland requires twice the link bandwidth for a given bit rate compared to the Non Return to Zero (NRZ) format.

Die Erfindung ist durch den Anspruch 1 definiert.The invention is defined by claim 1.

In der folgenden Beschreibung wird eine Familie von Phasenregelschleifenschaltungen und Verfahren zum Herausziehen eines Taktsignals aus einem digitalen Datenstrom, wie er zum Beispiel durch einen Empfänger einer Datenkommunikationsleitung empfangen wird, gelehrt. Die Schaltungen dieser Erfindung sind besonders bei Verbindungen mit Gigabitraten vorteilhaft, bei denen die Laufzeitverzögerung der digitalen Schaltung mit der Dauer eines Bit-Zeitintervalls vergleichbar ist, und deshalb eine sorgfältige Anpassung der Taktherausziehung und der Datenabtastschaltungstopologie erforderlich ist. Bei bestimmten Ausführungsbeispielen dieser Erfindung ist ein Frequenzdetektor eingeschlossen, der die Erfindung zur Verwendung in Situationen geeignet macht, in denen eine große gebrochene Differenz zwischen der ankommenden Datenrate und der freilaufenden Frequenz des Empfänger-VCO vorhanden ist. Dies ist der Fall, wenn sowohl die ankommende Datenrate als auch die Frequenz des Empfänger-VCO nicht durch ein Präzisionselement, wie zum Beispiel einen Kristall oder ein akustisches Oberflächenwellengerät, gesteuert ist. Kurze Beschreibung der ZeichnunaenIn the following description, a family of phase-locked loop circuits and methods for extracting a clock signal from a digital data stream, such as received by a receiver of a data communication line, are taught. The circuits of this invention are particularly advantageous in gigabit rate connections where the propagation delay of the digital circuit is comparable to the duration of a bit time interval and therefore careful matching of the clock extraction and data sampling circuit topology is required. In certain embodiments of this invention, a frequency detector is included which makes the invention suitable for use in situations where there is a large fractional difference between the incoming data rate and the free-running frequency of the receiver VCO. This is the case when both the incoming data rate and the frequency of the receiver VCO are not controlled by a precision element such as a crystal or surface acoustic wave device. Short description of the drawings

Fig. 1a ist eine Darstellung eines Datenstroms, bevor er über eine Kommunikationsverbindung gesendet wird;Fig. 1a is an illustration of a data stream before it is sent over a communication link;

Fig. 1b ist ein Diagramm, das ein empfangenes Signal darstellt, das dem erwünschten Signal aus Fig. 1a entspricht;Fig. 1b is a diagram illustrating a received signal corresponding to the desired signal of Fig. 1a ;

Fig. 1c ist ein Diagramm, das ein Signal darstellt, das auf der Empfangsseite einer Kommunikationsverbindung aus dem empfangenen Signal aus Fig. 1b regerneriert wurde;Fig. 1c is a diagram illustrating a signal regenerated on the receiving side of a communication link from the received signal of Fig. 1b;

Fig. 2a stellt einen seriellen Bitstrom dar, der in Übereinstimmung mit den Lehren dieser Erfindung einschließlich eines Hauptübergangs übertragen wurde;Figure 2a illustrates a serial bit stream transmitted in accordance with the teachings of this invention including a main transition;

Fig. 2b und 2c stellen entgegengesetzte Phasentaktsignale dar, wie sie bei bestimmten Ausführungsbeispielen dieser Erfindung verwendet werden;Figures 2b and 2c illustrate opposite phase clock signals as used in certain embodiments of this invention;

Fig. 2d stellt ein Taktsignal mit einer Frequenz dar, die gleich der Rahmenrate (FPAME-RATE) ist;Fig. 2d shows a clock signal with a frequency equal to the frame rate (FPAME-RATE);

Fig. 2e ist ein Diagramm, das eine Lernsequenz darstellt, die in Übereinstimmung mit den Lehren dieser Erfindung gesendet wird;Figure 2e is a diagram illustrating a learning sequence transmitted in accordance with the teachings of this invention;

Fig. 3a bis 3f sind Zeitverlaufsdiagramme, die die Strukturen der Fig. 20a und 20b betreffen;Figs. 3a to 3f are timing diagrams relating to the structures of Figs. 20a and 20b;

Fig. 4 ist ein Blockdiagramm, das ein alternatives Ausführungsbeispiel der Struktur aus Fig. 20b darstellt;Fig. 4 is a block diagram illustrating an alternative embodiment of the structure of Fig. 20b;

Fig. 5 stellt den Betrieb des VCO 305 in Fig. 20a, 20b und 4 in Ubereinstimmung mit einem Ausführungsbeispiel dieser Erfindung dar, wobei eine VCO-Mittenfrequenz gleich der Bit-Rate ist;Fig. 5 illustrates the operation of the VCO 305 in Figs. 20a, 20b and 4 in accordance with an embodiment of this invention, where a VCO center frequency equals the bit rate;

Fig. 6 stellt den Betrieb des VCO 305 in Fig. 20a, 20b und 4 in Übereinstimmung mit einem Ausführungsbeispiel dieser Erfindung dar, der eine VCO-Mittenfrequenz aufweist, die sich von der Bit-Rate unterscheidet;Fig. 6 illustrates the operation of the VCO 305 in Figs. 20a, 20b and 4 in accordance with an embodiment of this invention having a VCO center frequency that is different from the bit rate;

Fig. 7 ist ein Blockdiagramm eines Ausführungsbeispiels eines Phasenteilers und einer Tastzyklussteuerungsschaltung, die als Ersatz für den Phasenteiler 307 in den Fig. 20a, 20b und 4 geeignet ist;Fig. 7 is a block diagram of an embodiment of a phase splitter and duty cycle control circuit suitable for replacing phase splitter 307 in Figs. 20a, 20b and 4;

Fig. 8 ist ein scheinatisches Diagramm eines Ausftihrungsbeispiels eines Phasenteilers, der zur Verwendung als Phasenteiler 702 in Fig. 7 geeignet ist;Fig. 8 is a schematic diagram of an embodiment of a phase splitter suitable for use is suitable as phase splitter 702 in Fig. 7;

Fig. 9 ist ein Blockdiagramm eines Ausführungsbeispiels dieser Erfindung, das ein Tiefpaßfilter verwendet, um das Steuerungssignal zu filtern, das an den VCO angelegt ist, und das einen Phasenmodulator in dem Taktsignalweg verwendet;Fig. 9 is a block diagram of an embodiment of this invention that uses a low pass filter to filter the control signal applied to the VCO and that uses a phase modulator in the clock signal path;

Fig. 10 ist ein Diagrainin, das das Ausgangssignal des Selektors 304 in Fig. 9 vor dem Erreichen einer Phasenverriegelung darstellt;Fig. 10 is a diagram illustrating the output of the selector 304 in Fig. 9 prior to achieving phase lock;

Fig. 11 ist ein Diagramm, das die Änderung der Phase des Phasendetektortaktsignals bezüglich des Hauptübergangs in dem Ausführungsbeispiel aus Fig. 9 nach dem Erreichen der Phasenverriegelung darstellt;Fig. 11 is a diagram illustrating the change in phase of the phase detector clock signal with respect to the main transition in the embodiment of Fig. 9 after phase lock is achieved;

Fig. 12 ist eine schematische Darstellung eines Ausführungsbeispiels des Phasenmodulators 902 aus Fig. 9;Fig. 12 is a schematic representation of an embodiment of the phase modulator 902 of Fig. 9;

Fig. 13 ist ein schematisches Diagramm eines weiteren Ausführungsbeispiels des Phasenmodulators 902 aus Fig. 9;Fig. 13 is a schematic diagram of another embodiment of the phase modulator 902 of Fig. 9;

Fig. 14 ist ein Blockdiagramm eines weiteren Ausführungsbeispiels dieser Erfindung, das einen Phasenmodulator in dem Weg des Taktsignals, das an den Phasendetektor 302 angelegt ist, verwendet;Figure 14 is a block diagram of another embodiment of this invention that uses a phase modulator in the path of the clock signal applied to the phase detector 302;

Fig. 15 ist ein Ausführungsbeispiel eines Phasenmodulators, der zur Verwendung mit dieser Erfindung geeignet ist;Fig. 15 is an embodiment of a phase modulator suitable for use with this invention;

Fig. 16 ist ein schematisches Diagramm einer Phasenvorschubschaltung, die zur Verwendung in Verbindung mit bestimmten Phasen des Phasenmodulators geeignet ist;Fig. 16 is a schematic diagram of a phase advance circuit suitable for use in connection with certain phases of the phase modulator;

Fig. 17 ist ein schematisches Diagramm eines Ausführungsbeispiels eines Phasenmodulators, der zur Verwendung mit dem Ausführungsbeispiel in Fig. 19 geeignet ist;Fig. 17 is a schematic diagram of an embodiment of a phase modulator suitable for use with the embodiment of Fig. 19;

Fig. 18 ist ein Blockdiagramm eines Ausführungsbeispiels dieser Erfindung, das einen ersten Phasenmodulator zur Steuerung des an den Phasendetektor angelegten Taktsignals und einen zweiten Phasenmodulator zur Steuerung des an den Abtaster angelegten Taktsignals verwendet;Fig. 18 is a block diagram of an embodiment of this invention that uses a first phase modulator for controlling the clock signal applied to the phase detector and a second phase modulator for controlling the clock signal applied to the sampler;

Fig. 19 ist ein Blockdiagramm eines weiteren Ausführungsbeispiels dieser Erfindung, das einen Phasenmodulator verwendet, der das Taktsignal, das an den Phasendetektor angelegt ist, im Mittel um 180 Grad phasenverschiebt;Fig. 19 is a block diagram of another embodiment of this invention using a phase modulator that phase shifts the clock signal applied to the phase detector by an average of 180 degrees;

Fig. 20a und 20b sind Blockdiagramme, die zwei Strukturen eines Ausführungsbeispiels dieser Erfindung darstellen;Figs. 20a and 20b are block diagrams illustrating two structures of an embodiment of this invention;

Fig. 21 ist ein Diagramm, das die Struktur darstellt, die sicherstellt, daß die ordnungsgemäße Phasendifferenz von 180 Grad zwischen dem Abtastertakt und dem Phasendetektortakt beibehalten wird;Fig. 21 is a diagram illustrating the structure that ensures that the proper phase difference of 180 degrees is maintained between the sampler clock and the phase detector clock;

Fig. 22 ist ein Satz von Zeitverlaufsdiagrammen, die den Betrieb der Struktur aus Fig. 21 darstellen;Fig. 22 is a set of timing diagrams illustrating the operation of the structure of Fig. 21;

Fig. 23, 24 und 25 stellen Ausführungsbeispiele dar, bei denen das Signal auf der Ausgangsanschlußleitung 217 des analogen Integrators 218 aus Fig. 21 in Verbindung mit den Schaltungen aus Fig. 14, 18 bzw. 19 verwendet wird;Figs. 23, 24 and 25 illustrate embodiments in which the signal on the output lead 217 of the analog integrator 218 of Fig. 21 is used in conjunction with the circuits of Figs. 14, 18 and 19, respectively;

Fig. 26 ist ein Blockdiagramm einer Schaltung, die als ein VCO mit schneller Frequenzschaltung wirksam sein kann, obwohl ein VCO mit langsamer Frequenzumschaltung verwendet wird;Fig. 26 is a block diagram of a circuit that can act as a VCO with fast frequency switching even though a VCO with slow frequency switching is used;

Fig. 27 ist ein Diagramm, das eine Struktur dieser Erfindung darstellt, die die Struktur aus Fig. 26 verwendet;Fig. 27 is a diagram illustrating a structure of this invention using the structure of Fig. 26;

Fig. 28 ist ein Diagramm, das ein Ausführungsbeispiel dieser Erfindung darstellt, bei dem die Quelle des Phasenmodulationssignals durch einen Spannungsintegrierer ersetzt ist;Fig. 28 is a diagram illustrating an embodiment of this invention in which the source of the phase modulation signal is replaced by a voltage integrator;

Fig. 29a und 29b sind Diagramme, die Ausführungsbeispiele der Erfindung ähnlich zu demjenigen in Fig. 9 zeigen, aber mit der Hinzufügung eines Frequenzdetektors;Figures 29a and 29b are diagrams showing embodiments of the invention similar to that in Figure 9, but with the addition of a frequency detector;

Fig. 30 ist ein 2:1 Frequenzteiler, der ein Teil des 20:1 Frequenzteilers 306 in Fig. 29 ist;Fig. 30 is a 2:1 frequency divider which is a part of the 20:1 frequency divider 306 in Fig. 29;

Fig. 31 sind Zeitverlaufsdiagramme, die den Betrieb der Struktur aus Fig. 30 darstellen;Fig. 31 are timing diagrams illustrating the operation of the structure of Fig. 30;

Fig. 32 ist ein Satz von Zeitverlaufsdiagrammen, die den Betrieb der Struktur aus den Fig. 29 und 36 darstellen, wenn die VCO-Frequenz niediger ist als die Bit-Rate;Fig. 32 is a set of timing diagrams illustrating the operation of the structure of Figs. 29 and 36 when the VCO frequency is lower than the bit rate;

Fig. 33 ist ein Satz von Zeitverlaufsdiagrammen, die den Betrieb der Struktur aus den Fig. 29 und 36 darstellen, wenn die VCO-Frequenz größer ist als die Bit-Rate;Fig. 33 is a set of timing diagrams illustrating the operation of the structure of Figs. 29 and 36 when the VCO frequency is greater than the bit rate;

Fig. 34 ist ein Satz von Zeitverlaufsdiagrammen die den Betrieb der Struktur aus den Fig. 29 und 36 darstellt, wenn die VCO-Frequenz gleich der Bit-Rate ist, und wenn die VCO-Phase nachläuft;Fig. 34 is a set of timing diagrams illustrating the operation of the structure of Figs. 29 and 36 when the VCO frequency is equal to the bit rate and when the VCO phase is lagging;

Fig. 35 ist ein Satz von Zeitverlaufsdiagrammen, die den Betrieb der Fig. 29 und 36 darstellen, wenn die VCO-Frequenz gleich der Bit-Rate ist, und die VCO-Phase voraus läuft;Fig. 35 is a set of timing diagrams illustrating the operation of Figs. 29 and 36 when the VCO frequency is equal to the bit rate and the VCO phase is advanced;

Fig. 36 ist ein alternatives Ausführungsbeispiel dieser Erfindung, das einen Frequenzdetektor einschließt; undFig. 36 is an alternative embodiment of this invention incorporating a frequency detector; and

Fig. 37 stellt ein Nacheil-Voreil-Filter dar, das als Tiefpaßfilter 3601 in Fig. 36 geeignet ist.Fig. 37 illustrates a lag-lead filter suitable as the low-pass filter 3601 in Fig. 36.

Detaillierte BeschreibungDetailed description

Gemäß unserer Erfindung besteht ein Rahmen zum Beispiel aus 20 Bit-Zeitintervallen, der Daten im NRZ-Format trägt. Die Daten werden nacheinanderfolgend mit einer FRAME-RATE von zum Beispiel 100 MHz übertragen. Die Datenbits werden nacheinanderfolgend mit einer BIT-RATE übertragen, die gleich der Anzahl der Bit-Zeitintervalle pro Rahmen mal FRAME-RATE ist. Bei dem Ausführungsbeispiel, bei dem jeder Rahmen 20 Bit-Zeitintervalle einschließt, und die FRAME-RATE gleich 100 MHz ist, ist die BIT-RATE gleich 2000 MHz. Der Beginn des Rahmens wird durch einen Referenzübergang mit einer ausgewählten Polarität (im Folgenden als ein "Hauptübergang" bezeichnet) markiert, und nicht durch einen Impuls wie bei Bentland. Der Hauptübergang, der in Fig. 2a gezeigt ist, ist positiv und trennt ein Bit-Zeitintervall, das immer eine logische Null (A in Fig. 2a) trägt, von einem Bit-Zeitintervall, das immer eine logische Eins (B in Fig. 2a) trägt. Die Daten werden in allen Bit-Zeitintervallen übertragen, die zwischen den Bit-Zeitintervallpaaren liegen, die die Hauptübergänge bilden.According to our invention, a frame consists of, for example, 20 bit time intervals carrying data in NRZ format. The data is transmitted sequentially at a FRAME RATE of, for example, 100 MHz. The data bits are transmitted sequentially at a BIT RATE equal to the number of bit time intervals per frame times FRAME RATE. In the embodiment where each frame includes 20 bit time intervals and the FRAME RATE is 100 MHz, the BIT RATE is 2000 MHz. The beginning of the frame is marked by a reference transition of a selected polarity (hereinafter referred to as a "main transition"), rather than by a pulse as in Bentland. The main transition shown in Fig. 2a is positive and separates a bit time interval that always carries a logical zero (A in Fig. 2a) from a bit time interval that always carries a logical one (B in Fig. 2a). The data is transmitted in all bit time intervals that lie between the bit time interval pairs that form the main transitions.

Bevor eine Datenkommunikation beginnt (das bedeutet beim Hochfahren der Verbindung) wird eine Lernsequenz gesendet. Die Lernsequenz besteht zum Beispiel aus 10 Bit-Zeitintervallen mit logischen Nullen, die von 10 Bit-Zeitintervallen mit logischen Einsen gefolgt ist, was zu einem einzelnen positiven Übergang (dem Hauptübergang am Beginn des Rahmens) und einem einzelnen negativen Übergang für jeden Rahmen führt (siehe Fig. 2e). Beim Empfangsende erzeugt eine Phasenregelschleife ein Taktsignal mit der Rahmenfrequenz und verriegelt es mit dem Hauptübergang in der Lernsequenz.Before data communication begins (that is, when the connection is started), a learning sequence is sent. The learning sequence consists of 10 bit time intervals, for example of logic zeros followed by 10-bit time intervals of logic ones, resulting in a single positive transition (the main transition at the beginning of the frame) and a single negative transition for each frame (see Fig. 2e). At the receiving end, a phase-locked loop generates a clock signal at the frame frequency and locks it to the main transition in the learning sequence.

Nachdem die Verriegelung erreicht ist, beginnt die Datenübertragung, wodurch mehrere Übergänge pro Rahmen erzeugt werden. Das kontinuierliche Vorhandensein des Hauptübergangs mit der Rahmenrate stellt jedoch eine kontinuierliche Verriegelung der Schleife sicher.After locking is achieved, data transmission begins, creating multiple transitions per frame. However, the continuous presence of the main transition at the frame rate ensures continuous locking of the loop.

Erstes AusführungsbeispielFirst embodiment

Ein erstes Ausführungsbeispiel der Erfindung ist in dem Blockdiagramm in Fig. 20a gezeigt. Wie es in Fig. 20a gezeigt ist, empfängt eine Datenwiedergewinnungsschaltung 300 Eingangsdaten auf einer Eingangsanschlußleitung 301, die aufgrund des Rauschens und von Bandbreitenbegrenzungen Anomalien einschließen. Diese Eingangsdaten werden an die D-Eingangsanschlußleitung eines Phasendetektors 302 und einer Abtastschaltung 303 angelegt, die jeweils aus einem D-Flip-Flop bestehen. Ein spannungsgesteuerter Oszillator (VCO) 305 erzeugt ein Taktsignal, das ein im wesentlichen symmetrischer Signalverlauf (50% Tastzyklus) mit einer Frequenz gleich der BIT-RATE ist. Dieses VCO-Taktsignal wird an einen Phasenteiler 307 angelegt, der den VCO-Takt mit einer Polarität (Fig. 2b) an die Takteingangsanschlußleitung des 20:1 Frequenzteilers 306, und mit der entgegengesetzten Polarität (Fig. 2c) an die Takteingangsanschlußleitung des Abtasters 303 anlegt. Beide Taktsignalverläufe sind in Fig. 2b und 2c unter der Annahme dargestellt, daß sowohl der Freguenzteiler 306 als auch das Flip-Flop des Abtasters 303 durch die positive Flanke ausgelöst werden und eine Einstellzeit von Null aufweisen. Das 20:1 Teilverhältnis des Frequenzteilers 306 entspricht einem Rahmen, der aus 20 Bit-Zeitintervallen besteht. Das Ausgangssignal des Teilers 306 ist ein Signal, das eine Frequenz gleich der FRAME-RATE aufweist. Das Ausgangssignal des Teilers 306 (Fig. 2d) taktet den Phasendetektor 302. Das Takten des Phasendetektors 302 mit der FRAME-RATE bewirkt, daß er auf jedes 20. Bit-Zeitintervall antwortet, und diese Antwort für die Dauer von 20 Bit-Zeitintervallen, dies bedeutet für die Dauer eines Rahmens, hält. Damit das Ausführungsbeispiel in Fig. 20a ordnungsgemäß arbeitet (das heißt, daß es das Abtasten der Daten in der Mitte des Bit-Zeitintervalls sicherstellt), muß der 20:1 Frequenzteiler 306 eine Laufzeitverzögerung seines Takteingangssignals bezüglich seines Ausgangs aufweisen, die verglichen mit dem Bit-Zeitintervall vernachlässigbar klein ist oder genau gleich einem ganzzahligen Mehrfachen des Bit-Zeitintervalls ist. Ansonsten muß die Laufzeitverzögerung des Freguenzteilers 306 durch ein Element ausgeglichen werden, das die Laufzeitverzögerung anpaßt und nachführt, daß in die Taktleitung des Abtasters 303 eingefügt ist. Bei Verbindungen mit einer Gigabit-Rate ist dies schwierig zu erreichen, und deshalb ist ein leichter auszuführendes Ausführungsbeispiel in Fig. 20b gezeigt.A first embodiment of the invention is shown in the block diagram in Fig. 20a. As shown in Fig. 20a, a data recovery circuit 300 receives input data on an input lead 301 which includes anomalies due to noise and bandwidth limitations. This input data is applied to the D input lead of a phase detector 302 and a sampling circuit 303, each consisting of a D flip-flop. A voltage controlled oscillator (VCO) 305 generates a clock signal which is a substantially symmetrical waveform (50% duty cycle) having a frequency equal to the BIT RATE. This VCO clock signal is applied to a phase divider 307 which applies the VCO clock with one polarity (Fig. 2b) to the clock input lead of the 20:1 frequency divider 306 and with the opposite polarity (Fig. 2c) to the clock input lead of the sampler 303. Both clock waveforms are shown in Fig. 2b and 2c assuming that both the frequency divider 306 and the flip-flop of the sampler 303 are triggered by the positive edge and have a settling time of zero. The 20:1 division ratio of the frequency divider 306 corresponds to a frame consisting of 20 bit time intervals. The output of divider 306 is a signal having a frequency equal to the FRAME RATE. The output of divider 306 (Fig. 2d) clocks phase detector 302. Clocking phase detector 302 at the FRAME RATE causes it to respond every 20 bit time intervals and to hold that response for the duration of 20 bit time intervals, i.e., the duration of one frame. In order for the embodiment in Fig. 20a to operate properly (i.e., to ensure sampling of the data in the middle of the bit time interval), 20:1 frequency divider 306 must have a propagation delay of its clock input signal with respect to its output that is negligible compared to the bit time interval or exactly equal to an integer multiple of the bit time interval. Otherwise, the propagation delay of the frequency divider 306 must be compensated by a propagation delay adjusting and tracking element inserted into the clock line of the sampler 303. This is difficult to achieve on gigabit rate links and therefore an easier to implement embodiment is shown in Fig. 20b.

In Fig. 20b empfängt der Takteingang des Phasendetektors 302 das VCO-Taktsignal (Fig. 2b) direkt, anstelle seines ganzzahligen Bruchteils, der durch den Frequenzdetektor 306 zugeführt wird. In Fig. 20b taktet das Ausgangssignal des Teilers 306 den Selektor 304, der zum Beispiel durch ein D-Flip-Flop gebildet ist, dessen D-Eingangsanschlußleitung mit der Q-Ausgangsanschlußleitung des Phasendetektors 302 verbunden ist. Der Selektor 304 dient dazu, die Antwort auf der Q-Ausgangsanschlußleitung des Phasendetektors 302 (der mit BIT-RATE getaktet ist) nur bei jedem 20. Bit-Zeitintervall aufzunehmen, und diese Antwort für 20 Bit-Zeitintervalle zu halten, dies bedeutet für die Dauer eines Rahmens. Diese Anordnung macht im Gegensatz zum direkten Takten des Phasendetektors 302 mit dem Ausgangssignal des Frequenzteilers 306 und dem Weglassen des Selektors 304, die Zeitbeziehung zwischen dem Takten des Phasendetektors 302 und des Abtasters 304 von der Laufzeitverzögerung des Freguenzteilers 306 unabhängig. Wenn jedoch sogar in der in Fig. 20b gezeigten Anordnung die Laufzeitverzögerung des Teilers 306 länger als ein Bit-Zeitintervall wäre, könnte diese Laufzeitverzögerung bewirken, daß das ausgewählte Bit um ein Bit-Zeitintervall in der Phase springt, und die falschen Informationen würden ausgewählt. Wenn dies nach dem Erreichen der Verriegelung passiert, würde die Verriegelung verloren werden.In Fig. 20b, the clock input of phase detector 302 receives the VCO clock signal (Fig. 2b) directly, instead of its integer fraction supplied by frequency detector 306. In Fig. 20b, the output of divider 306 clocks selector 304, which is formed, for example, by a D flip-flop whose D input lead is connected to the Q output lead of phase detector 302. Selector 304 serves to receive the response on the Q output lead of phase detector 302 (which is clocked at BIT-RATE) only every 20th bit time interval, and to hold this response for 20 bit time intervals, i.e., for the duration of one frame. This arrangement, in contrast to directly clocking the phase detector 302 with the output signal of the frequency divider 306 and omitting the selector 304, makes the time relationship between the clocking of the phase detector 302 and the sampler 304 is independent of the propagation delay of the frequency divider 306. However, even in the arrangement shown in Fig. 20b, if the propagation delay of the divider 306 were longer than one bit time interval, this propagation delay could cause the selected bit to jump in phase by one bit time interval and the wrong information would be selected. If this happens after the lock is achieved, the lock would be lost.

Diese Situation kann anhand der Zeitverlaufsdiagramme in Fig. 3a bis 3f beschrieben werden. Fig. 3a stellt einen Rahmen dar, der einen Hauptübergang und eine Mehrzahl von Datenbits aufweist, wie in Fig. 2a. Fig. 3b stellt das Takt signal des Phasendetektor-Flip-Flops 302 dar, wobei das Phasendetektor-Flip-Flop 302 durch eine positive Flanke des Taktsignals ausgelöst wird. Wie es in Fig. 3a und 3b gezeigt ist, ist das Taktsignal zu früh, d. h., daß es alle Datenbits und den Hauptübergang unmittelbar vor den Übergängen taktet. Als ein Ergebnis des etwas zu frühen Taktes ist das Ausgangssignal des Phasendetektor-Flip-Flops 302, wie es in Fig. 3c gezeigt ist, während der Taktperiode, die dem Hauptübergang folgt, niedrig, wie es am Punkt C in Fig. 3c gezeigt ist. Dieser niedrige Pegel trägt die Information, daß das Taktsignal zu früh ist, und diese Information muß durch den Rest der Schaltung über den gesamten Rahmen gehalten werden, um den VCO ordnungsgemäß zu steuern, wie es später detaillierter beschrieben wird. Wenn das Taktsignal umgekehrt zu spät ist, d. h., daß der Taktsignalübergang unmittelbar nach dem Hauptübergang ankommt, ist das Ausgangssignal des Phasendetektors 312 während der Taktperiode, die dem Hauptübergang folgt, hoch. Fig. 3c zeigt das Taktsignal, das an den Abtaster 303 angelegt ist, das eine invertierte Form des Taktes ist, der an den Phasendetektor 302 und an den Teiler 306 angelegt ist. Fig. 3e stellt das Ausgangssignal des Teilers 306 dar, der einen positiven Übergang nach jedem 20. Übergang seines Taktes schafft. Dieser positive Übergang wird durch die Verzögerungszeit des 20:1 Teilers verzögert, wie es in Fig. 3d gezeigt ist. Das Ausgangssignal des Teilers 306 erscheint als das Taktsignal, das an den Selektor 304 angelegt ist, der in diesem Ausführungsbeispiel mit dem positiven Übergang des Ausgangssignals des Teilers 306 getaktet ist. Der Selektor 304 wählt, wenn er getaktet ist, das Ausgangssignal des Phasendetektors 302 zu dem Zeitpunkt aus, der in Fig. 3c mit E markiert ist. Der Selektor 304 hält diesen Pegel dann für die folgenden 20 Taktzyklen. Wenn die Laufzeitverzögerung des Teilers 306 größer wäre als ein Taktzyklus, würde sich der Zeitpunkt E in Fig. 3c nach rechts bewegen, und würde nach dem Übergang, der dem Hauptübergang folgt, auftreten, wodurch bewirkt wird, daß der Selektor 304 eine falsche Information auswählt.This situation can be described using the timing diagrams in Figs. 3a through 3f. Fig. 3a illustrates a frame having a main transition and a plurality of data bits as in Fig. 2a. Fig. 3b illustrates the clock signal of the phase detector flip-flop 302, where the phase detector flip-flop 302 is triggered by a positive edge of the clock signal. As shown in Figs. 3a and 3b, the clock signal is too early, that is, it clocks all of the data bits and the main transition immediately before the transitions. As a result of the slightly early clock, the output of the phase detector flip-flop 302, as shown in Fig. 3c, is low during the clock period following the main transition as shown at point C in Fig. 3c. This low level carries the information that the clock signal is too early, and this information must be held by the rest of the circuit throughout the frame in order to properly control the VCO, as will be described in more detail later. Conversely, if the clock signal is late, that is, that the clock signal transition arrives immediately after the main transition, the output of phase detector 312 is high during the clock period following the main transition. Figure 3c shows the clock signal applied to sampler 303, which is an inverted form of the clock applied to phase detector 302 and to divider 306. Figure 3e shows the output of divider 306, which creates a positive transition after every 20th transition of its clock. This positive transition is delayed by the delay time of the 20:1 divider, as shown in Figure 3d. The output signal of divider 306 appears as the clock signal applied to selector 304, which in this embodiment is clocked with the positive transition of the output of divider 306. Selector 304, when clocked, selects the output of phase detector 302 at the time marked E in Fig. 3c. Selector 304 then holds this level for the following 20 clock cycles. If the propagation delay of divider 306 were greater than one clock cycle, time E would move to the right in Fig. 3c and would occur after the transition following the main transition, thereby causing selector 304 to select incorrect information.

Um dieses Problem zu lösen, kann der Frequenzteiler 306 durch zwei Teiler, zum Beispiel als 4:1 Teiler 306-1 und 5:1 Teiler 306-2, die kaskadisch verschaltet sind, wie es in dem Ausführungsbeispiel aus Fig. 4 gezeigt ist, aufgebaut sein. Bei diesem Ausführungsbeispiel ist der Selektor 304 in Fig. 20b durch zwei Selektor 304-1 und 304-2 ersetzt, die ebenfalls D-Flip-Flops umfassen können. Der Selektor 304-1 wird durch den 4:1 Teiler 306-1 getaktet und wählt jedes vierte Q-Ausgangssignal des Phasendetektors 302 aus und hält das ausgewählte Signal über vier Bit-Zeitintervalle. Die Laufzeitverzögerung des 4:1 Teilers kann viel kleiner gemacht werden als die Laufzeitverzögerung eines 20:1 Teilers, und deshalb ist es viel einfacher sicherzustellen, daß der Selektor 304 den korrekten Pegel auswählt, d. h., daß der Punkt E in Fig. 3c vor dem Übergang auftritt, der dem Hauptübergang folgt. Der Selektor 304-2 wird durch den 5:1 Teiler 306-2 getaktet und wählt jedes fünfte Ausgangssignal des Selektors 304-1 aus (dies entspricht jedem 20. Ausgangssignal des Phasendetektors 302) und hält dieses ausgewählte Signal über 20 Bit-Zeitintervalle. Da der Selektor 304-1 sein Ausgangssignal über 4 Bit-Zeitintervalle hält, kann sich die Laufzeitverzögerung des 5:1 Teilers 306-2 nun fast über 4 Bit-Zeitintervalle erstrecken, ohne daß eine Gefahr eines Auswahlfehlers besteht.To solve this problem, the frequency divider 306 can be constructed by two dividers, for example as 4:1 divider 306-1 and 5:1 divider 306-2, which are connected in cascade as shown in the embodiment of Fig. 4. In this embodiment, the selector 304 in Fig. 20b is replaced by two selectors 304-1 and 304-2, which can also comprise D flip-flops. The selector 304-1 is clocked by the 4:1 divider 306-1 and selects every fourth Q output signal of the phase detector 302 and holds the selected signal for four bit time intervals. The propagation delay of the 4:1 divider can be made much smaller than the propagation delay of a 20:1 divider and therefore it is much easier to ensure that the selector 304 selects the correct level, i.e. that the point E in Fig. 3c occurs before the transition following the main transition. The selector 304-2 is clocked by the 5:1 divider 306-2 and selects every fifth output of the selector 304-1 (this corresponds to every 20th output of the phase detector 302) and holds this selected signal for 20 bit time intervals. Since the selector 304-1 holds its output signal over 4 bit time intervals, the propagation delay of the 5:1 divider 306-2 can now extend almost over 4 bit time intervals without any risk of a selection error.

Die Rahmen, wie sie in Fig. 2a gezeigt sind, werden auf der Anschlußleitung 301 (Fig. 20a und 20b) empfangen und an die D Eingangsanschlußleitung des Phasendetektors 302 und des Abtasters 303 angelegt. Wie es oben beschrieben wurde, besteht jeder Rahmen aus einem Hauptübergang, der den Beginn des Rahmens signalisiert, und aus einer Reihe von Datenbits innerhalb des Rahmens. Die folgende Erklärung betrifft gleichermaßen die Fig. 20a sowie die Fig. 20b und die Fig. 4. Der Einfachheit halber wird lediglich auf die Fig. 20b Bezug genommen. Es sei angenommen, daß der Selektor 304 die Antwort des Phasendetektors 302 bei einer Taktflanke auswählt, die in einigen aufeinanderfolgenden Rahmen unmittelbar vor dem Hauptübergang auftritt, dies bedeutet innerhalb der Fläche A in Fig. 2a. Als ein Ergebnis ist das Ausgangssignal des Selektors 304 eine logische Null für die Dauer dieser aufeinanderfolgenden Rahmen. Wenn die ausgewählte Taktflanke andererseits nach dem Hauptübergang auftritt, dies bedeutet innerhalb des Bereichs B in Fig. 2a, ist das Ausgangssignal des Selektors 304 eine logische Eins für die Dauer dieser Rahmen.The frames as shown in Fig. 2a are received on the lead 301 (Figs. 20a and 20b) and applied to the D input lead of the phase detector 302 and the sampler 303. As described above, each frame consists of a main transition signaling the start of the frame and a series of data bits within the frame. The following explanation applies equally to Fig. 20a as well as Fig. 20b and Fig. 4. For simplicity, reference is made only to Fig. 20b. It is assumed that the selector 304 selects the response of the phase detector 302 at a clock edge that occurs in some consecutive frames immediately before the main transition, i.e. within area A in Fig. 2a. As a result, the output of the selector 304 is a logic zero for the duration of those consecutive frames. On the other hand, if the selected clock edge occurs after the main transition, i.e. within region B in Fig. 2a, the output of the selector 304 is a logic one for the duration of those frames.

Bei dem Ausführungsbeispiel in Fig. 20b steuert das Ausgangssignal des Selektors 304 die VC0-Frequenz direkt, ohne die Verwendung eines Tiefpaßfilters. Wenn die ausgewählte Taktflanke in der im Bereich A in Fig. 2a auftritt (und folglich das VCO-Steuerungseingangssignal des Selektors eine logische Null ist), erzeugt der VCO 305 eine FrequenzIn the embodiment of Fig. 20b, the output of selector 304 controls the VC0 frequency directly, without the use of a low-pass filter. When the selected clock edge occurs in region A in Fig. 2a (and consequently the VCO control input of the selector is a logic zero), VCO 305 produces a frequency

(fc - Δf/2)(fc - Δf/2)

die etwas niedriger ist als die niedrigste, erwartete BIT-RATE des empfangenen Signals auf der Anschlußleitung 301. Mit anderen Worten liegt die BIT-RATE, nachdem die BIT-RATE des ankommenden Signals durch eine Frequenz eines Oszillators in dem Sender bestimmt wird, die eine Frequenz von zum Beispiel 2 GHz + 1% aufweist, irgendwo zwischen der niedrigsten, erwarteten BIT-RATE 2GHz - 1% und der höchsten, erwarteten BIT-RATE 2 GHz + 1%. Wenn das Ausgangssignal des Selektors 304 niedrig ist, erzeugt der VCO 305 eine Frequenzwhich is slightly lower than the lowest expected BIT-RATE of the received signal on the connection line 301. In other words, after the BIT-RATE of the incoming signal is determined by a frequency of an oscillator in the transmitter, which has a frequency of, for example, 2 GHz + 1%, the BIT-RATE is somewhere between the lowest expected BIT-RATE 2GHz - 1% and the highest expected BIT-RATE 2 GHz + 1%. When the output signal of the selector 304 is low, the VCO 305 generates a frequency

(fc - Δf/2),(fc - Δf/2),

die etwas niedriger als 2 GHz - 1% ist. Folglich wird mit dem niedrigen Ausgang des Selektors 304 die Frequenz des Ausgangssignals des Teilers 306 immer niedriger sein als die FRAME-RATE-Frequenz der empfangenen Daten, was bewirkt, daß sich die Taktflanke von dem Bereich A in Richtung des Bereichs B bewegt. Wenn die ausgewählte Taktflanke nach einigen wenigen Rahmenzyklen den Bereich B erreicht, ändert sich das Ausgangssignal des Selektors 304 auf eine logisch Eins, was bewirkt, daß der VCO 305 seine Frequenz um Δf erhöht und eine Frequenzwhich is slightly lower than 2 GHz - 1%. Consequently, with the low output of selector 304, the frequency of the output of divider 306 will always be lower than the FRAME RATE frequency of the received data, causing the clock edge to move from region A toward region B. When the selected clock edge reaches region B after a few frame cycles, the output of selector 304 changes to a logic one, causing VCO 305 to increase its frequency by Δf and produce a frequency

(fc + Δf/2)(fc + Δf/2)

erzeugt, die etwas höher ist als die höchste, erwartete ankommende BIT-RATE des empfangenen Signals auf der Anschlußleitung 301. Dies bewirkt, daß sich die ausgewählte Takt flanke von dem Bereich B in Richtung des Bereichs A zurückbewegt. Wenn die Schleife verriegelt ist, wechselt das Ausgangssignal des VCO 305 konstant zwischen zwei Frequenzen hin und her, der einen,that is slightly higher than the highest expected incoming BIT RATE of the received signal on the connection line 301. This causes the selected clock edge to move back from region B toward region A. When the loop is locked, the output of the VCO 305 constantly alternates between two frequencies, one

(fc - Δf/2)(fc - Δf/2)

die der Steuerungsspannung des Selektors 304, die eine logische Null ist, entspricht, und der anderen,which corresponds to the control voltage of the selector 304, which is a logical zero, and the other,

(fc + Δf/2),(fc + Δf/2),

die der Steuerungsspannung des Selektors 304, die eine logische Eins ist, entspricht. Die Phase der ausgewählten Taktflanke E in Fig. 2b ist folglich mit dem Hauptübergang verriegelt. Durch die ausgewählte Flanke, die mit dem Hauptübergang ausgerichtet ist, werden alle anderen Bit-Raten-Taktflanken in Fig. 2b, die den Phasendetektor 302 takten, an denselben Bit-Zeitintervallgrenzen auftreten. Aufgrund des 50%-Tastzyklusses des Taktes treten die positiven Flanken Y in Fig. 2c im invertierten Takt, der den Abtaster 303 auslöst, in der Mitte der Bit-Zeitintervalle auf, wo das empfangene Signal seine maximale Amplitude aufweist.which corresponds to the control voltage of selector 304, which is a logic one. The phase of the selected clock edge E in Fig. 2b is thus locked to the main transition. The selected edge, which is aligned with the main transition, causes all other bit-rate clock edges in Fig. 2b that clock the phase detector 302 occur at the same bit time interval boundaries. Due to the 50% duty cycle of the clock, the positive edges Y in Fig. 2c in the inverted clock that triggers the sampler 303 occur in the middle of the bit time intervals where the received signal has its maximum amplitude.

Es folgt ein numerisches Beispiel dieses ersten Ausführungsbeispiels:The following is a numerical example of this first embodiment:

Annahmen:Assumptions:

Nominale BIT-RATE der empfangenen Daten: 2000 MHzNominal BIT-RATE of the received data: 2000 MHz

Nominale FRAME-RATE: 100 MHz (20 Bit-Zeitintervalle pro Rahmen)Nominal FRAME RATE: 100 MHz (20 bit time intervals per frame)

Toleranz der BIT-RATE der empfangenen Daten: ± 300 kHzTolerance of the BIT RATE of the received data: ± 300 kHz

Toleranz der VCO-Mittenfrequenz fc: ± 300 kHzTolerance of the VCO center frequency fc: ± 300 kHz

VCO-Frequenzschritt Δf: 2 MHzVCO frequency step Δf: 2 MHz

Zeitkonstante der VCO-Steuerung « Rahmenzyklus, dies bedeutet « 10 nsTime constant of the VCO control « frame cycle, this means « 10 ns

Empfangene Daten sind jitterfreiReceived data is jitter-free

Die Flip-Flops haben eine Einstellzeit von NullThe flip-flops have a response time of zero

Als erstes sei angenommen, daß sowohl die empfangenen Daten BIT-RATE als auch die VCO-Mittenfrequenz fc genau 2000 MHz beträgt, wie es in Fig. 5 gezeigt ist. Mit der BIT-RATE gleich 2000 MHz und dein VCO, der um ± Δf/2 = + 1 MHz differiert, wird der VCO 2001 oder 1999 Zyklen für alle 2000 Bit-Intervalle der ankommenden Daten erzeugen. Die Phase zwischen dem Taktsignal, das durch den VCO erzeugt wird, und den Daten, wird sich um ± 360 Grad ändern- dies bedeutet alle 2000 Bit-Zeitintervalle um ± 1 Bit-Zeitintervall (dies bedeutet um ± 1/2000 MHz = ± 500 ps). Die Dauer von 2000 Bit-Zeitintervallen bei einer BIT-RATE von 2000 MHz beträgt. 1 µs. Folglich beträgt die Phasenänderung zwischen den Daten und dem Takt in absoluter Zeit + 500 ps pro 1 µs.First, assume that both the received data BIT-RATE and the VCO center frequency fc are exactly 2000 MHz, as shown in Fig. 5. With the BIT-RATE equal to 2000 MHz and the VCO differing by ± Δf/2 = + 1 MHz, the VCO will run 2001 or 1999 cycles for every 2000 bit intervals of the incoming data. The phase between the clock signal generated by the VCO and the data will change by ± 360 degrees - this means every 2000 bit time intervals by ± 1 bit time interval (this means by ± 1/2000 MHz = ± 500 ps). The duration of 2000 bit time intervals at a BIT RATE of 2000 MHz is 1 µs. Consequently, the phase change between the data and the clock in absolute time is + 500 ps per 1 µs.

Das Zeitintervall zwischen zwei aufeinanderfolgenden Hauptübergängen ist 1/100 MHz oder 10 ns. Zwischen zwei aufeinanderfolgenden Hauptübergängen wird sich die Phase um (+ 500 ps/µs) x 10 ns = ± 5 ps ändern. Unter den obigen, idealisierten Bedingungen wechselt das VCO-Steuerungseingangssignal des Abtasters 304 (Fig. 20b) von Rahmen zu Rahmen zwischen einer logischen Null und einer logischen Eins, die VCO-Frequenz wechselt von Rahmen zu Rahmen zwischenThe time interval between two consecutive main transitions is 1/100 MHz or 10 ns. Between two consecutive main transitions the phase will change by (+ 500 ps/µs) x 10 ns = ± 5 ps. Under the above idealized conditions, the VCO control input signal of the sampler 304 (Fig. 20b) alternates from frame to frame between a logic zero and a logic one, the VCO frequency alternates from frame to frame between

(fc - Δf/2) = 1999 MHz(fc - Δf/2) = 1999 MHz

undand

(fc + Δf/2) = 2001 MHz.(fc + Δf/2) = 2001 MHz.

Die ausgewählte Taktflanke wird sich innerhalb eines 5 ps-Zeitintervalls relativ zu dem Hauptübergang nach vorne und nach hinten bewegen, dies bedeutet, von 2,5 ps hinter dem Hauptübergang auf 2,5 ps vor dem Hauptübergang, und umgekehrt. Diese Veränderung erscheint ebenfalls im Taktsignal, das an den Abtaster 303 angelegt ist, und wird in eine Phasenfehleramplitude zwischen dem abgetasteten Punkt und der Mitte des Bit-Zeitintervalls von (± 2,5 ps/500 ps) x 360 = ± 1,8 Grad übersetzt. Dieser Phasenfehler ist vernachlässigbar.The selected clock edge will move forward and backward within a 5 ps time interval relative to the main transition, that is, from 2.5 ps behind the main transition to 2.5 ps before the main transition, and vice versa. This change also appears in the clock signal applied to sampler 303 and is translated into a phase error amplitude between the sampled point and the center of the bit time interval of (± 2.5 ps/500 ps) x 360 = ± 1.8 degrees. This phase error is negligible.

Wenn angenommen wird, daß die ankommende Daten-Bit-Rate auf ihrem höchsten, möglichen Wert ist, dies bedeutet auf 2000,3 MHz, und daß die VCO-Mittenfrequenz fc auf ihrem niedrigst möglichen Wert ist, dies bedeutet auf fc = 1999,7 MHz, beträgt die Differenz zwischen BIT-RATE und CLOCK-RATE:Assuming that the incoming data bit rate is at its highest possible value, i.e. 2000.3 MHz, and that the VCO center frequency fc is at its lowest possible value, i.e. fc = 1999.7 MHz, the difference between BIT-RATE and CLOCK-RATE is:

2000,3 MHz - (1999,7 NHz + 1 MHz) = - 0,4 MHz, und2000.3 MHz - (1999.7 MHz + 1 MHz) = - 0.4 MHz, and

2000,3 MHz - (1999,7 MHz - 1 MHz) = 1,6 MHz,2000.3 MHz - (1999.7 MHz - 1 MHz) = 1.6 MHz,

wie es in Fig. 6 dargestellt ist.as shown in Fig. 6.

Die Änderungsrate der Phase des Taktes gegenüber den Daten wird bei einem Zyklus mit 0,4 MHz ein Zyklus mit 2000,3 MHz sein, bzw. bei einem Zyklus mit 1,6 MHz ein Zyklus bei 2000,3 MHz sein. Diese Raten entsprechen einer Veränderung des Zeitverlaufs der Taktflanke gegenüber dem Hauptübergang von 2 ps bzw. 8 ps pro Rahmenzyklus. Folglich wird die VCO-Frequenz während eines Rahmenzyklusses im Mittel um 1,6 MHz unter der BIT-PATE des empfangenen Signals sein, und während 4 Rahmenzyklen 0,4 MHz oberhalb der BIT-PATE des empfangenen Signals sein. Im Mittel wird sich die Taktflanke bezüglich des Hauptübergangs einmal um 8 ps in eine Richtung und viermal um 2 ps in die entgegengesetzte Richtung bewegen. Diese ± 4 ps Fehleramplitude erscheint ebenfalls im Taktsignal, das an den Abtaster 303 angelegt ist, und wird in eine unbedeutende Phasenfehleramplitude zwischen dem abgetasteten Punkt und der Mitte des Bit-Intervalls von (± 4 ps/500 ps) x 360 = + 2,9 Grad übersetzt.The rate of change of the phase of the clock versus the data will be one cycle of 2000.3 MHz for a 0.4 MHz cycle, or one cycle of 2000.3 MHz for a 1.6 MHz cycle. These rates correspond to a change in the timing of the clock edge versus the main transition of 2 ps and 8 ps per frame cycle, respectively. Consequently, the VCO frequency will be on average 1.6 MHz below the BIT PATE of the received signal during one frame cycle, and 0.4 MHz above the BIT PATE of the received signal during 4 frame cycles. On average, the clock edge will move 8 ps in one direction and 2 ps in the opposite direction with respect to the main transition four times. This ± 4 ps error amplitude also appears in the clock signal applied to the sampler 303 and is translated into an insignificant phase error amplitude between the sampled point and the center of the bit interval of (± 4 ps/500 ps) x 360 = + 2.9 degrees.

Wenn der Phasendetektor 302 (Fig. 20b) nun eine Einstellzeit aufweist, die nicht Null ist, wird die Position der ausgewählten Taktflanke gegenüber dem Hauptübergang um diese Einstellzeit verschoben, und wird sich von derjenigen, die in Fig. 2 gezeigt ist, unterscheiden. Wenn der Abtaster 303 jedoch dieselbe Einstellzeit wie der Phasendetektor 302 aufweist, ist der Abtastpunkt immer noch der Mitte des Bit-Zeitintervalls, nachdem sich die zwei Einstellzeiten aufheben.Now, if the phase detector 302 (Fig. 20b) has a non-zero set-up time, the position of the selected clock edge will be shifted from the main transition by this set-up time, and will be different from that shown in Fig. 2. However, if the sampler 303 has the same set-up time as the phase detector 302, the sample point will still be the middle of the bit time interval after the two set-up times cancel.

Die Hysterese des Phasendetektors 302 erhöht die Phasenfehleramplitude zwischen der ausgewählten Taktflanke und dem Hauptübergang. Der Abtaster 303, der auf dem Phasendetektor 302 angepaßt ist, wird wahrscheinlich dieselbe Hysterese aufweisen, es existiert jedoch keine Auslöschung. Die Hysterese des Abtasters 303 erhöht die Phasenfehleramplitude sogar noch weiter. Glücklicherweise liegen die Hysteresen von Hochgeschwindigkeits-Flip-Flops typischerweise im Pikosekundenbereich.The hysteresis of the phase detector 302 increases the phase error amplitude between the selected clock edge and the main transition. The sampler 303, which is based on the phase detector 302 will likely have the same hysteresis, but no cancellation will exist. The hysteresis of sampler 303 increases the phase error amplitude even further. Fortunately, the hystereses of high-speed flip-flops are typically in the picosecond range.

Für den oben beschriebenen Mechanismus der Beibehaltung der Verriegelung wurde angenommen, daß die ausgewählte Taktflanke in der Nähe des Hauptübergangs und nicht in der Nähe eines Daten-Bit-Übergangs auftritt. Dies ist am Beginn der Kommunikation selbstverständlich nicht garantiert, wenn die korrekte Verriegelung noch nicht erreicht wurde. Die Lernsequenz (die gesendet wird, bevor die Datenübertragung beginnen kann) enthält deshalb lediglich den Hauptübergang und einen einzelnen Übergang mit entgegengesetzter Polarität zu dem Hauptübergang in der Nähe der Mitte des Rahmens, wie es in Fig. 2e gezeigt ist. Dies garantiert die korrekte Verriegelung unabhängig von der anfänglichen Phase der ausgewählten Taktflanke bezüglich des Hauptübergangs.For the lock retention mechanism described above, it was assumed that the selected clock edge occurs near the main transition and not near a data bit transition. This is of course not guaranteed at the start of communication when the correct lock has not yet been achieved. The learning sequence (which is sent before data transmission can begin) therefore contains only the main transition and a single transition of opposite polarity to the main transition near the middle of the frame, as shown in Fig. 2e. This guarantees correct lock regardless of the initial phase of the selected clock edge with respect to the main transition.

Die schlechteste Verriegelungserreichungszeit tritt auf, wenn die ankommende Daten-BIT-PATE und die VCO-Mittenfrequenz fc an ihren jeweils entgegengesetzten Toleranzextrema sind. Bei dem vorliegenden Beispiel entspricht dies einer ankommenden Daten-BIT-PATE von 2000,3 MHz und einer VCQ-Mitten-Frequenz von fc = 1999,7 MHz, oder umgekehrt. Die entsprechenden Raten der Phasenänderung zwischen dem Hauptübergang, wie sie oben beschrieben wurden, und der ausgewählten Taktflanke betragen pro Zyklus 2 ps und - 8 ps, wie es oben beschrieben wurde. Im schlimmsten Fall tritt nach dem Hochfahren der Verbindung die ausgewählte Taktflanke in der Nähe des "falschen" Übergangs in der Lernsequenz auf (das heißt einen halben Rahmenzyklus von dem Hauptübergang entfernt) und in der "falschen" Hälfte des Rahmens, in der die Rate der Phasenänderung kleiner als die zwei Raten ist. Bei dem vorliegenden Beispiel inuß die ausgewählte Taktflanke einen halben Rahmenzyklus übergueren, dies bedeutet, sich mit 5 ns bei einer Rate von 2 ps pro Rahmen bewegen. Die Verriegelungserreichungszeit würde 5 ns/(2 ps pro Rahmen) = 2500 Rahmen oder näherungsweise 2500 Rahmen x (10 ns pro Rahmen) = 25 µs betragen.The worst lock-attainment time occurs when the incoming data BIT PATE and the VCO center frequency fc are at their respective opposite tolerance extremes. In the present example, this corresponds to an incoming data BIT PATE of 2000.3 MHz and a VCQ center frequency of fc = 1999.7 MHz, or vice versa. The corresponding rates of phase change between the main transition as described above and the selected clock edge are 2 ps and -8 ps per cycle as described above. In the worst case, after link power-up, the selected clock edge occurs near the "wrong" transition in the learning sequence (i.e., half a frame cycle from the main transition) and in the "wrong" half of the frame where the rate of phase change is less than the two rates. In the present example, the selected clock edge must span half a frame cycle, which means moving with 5 ns at a rate of 2 ps per frame. The lock-attainment time would be 5 ns/(2 ps per frame) = 2500 frames, or approximately 2500 frames x (10 ns per frame) = 25 µs.

Wenn der Tastzyklus des Taktes, der an den Phasendetektor 302 und den Abtaster 303 angelegt ist, von 50% abweicht, ordnet diese Abweichung den Abtastpunkt von der Mitte des Bit-Zeitintervalls proportional falsch an. Ein Ausfüh.rungsbeispiel der Erfindung löst dieses Problem durch Einschliessen einer Tastzyklussteuerungsschaltung 700 in Fig. 7, anstelle des Phasenteilers 307 in Fig. 20b. Wie es in Fig. 7 gezeigt ist, schließt die Taktzyklussteuerungsschaltung 700 Tiefpaßfilter 703-1, 703-2 und einen Gleichstrom-Differenzialverstärker 704 ein. Die Tiefpaßfilter 703-1, 703-2 sind jeweils mit einer der zwei komplementären Ausgangsanschlußleitungen des Phasenteilers 702 verbunden und erzeugen die Gleichstromkomponenten des Taktsignals, das an den Phasendetektor 302 bzw. an den Abtaster 303 (Fig. 20b) angelegt wird. Die zwei Gleichstromkomponenten werden durch den Gleichstrom-Differenzialverstärker 704 subtrahiert, um ein Referenzsignal zu schaffen, das an die Referenzeingangsanschlußleitung des Phasenteilers 302 angelegt wird. Diese Spannung auf der Referenzeingangsanschlußleitung des Phasenteilers 702 steuert die Eingangsschwelle des Phasenteilers 702. Mit der VCO-Ausgangsspannung nahe an einem sinusförmigen Verlauf, verändert die Variation der Eingangsschwelle des Phasenteilers 702 den Tastzyklus des Ausgangssignals des Phasenteilers 702.If the duty cycle of the clock applied to phase detector 302 and sampler 303 deviates from 50%, this deviation disproportionately misplaces the sampling point from the center of the bit time interval. One embodiment of the invention solves this problem by including a duty cycle control circuit 700 in Fig. 7, instead of phase splitter 307 in Fig. 20b. As shown in Fig. 7, the duty cycle control circuit 700 includes low pass filters 703-1, 703-2 and a DC differential amplifier 704. The low pass filters 703-1, 703-2 are each connected to one of the two complementary output leads of the phase splitter 702 and produce the DC components of the clock signal applied to the phase detector 302 and to the sampler 303 (Fig. 20b), respectively. The two DC components are subtracted by the DC differential amplifier 704 to provide a reference signal applied to the reference input lead of the phase splitter 302. This voltage on the reference input lead of the phase splitter 702 controls the input threshold of the phase splitter 702. With the VCO output voltage close to a sinusoidal waveform, varying the input threshold of the phase splitter 702 changes the duty cycle of the output signal of the phase splitter 702.

Der Betrieb der Tastzyklussteuerungsschaltung 700 aus Fig. 7 wird durch die folgenden Gleichungen beschrieben:The operation of the duty cycle control circuit 700 of Figure 7 is described by the following equations:

V&sub7;&sub0;&sub3;&submin;&sub1; = V&sub0; + p * V&sub1;V₇₀₋₃₋₁ = V0; + p * V₁

undand

V&sub7;&sub0;&sub3;&submin;&sub2; = V&sub0; + (1-p) * V&sub1;V₇₋₀₃₋₋₂ = V0; + (1-p) * V₁

wobeiwhere

V&sub7;&sub0;&sub3;&submin;&sub1; = die Gleichstromkomponente des Ausgangssignals des Tiefpaßfilters 703-1;V₇₀₋₃₋₁ = the DC component of the output signal of the low-pass filter 703-1;

V&sub7;&sub0;&sub3;&submin;&sub2; = die Gleichstromkomponente des Ausgangssignals des Tiefpaßfilters 703-2;V₇₀₋₃₋₂ = the DC component of the output signal of the low-pass filter 703-2;

V&sub0; = die Spannung, die dem logischen Nullpegel der Ausgangssignale des Phasenteilers 702 zugeordnet ist;V0 = the voltage associated with the logic zero level of the output signals of the phase splitter 702 ;

V&sub1; = die Spannung, die dem logischen Einspegel der Ausgangssignale des Phasenteilers 702 zugeordnet ist;V₁ = the voltage associated with the logic one level of the output signals of the phase splitter 702 ;

p = der Tastzyklus des Ausgangssignals des Phasenteilers 702, der an den Phasendetektor und das Tiefpaßfilter 703-1 angelegt wird; undp = the duty cycle of the output signal of the phase splitter 702 applied to the phase detector and the low-pass filter 703-1; and

(1-p) = der Tastzyklus des Ausgangssignals des Phasenteilers 702, der an den Abtaster und das Tiefpaßfilter 703-2 angelegt wird.(1-p) = the duty cycle of the output signal of the phase splitter 702 applied to the sampler and the low pass filter 703-2.

Die Tastzyklussteuerungsschaltung 702 ändert p, um die zwei Gleichstromkomponenten V&sub7;&sub0;&sub3;&submin;&sub1;, V&sub7;&sub0;&sub3;&submin;&sub2; derart gleich zu halten, daß p auf 50% gehalten wird. Es ist wünschenswert vorzusehen, daß der Differenzialverstärker 703 eine vernachlässigbare Eingangsverschiebungsspannung aufweist (typischerweise kleiner als 1% von V&sub1; - V&sub0;).The duty cycle control circuit 702 changes p to keep the two DC components V703-1, V703-2 equal such that p is kept at 50%. It is desirable to provide that the differential amplifier 703 has a negligible input offset voltage (typically less than 1% of V1 - V0).

Ein Ausführungsbeispiel des Phasenteilers 702 in Fig. 7 ist in dem schematischen Diagramm in Fig. 8 dargestellt. Ein Komparator 800 schließt ein emittergekoppeltes Transistorpaar 803, 804 ein, wobei die Basis des Transistors 803 durch das VCO-Ausgangssignal der Anschlußleitung 701 getrieben ist, und die Basis des Transistors 804 durch das Ausgangssignal des Gleichstrom-Differenzialverstärkers auf der Anschlußleitung 705 getrieben ist. Die zwei komplementären Taktsignale p (Phasenteiler) und (1-p) (Abtaster) werden an den Kollektoren der Transistoren 803 bzw. 804 abgegriffen.An embodiment of the phase splitter 702 in Fig. 7 is shown in the schematic diagram in Fig. 8. A comparator 800 includes an emitter-coupled transistor pair 803, 804, with the base of transistor 803 driven by the VCO output signal on lead 701, and the base of transistor 804 driven by the output signal of the DC differential amplifier on lead 705. The two complementary Clock signals p (phase splitter) and (1-p) (sampler) are tapped at the collectors of transistors 803 and 804, respectively.

Die bisher beschriebenen Ausführungsbeispiele schaffen eine Anzahl von unterschiedlichen Vorteilen gegenüber dem Stand der Technik. Die Veränderungen der Laufzeitverzögerung der Logikschaltung heben sich auf und ändern die optimale Position des Abtastpunktes innerhalb des Bit-Zeitintervalls nicht. Es gibt keine kritischen Verzögerungselemente in der Schaltung, die eine Einstellung erfordern. Im Gegensatz zum Stand der Technik verwenden diese Ausführungsbeispiele keinen analogen Phasendetektor und/oder Schleifenfilter, wodurch die Anzahl von kritischen analogen Schaltungselementen minimiert wird. Diese Ausführungsbeispiele schaffen einen statischen (durchschnittlichen) Fehler von Null bezüglich der Abtastpunktposition gegenüber Frequenzveränderungen, ohne den üblicherweise hohen Gleichstromgewinn der Schleife und den verbundenen Problemen der Schleifenstabilität. Siehe zum Beispiel Floyd M. Gardner, "Phase Lock Techniques", 2. Ausgabe, John Wiley and Sons, Kapitel 2 und 4.The embodiments described so far provide a number of different advantages over the prior art. The variations in the propagation delay of the logic circuit cancel out and do not change the optimal position of the sample point within the bit time interval. There are no critical delay elements in the circuit that require adjustment. Unlike the prior art, these embodiments do not use an analog phase detector and/or loop filter, thus minimizing the number of critical analog circuit elements. These embodiments provide zero static (average) error in sample point position versus frequency changes, without the typically high DC gain of the loop and associated problems of loop stability. See, for example, Floyd M. Gardner, "Phase Lock Techniques," 2nd Edition, John Wiley and Sons, Chapters 2 and 4.

Nachteile:Disadvantages:

1. Der Zeitverlaufsjitter des Abtastpunktes ist größer als üblich, da er die Phasenfehleramplitude, die aus dem Betrieb der Schleife resultiert, einschließt.1. The timing jitter of the sample point is larger than usual because it includes the phase error amplitude resulting from the operation of the loop.

2. Die Schleife erfordert einen VCO, der zwischen zwei Frequenzen schnell umgeschaltet werden kann, ohne die Phasenkontinuität der Schwingung zu stören.2. The loop requires a VCO that can be switched quickly between two frequencies without disturbing the phase continuity of the oscillation.

Solange die Schleife nicht mit einem Frequenzdetektor ausgerüstet ist, wie es später mit Bezug auf bestimmte Ausführungsbeispiele dieser Erfindung beschrieben wird, existieren weitere Nachteile:Unless the loop is equipped with a frequency detector, as will be described later with reference to certain embodiments of this invention, further disadvantages exist:

3. Die zwei abwechselnden VCO-Frequenzen3. The two alternating VCO frequencies

(fc + Δf/2) und (fc - Δf/2)(fc + Δf/2) and (fc - Δf/2)

müssen die ankommende Datenrate überspannen. Die zwei wechselnden Frequenzen müssen jedoch ebenfalls nahe an der ankommenden Datenrate liegen, um größere Fehleramplituden der Taktphasen zu vermeiden. Dies erfordert eine enge Toleranz der Mittenfrequenz fc des VCO und selbstverständlich eine enge Toleranz der ankommenden Datenrate.must span the incoming data rate. However, the two alternating frequencies must also be close to the incoming data rate in order to avoid larger error amplitudes in the clock phases. This requires a tight tolerance of the center frequency fc of the VCO and, of course, a tight tolerance of the incoming data rate.

4. Im schlimmsten Fall kann die Verriegelungserreichung viele Zeitrahmen erfordern. Dies macht die Schleife für Anwendungen, bei denen ein Empfänger in schneller Abfolge Daten von mehr als einem Sender empfangen muß, nicht sehr geeignet.4. In the worst case, achieving lock may require many time frames. This makes the loop not very suitable for applications where a receiver must receive data from more than one transmitter in rapid succession.

Zweites AusführungsbeispielSecond embodiment

Wie es in Fig. 5 und 6 gezeigt ist, muß bei dem ersten Ausführungsbeispiel die Übergangszeit des VCO-Frequenzsteuerungssignal des Phasendetektors 302 in Fig. 20a und vom Selektor 304 in Fig. 20b und 4 verglichen mit der Periode eines Rahmenzyklusses klein sein. Zusätzlich muß die schnelle Änderung der VCO-Frequenz eine minimale Störung der VCO-Phasenkontinuität bewirken, und die Mittenfrequenz des VCO muß ohne Frequenzdetektor streng gesteuert sein. VCOs, die alle obigen Bedingungen erfüllen, sind komplex und teuer.As shown in Figs. 5 and 6, in the first embodiment, the transition time of the VCO frequency control signal from the phase detector 302 in Fig. 20a and from the selector 304 in Figs. 20b and 4 must be small compared to the period of one frame cycle. In addition, the rapid change of the VCO frequency must cause minimal disturbance of the VCO phase continuity, and the center frequency of the VCO must be tightly controlled without a frequency detector. VCOs that satisfy all of the above conditions are complex and expensive.

Das nun beschriebene zweite Ausführungsbeispiel vermeidet die Notwendigkeit einer schnellen Frequenzsteuerung des VCO. Der Einfachheit halber ist das Ausführungsbeispiel in Fig. 9 mit nur einem Selektor 304 beschrieben, wie er im Vorangegangenen mit Bezug auf das Ausführungsbeispiel in Fig. 20b beschrieben wurde. Alternativ kann das Ausführungsbeispiel aus Fig. 9 durch Weglassen des Selektors 304 und Einfügen eines Frequenzteilers 306 in die Taktanschlußleitung des Phasendetektors 302, wie es in Fig. 20a gezeigt ist, oder durch Ersetzen des Selektors 304 durch zwei Selektoren 304-1, 304-2 ausgeführt werden, wie es oben mit Bezug auf das Ausführungsbeispiel in Fig. 4 beschrieben wurde.The second embodiment described now avoids the need for fast frequency control of the VCO. For the sake of simplicity, the embodiment in Fig. 9 is described with only one selector 304, as described above with reference to the embodiment in Fig. 20b. Alternatively, the embodiment of Fig. 9 can be modified by omitting the selector 304 and inserting a frequency divider 306 into the clock connection line of the phase detector 302, as shown in Fig. 20a, or by replacing the selector 304 by two selectors 304-1, 304-2, as described above with reference to the embodiment in Fig. 4.

Das Ausführungsbeispiel aus Fig. 9 unterscheidet sich von den Ausführungsbeispielen der Fig. 20a, 20b und 4 durch Einschließen eines Tiefpaßfilters 901, das zwischen den Ausgang des Selektors 304 und die Steuerungseingangsanschlußleitung des VCO 305 geschaltet ist, und durch Einschließen eines Phasenmodulators 902, der ein Phasenmodulationssignal ("Rasterungs"-Signal) von der Signalquelle 903 des Phasenmodulators empfängt. Dieses Rasterungssignal dient dazu, das Ausgangssignal des VCO 305 mit dein phasenmodulierten Signal, das über den Phasenteiler 307 an den Frequenzteiler 306 und an den Phasendetektor 302 und den Abtaster 303 angelegt ist, phasenzumodulieren ("Rasterung"). Der Phasendetektor 302 wandelt die Phasenmodulation in ein Phasenfehler abhängiges Tastzyklus-Ausgangssignal des Selektors 304 um. Das Tiefpaßfilter 901 fügt der Steuerungseingangsanschlußleitung des VCO 305 eine sich lediglich langsam ändernde Gleichstromkomponente des Ausgangssignals des Selektors 304 hinzu, was eine Phasenkontinuität des Ausgangssignals des VCO 305 ermöglicht, wenn der VCO 305 seine Frequenz nur langsam verändert. Der Phasenmodulator 902 und sein Treibersignal sind derart ausgewählt, daß die sich ergebende Phasenmodulation des Ausgangssignals des VCO 305 wenige Prozent eines Bit-Zeitintervalls nicht überschreitet, und folglich den Betrieb des Frequenzteilers 306 und des Selektors 304 nicht beeinflußt. Der Signalverlauf der Phasenmodulation muß eine etwa gleichmäßige Amplitudenverteilung aufweisen, um alle Phasen innerhalb der Spitze-zu-Spitze-Bereichs der Phasenmodulation mit etwa gleichmäßiger Auftrittsrate zu erzeugen. Der Signalverlauf der Phasenmodulation kann zum Beispiel sinusförmig sein. Die Frequenz Fm des Phasenmodulationssignals muß oberhalb des Durchlaßbandes des Tiefpaßfilters 901 sein, und darf nicht nahe einer Harmonischen oder einer niederwertigen Subharmonischen der FRAME-PATE sein. Wenn Fm innerhalb des Durchlaßbandes des Tiefpaßfilters 901 wäre, würde das Ausgangssignal des Filters den VCO phasenmodulieren, um die Modulation, die durch den Modulator 902 bewirkt wird, aufzuheben. Der Takt, der den Phasendetektor 302 treibt, würde nicht phasenmoduliert sein, wie es erwünscht ist, und das Ziel des Ausführungsbeispiels aus Fig. 9 würde nicht erreicht werden.The embodiment of Fig. 9 differs from the embodiments of Figs. 20a, 20b and 4 by including a low pass filter 901 connected between the output of selector 304 and the control input lead of VCO 305 and by including a phase modulator 902 which receives a phase modulation signal ("rasterization" signal) from phase modulator signal source 903. This rasterization signal serves to phase modulate ("rasterization") the output of VCO 305 with the phase modulated signal applied via phase splitter 307 to frequency divider 306 and to phase detector 302 and sampler 303. Phase detector 302 converts the phase modulation into a phase error dependent duty cycle output of selector 304. Low pass filter 901 adds only a slowly changing DC component of the output signal of selector 304 to the control input lead of VCO 305, allowing phase continuity of the output signal of VCO 305 when VCO 305 is changing frequency only slowly. Phase modulator 902 and its drive signal are selected such that the resulting phase modulation of the output signal of VCO 305 does not exceed a few percent of a bit time interval and thus does not affect the operation of frequency divider 306 and selector 304. The phase modulation waveform must have a roughly uniform amplitude distribution in order to produce all phases within the peak-to-peak range of the phase modulation at a roughly uniform rate of occurrence. The phase modulation waveform may, for example, be sinusoidal. The frequency Fm of the phase modulation signal must be above the passband of the low-pass filter 901, and must not be close to a harmonic or a low-order subharmonic of the FRAME-PATE. If Fm were within the passband of low pass filter 901, the output of the filter would phase modulate the VCO to cancel the modulation caused by modulator 902. The clock driving phase detector 302 would not be phase modulated as desired and the objective of the embodiment of Figure 9 would not be achieved.

Wenn Fm eine Harmonische der FRAME-PATE wäre, würde die Phase der ausgewählten Taktflanke gegenüber dem Hauptübergang in jedem Rahmen dieselbe sein, und es würde wiederum keine erwünschte Phasenmodulation existieren. Dies liegt daran, daß der Augenblickswert des Phasenmodulationssignals bei jedem Hauptübergang derselbe ist, wenn Fm gleich einem Mehrfachen der FRAME-PATE ist.If Fm were a harmonic of the FRAME PATE, the phase of the selected clock edge with respect to the main transition would be the same in every frame and again no desired phase modulation would exist. This is because the instantaneous value of the phase modulation signal is the same at every main transition when Fm is equal to a multiple of the FRAME PATE.

Wenn Fm eine N-te Subharmonische der FRAME-PATE wäre, würde die Phase der ausgewählten Taktflanke gegenüber dem Hauptübergang lediglich N diskrete Werte annehmen. Wenn N eine kleine Zahl wäre, würde keine ausreichende Auflösung im Tastzyklus des Selektorausgangs existieren, um eine ausreichend genaue Anzeige des Phasenfehlers zwischen dem Hauptübergang und der Mittelposition der Taktflanke zu schaffen.If Fm were an Nth subharmonic of the FRAME-PATE, the phase of the selected clock edge with respect to the main transition would take on only N discrete values. If N were a small number, there would not be sufficient resolution in the duty cycle of the selector output to provide a sufficiently accurate indication of the phase error between the main transition and the center position of the clock edge.

Der Verriegelungserreichungsprozeß dieses Ausführungsbeispiels ist, wenn es nicht mit einem Frequenzdetektor ausgerüstet ist, demjenigen einer herkömmlichen PLL sehr ähnlich. Vor der Verriegelung stellt das Ausgangssignal des Auswählers 304 im wesentlichen ein Schwebungssignal der Frequenz Fb dar, wie es in Fig. 10 dargestellt ist, das der Differenz zwischen der FRAME-PATE des empfangenen Signals (dargestellt durch die Rate der Hauptübergänge in der Lernsequenz des empfangenen Signals) und der freilaufenden Ausgangsfrequenz des VCO 305 (dies bedeutet die Frequenz des VCO 305 mit einem Steuerungssignaleingang von Null) geteilt durch den Teilungsfaktor, der durch den Frequenzteiler 306 geschaffen wird, entspricht. Wie bei einer herkömmlichen PLL muß diese Schwebungsfrequenz das Tiefpaßfilter 901 zumindest teilweise durchlaufen, um die Steuerungsanschlußleitung des VCO 305 zu erreichen, damit eine Verriegelung erreicht werden kann. Dies begrenzt wiederum die maximale Frequenztoleranz sowohl der ankommenden Daten als auch der freilaufenden VCO-Frequenz, nur ist dies hier ein anderer Grund als beim ersten Ausführungsbeispiel.The lock-achievement process of this embodiment, when not equipped with a frequency detector, is very similar to that of a conventional PLL. Before locking, the output of selector 304 essentially represents a beat signal of frequency Fb, as shown in Fig. 10, which corresponds to the difference between the FRAME PATE of the received signal (represented by the rate of major transitions in the learning sequence of the received signal) and the free-running output frequency of VCO 305 (that is, the frequency of VCO 305 with a control signal input of zero) divided by the division factor provided by frequency divider 306. As with a conventional PLL, this beat frequency must at least partially to reach the control connection line of the VCO 305 so that locking can be achieved. This in turn limits the maximum frequency tolerance of both the incoming data and the free-running VCO frequency, only here it is for a different reason than in the first embodiment.

Während der Verriegelungserreichung existieren zwei Betriebsarten, nachdem sich die Phase zwischen dem Hauptübergang in der Lernsequenz und der ausgewählten Taktflanke monoton ändert. Wenn die Phasendifferenz derart ist, daß der Hauptübergang außerhalb des Phasenmodulationsbereichs der Taktflanke liegt, hat die Phasenmodulation keine Auswirkung und das Ausgangssignal des Detektors 304 ist niedrig oder hoch, abhängig davon, ob die ausgewählte Taktflanke während des logisch niedrigen oder des logisch hohen Abschnitts der Lernsequenz auftritt. Dies entspricht den Teilen des Signalverlaufs in Fig. 10, die außerhalb des Zeitintervalls T liegen.During lock attainment, two modes of operation exist as the phase between the main transition in the learning sequence and the selected clock edge changes monotonically. If the phase difference is such that the main transition is outside the phase modulation range of the clock edge, the phase modulation has no effect and the output of detector 304 is low or high depending on whether the selected clock edge occurs during the logic low or logic high portion of the learning sequence. This corresponds to the parts of the waveform in Figure 10 that are outside the time interval T.

Wie es in Fig. 10 gezeigt ist, existiert ein Zeitintervall T, während dem der Hauptübergang innerhalb des Bereichs P (siehe Fig. 11) des ausgewählten Taktflankenrasters auftritt. (T x Fb = P x Rahmen-Rate). Während dieser Zeit T schaltet das Ausgangssignal des Selektors 304 (Fig. 9) seinen logischen Zustand im wesentlichen bei der Rasterfrequenz Fm, wie es in Fig. 10 gezeigt ist, wobei die Schaltzeitpunkte durch das an den Selektor 304 angelegte Taktsignal zeitquantisiert sind. Der Tastzyklus dieses Schaltens ändert sich allmählich von einem Extrem in das andere, dies bedeutet von 0% auf 100%, wie es von der linken Flanke des Zeitintervalls T zu dessen rechter Flanke in dem vergrößerten Teil von Fig. 10 dargestellt ist.As shown in Fig. 10, there exists a time interval T during which the main transition occurs within the range P (see Fig. 11) of the selected clock edge raster. (T x Fb = P x frame rate). During this time T, the output of selector 304 (Fig. 9) switches its logic state substantially at the raster frequency Fm as shown in Fig. 10, the switching instants being time-quantized by the clock signal applied to selector 304. The duty cycle of this switching changes gradually from one extreme to the other, i.e. from 0% to 100%, as shown from the left edge of time interval T to its right edge in the enlarged portion of Fig. 10.

Wenn während der Verriegelungserreichung die Frequenzdifferenz allmählich abnimmt und sich die Änderung der Phase des Hauptübergangs gegenüber der ausgewählten Taktflanke allmählich verlangsamt, erhöht sich die Zeit T stetig. Wenn T groß genug wird, um mit der Zeitkonstante des Tiefpaßfilters 901 vergleichbar zu sein, tritt die Änderung des Tastzyklusses des Ausgangssignals des Selektors 304 langsam genug auf, um durch das Tiefpaßfilter 901 hindurch zu laufen und um eine proportionale Änderung auf der Steuerungseingangsanschlußleitung des VCO 305 zu bewirken. Die endgültige Verriegelung tritt auf, und die Schleife stellt sich auf einen Gleichgewichtszustand ein. Die Zeitverlaufsbeziehung des Hauptübergangs gegenüber des Rasterbereichs P erzeugt einen Tastzyklus des Ausgangssignals des Selektors 304, der zu einer Gleichstromkomponente führt, die für den VCO 305 erforderlich ist, um ein Ausgangssignal bei einer Frequenz zu schaffen, die gleich der BIT-PATE der empfangenen Daten ist. Folglich wandelt der Einschluß des Phasenmodulators 902 und des Tiefpaßfilters 901 das digitale Ausgangssignal des Selektors 304 in eine kontinuierlich variable Spannung um, oder ermöglicht mit anderen Worten, daß ein digitaler Phasendetektor 302 ähnlich einem analogen Phasendetektor arbeitet. Der Gewinnfaktor des Phasendetektors 302 (das bedeutet Volt pro Radian) ist umgekehrt proportional zu der Phasenmodulatorrasteramplitude P.During the lock-attainment, if the frequency difference gradually decreases and the change in the phase of the main transition with respect to the selected clock edge gradually slows down, the time T increases steadily. If T is large enough to be comparable to the time constant of the low pass filter 901, the change in duty cycle of the output of selector 304 occurs slowly enough to pass through the low pass filter 901 and cause a proportional change on the control input lead of VCO 305. Final lock occurs and the loop settles into a steady state condition. The timing relationship of the main transition versus the raster region P produces a duty cycle of the output of selector 304 which results in a DC component required for VCO 305 to provide an output at a frequency equal to the BIT PATE of the received data. Thus, the inclusion of the phase modulator 902 and the low pass filter 901 converts the digital output of the selector 304 into a continuously variable voltage, or in other words, allows a digital phase detector 302 to operate similarly to an analog phase detector. The gain factor of the phase detector 302 (i.e., volts per radian) is inversely proportional to the phase modulator pitch amplitude P.

Nachdem die Verriegelung eingetreten ist, ist der Gewinnfaktor des Phasendetektors in Volt pro Radian gleich der Änderung der Ausgangsspannung des Tiefpaßfilters 901 pro Änderung der Phase zwischen der durchschnittlichen Position der ausgewählten Taktflanke (Mitte des Modulationsbereichs) und dem Hauptübergang. Die Ausgangsspannung des Tiefpaßfilters ist proportional dem Tastzyklus des Selektorausgangssignals. Der Gewinnfaktor ist deshalb proportional zur Änderung des Tastzyklusses pro Änderung der Phase zwischen der durchschnittlichen Position der ausgewählten Taktflanke und dem Hauptübergang. Wenn sich diese Phase ändert, so daß sich der Hauptübergang von einem Ende des Phasenmodulationsbereiches P der Taktflanke an deren anderes Ende bewegt, ändert sich der Tastzyklus von 0 auf 100% oder umgekehrt. Je kleiner der Phasenmodulationsbereich P ist (dies bedeutet die Rasteramplitude der Taktflanke), desto kleiner ist die erforderliche Änderung der Phase zwischen dem Hauptübergang und der mittleren Position des Taktes, um den Tastzyklus von einem Extrem zum anderen zu ändern. Der Gewinnfaktor ist folglich umgekehrt proportional zum Phasenmodulationsbereich P (Rasteramplitude) der Taktflanke. Jitter in den ankommenden Daten führen im wesentlichen zu einer zufälligen Phasenmodulation des Hauptübergangs. Dies ist äquivalent zu jitterfreien Daten und einer vergrößerten Taktphasenmodulationsamplitude. Wie es oben beschrieben wurde, erniedrigt eine Vergrößerung des Phasenmodulationsbereichs der Taktflanke den Gewinnfaktor des Phasendetektors. Ein kleinerer Phasendetektorgewinnfaktor führt zu einem geringeren Schleifengewinn in der Phasenregelschleife. Als ein Ergebnis erfordert eine Änderung der Komponentenwerte des VCO, zum Beispiel eine Änderung dessen Steuerungsspannung, die von dem Tiefpaßfilter kommt, um dessen Frequenz gleich der ankommenden Datenrate zu halten. Mit einem niedrigeren Phasendetektorgewinnfaktor bedeutet dies eine größere Änderung der Phase zwischen der mittleren Position der Taktflanke und der mittleren Position des Hauptübergangs, um den Tastzyklus des Selektorausgangs geeignet zu ändern, und folglich die Ausgangsspannung des Tiefpaßfilters. Folglich reduziert ein Jitter in den ankommenden Daten den Phasengewinn, und kann den statischen (durchschnittlichen) Fehler der Abtastpunktposition erhöhen.After lock has occurred, the gain factor of the phase detector in volts per radian is equal to the change in the output voltage of the low pass filter 901 per change in phase between the average position of the selected clock edge (center of the modulation range) and the main transition. The output voltage of the low pass filter is proportional to the duty cycle of the selector output signal. The gain factor is therefore proportional to the change in duty cycle per change in phase between the average position of the selected clock edge and the main transition. If this phase changes so that the main transition moves from one end of the phase modulation range P of the clock edge to the other end, the duty cycle changes from 0 to 100% or vice versa. The smaller the phase modulation range P (that is, the raster amplitude of the clock edge), the smaller the required Changing the phase between the main transition and the center position of the clock to change the duty cycle from one extreme to the other. The gain factor is thus inversely proportional to the phase modulation range P (pitch amplitude) of the clock edge. Jitter in the incoming data essentially results in random phase modulation of the main transition. This is equivalent to jitter-free data and an increased clock phase modulation amplitude. As described above, increasing the phase modulation range of the clock edge lowers the gain factor of the phase detector. A smaller phase detector gain factor results in a smaller loop gain in the phase locked loop. As a result, changing the component values of the VCO, for example changing its control voltage coming from the low pass filter, requires keeping its frequency equal to the incoming data rate. With a lower phase detector gain factor, this means a larger change in phase between the center position of the clock edge and the center position of the main transition to appropriately change the duty cycle of the selector output, and hence the output voltage of the low pass filter. Consequently, jitter in the incoming data reduces the phase gain, and can increase the static (average) error of the sample point position.

Wenn der Phasendetektor 902 in Fig. 9 eine Schaltung ist, die beide Übergänge des Ausgangssignals des VC0 305 um etwa denselben Betrag rastert, erscheint das Raster ebenfalls auf dem Taktsignal, das an den Abtaster 303 angelegt ist, und wird folglich den Abtastpunktzeitverlauf auf ähnliche Weise wie bei dem ersten Ausführungsbeispiel, das im vorangegangen beschrieben wurde, beeinflussen. Ein solcher Phasenmodulator ist in Fig. 12 gezeigt, und schließt einen Widerstand 121, eine Varaktordiode 122 und einen Bypass-Kondensator 123 ein. Es sei eine sinusförmige VCO-Ausgangsspannung angenommen. Der Widerstand 121 und die Varaktordiode 122 verschieben die Phase des VCO-Signals in direkter Abhängigkeit von der Kapazität der Varaktordiode 122. Die Impedanz der Bypass-Kapazität 123 bei der VCO-Frequenz ist viel kleiner als der Widerstand R des Widerstands 121. Der Kondensator einer Varaktordiode ist eine Funktion der Spannung über sie. Die Spannung über die Varaktordiode wird verändert, und folglich wird die Phasenverschiebung des VCO-Signals durch eine Phasenmodulatorsignalspannung, die an einer Anschlußleitung 124 anliegt, moduliert. Die Impedanz des Kondensators 123 muß für die Frequenz Fm des Phasenmodulationssignals hoch genug sein, um die Quelle des Phasenmodulatorsignals 903 in Fig. 9 nicht übermäßig aufzuladen. Dies kann leicht erreicht werden, da Fm zumindest 100 mal niedriger als die VCO-Frequenz gemacht werden kann. Ein weiterer solcher Phasenmodulator ist in Fig. 13 dargestellt, und diesem liegt eine Anstiegszeit der VCO-Ausgangsspannung ungleich Null zugrunde. Die Schaltung aus Fig. 13 stellt eine ECL-Logikschaltung dar, die eine Schwellenspannung aufweist, die durch die Phasenmodulatortreiberspannung verändert wird.If the phase detector 902 in Fig. 9 is a circuit which rasters both transitions of the output signal of the VC0 305 by approximately the same amount, the raster will also appear on the clock signal applied to the sampler 303 and will thus affect the sample point timing in a similar manner to the first embodiment described above. Such a phase modulator is shown in Fig. 12 and includes a resistor 121, a varactor diode 122 and a bypass capacitor 123. Assume a sinusoidal VCO output voltage. The resistor 121 and the varactor diode 122 shift the phase of the VCO signal in direct dependence on the capacitance of the varactor diode 122. The impedance of the bypass capacitor 123 at the VCO frequency is much smaller than the resistance R of resistor 121. The capacitor of a varactor diode is a function of the voltage across it. The voltage across the varactor diode is varied and consequently the phase shift of the VCO signal is modulated by a phase modulator signal voltage applied to a lead 124. The impedance of capacitor 123 must be high enough for the frequency Fm of the phase modulation signal so as not to overcharge the source of the phase modulator signal 903 in Fig. 9. This can be easily accomplished since Fm can be made at least 100 times lower than the VCO frequency. Another such phase modulator is shown in Fig. 13 and this one is based on a non-zero rise time of the VCO output voltage. The circuit of Fig. 13 represents an ECL logic circuit having a threshold voltage which is varied by the phase modulator drive voltage.

Wichtig ist, daß die statische Phasenverschiebung, die durch den Phasenmodulator 902 eingebracht wird, irrelevant ist, solange sie für beide Übergänge gleich ist. Eine statische Phasenverschiebung dieser Art beeinflußt die Taktsignale, die an den Phasendetektor 302 und einen Abtaster 303 angelegt werden, gleichermaßen, und wird durch eine gleiche und entgegengesetzte Phasenänderung des Ausgangssignals des VCO 305 kompensiert.Importantly, the static phase shift introduced by phase modulator 902 is irrelevant as long as it is the same for both transitions. A static phase shift of this type affects the clock signals applied to phase detector 302 and a sampler 303 equally, and is compensated by an equal and opposite phase change in the output signal of VCO 305.

Eine jegliche Differenz zwischen der statischen Phasenverschiebung, die durch den Phasenmodulator 902 eingebracht wird, und dem positiven und negativen Übergang des Ausgangssignals des VCO 305 ändert den Tastzyklus des Phasenmodulatorausgangssignals. Um den Abtastpunkt innerhalb des Bit-Zeitintervalls zentriert zu halten, erfordert die Schaltung aus Fig. 9, daß der Taktsignalverlauf, der durch den Phasenteiler 307 zugeführt wird, einen 50%-Tastzyklus aufweist. Wenn es erforderlich ist, kann die Tastzyklussteuerungsschaltung, die in Fig. 7 gezeigt ist, der Schaltung aus Fig. 9 auf dieselbe Art, wie es vorher mit Bezug auf die Schaltungen der Fig. 20a, 20b und 4 beschrieben wurde, hinzugefügt werden.Any difference between the static phase shift introduced by the phase modulator 902 and the positive and negative transition of the output of the VCO 305 changes the duty cycle of the phase modulator output. In order to keep the sampling point centered within the bit time interval, the circuit of FIG. 9 requires that the clock waveform supplied by the phase splitter 307 have a 50% duty cycle. If required, the duty cycle control circuit shown in FIG. 7 can be added to the circuit of FIG. 9 in the same manner as previously described with respect to the circuits described in Figs. 20a, 20b and 4.

Der Vorteil des zweiten Ausführungsbeispiels besteht darin, daß der VCO 305 über ein Tiefpaßfilter 901 gesteuert ist, wodurch die Notwendigkeit vermieden wird, daß der VCO 305 eine sehr schnelle Frequenzsteuerung hat, und wobei die Gefahr von Phasendiskontinuitäten im Ausgangssignal des VCO 305 während Schrittänderungen der VCO-Ausgangsfrequenz vermieden werden. Bei dem ersten Ausführungsbeispiel muß die Änderung der VCO-Frequenz zwischen ihren zwei wechselnden Werten in einem kleinen Bruchteil der Rahmendauer (zum Beispiel 1/10) erreicht werden. Wenn die Schleife verriegelt ist, wechselt bei dem zweiten Ausführungsbeispiel die VCOFrequenz nicht zwischen zwei Werten und sie ist gleich der ankommenden Datenrate.The advantage of the second embodiment is that the VCO 305 is controlled by a low pass filter 901, thus avoiding the need for the VCO 305 to have very fast frequency control and avoiding the risk of phase discontinuities in the output of the VCO 305 during step changes of the VCO output frequency. In the first embodiment, the change of the VCO frequency between its two alternating values must be achieved in a small fraction of the frame duration (for example, 1/10). When the loop is locked, in the second embodiment the VCO frequency does not alternate between two values and it is equal to the incoming data rate.

Drittes AusführungsbeispielThird embodiment

Der Einfachheit halber ist das dritte Ausführungsbeispiel in Fig. 14, 18 und 19 mit einem Selektor 304 gezeigt, wie es der Fall in Fig. 20b war. Wenn es jedoch erwünscht ist, kann dieses Ausführungsbeispiel ebenfalls durch Weglassen des Selektors 304 und Einfügen eines Frequenzteilers 306 in die Taktanschlußleitung des Phasendetektors 302, wie es in Fig. 20a gezeigt ist, oder durch Verwendung von zwei Selektorn 304-1, 304-2, wie es im Vorangegangenen mit Bezug auf Fig. 4 beschrieben wurde, ausgeführt werden.For simplicity, the third embodiment is shown in Figs. 14, 18 and 19 with one selector 304, as was the case in Fig. 20b. However, if desired, this embodiment can also be implemented by omitting the selector 304 and inserting a frequency divider 306 into the clock lead of the phase detector 302, as shown in Fig. 20a, or by using two selectors 304-1, 304-2, as described above with reference to Fig. 4.

Ein Weg, um die Phasenmodulation durch die Rasterung des Abtastpunktes zu vermeiden, besteht darin, den Phasenmodulator 902 zwischen dem Phasenteiler 307 und der Takteingangsanschlußleitung des Phasendetektors 302 anzuordnen, wie es in Fig. 14 gezeigt ist. Bei diesem Ausführungsbeispiel führt jede statische Phasenverschiebung der Taktflanke, die in dem Phasenmodulator 902 auftritt, zu einem statischen Zeitverlaufsfehler des Abtastpunktes. Um dies zu vermeiden, darf der Phasenmodulator 902 in Fig. 14 keine statische Phasenverschiebung einfügen (dies bedeutet er muß eine mittlere Phasenverschiebung von Null haben). Um die Phase jedoch zu modulieren, und die mittlere Phasenverschiebung gleich Null zu halten, muß der Phasenmodulator 902 in Fig. 14 fähig sein, die Phase sowohl voranzutreiben und verzögern, als auch den Phasenmodulationsbereich P symmetrisch um die Phasenverschiebung Null anzuordnen. Ein Ausführungsbeispiel eines solchen Phasendetektors 302 ist in dem schematischen Diagramm aus Fig. 15 gezeigt, das ein LC Netzwerk umfaßt, dessen Kapazität durch einen Varaktor 151 gesteuert ist. Die Schaltung aus Fig. 15 ist ähnlich der Schaltung in Fig. 12. Das induktive Bauelement L, das über den Ausgang geschaltet ist, ist ausgewählt, um mit der Serienverbindung der Bereichsmittelpunkt-Varaktorkapaz ität und des Bypass-Kondensators C bei der ankommenden Bit-Rate zu schwingen (dies bedeutet bei der Frequenz, mit der der VCQ arbeitet, nachdem die Verriegelung erreicht wurde). Die Schaltung nimmt einen quasi-sinusförmigen Ausgang des Phasenteilers 307 an. Bei der Resonanz ist die Phasendifferenz zwischen dem Eingang und dem Ausgang Null. Wenn die Varaktorkapazität über ihren Bereichsmittelpunkt-Wert ansteigt, wird die Ausgangsphase nacheilen. Wenn sich die Varaktorkapazität erniedrigt, wird die Ausgangsphase voreilen. Alternativ sind ein Varaktor gesteuertes RC-Netzwerk (wie es in Fig. 12 gezeigt ist) oder ein schwellengesteuertes Logikgatter (Fig. 13) zur Verwendung als Phasenmodulator 902 geeignet, aber nachdem solche Schaltungen in Fig. 12 und Fig. 13 nur fähig sind, das Phasentaktsignal, das an den Phasendetektor 302 angelegt wird, zurückzuhalten, muß eine Feste-Phase-Vorschubschaltung kaskadisch den Schaltungen, die in Fig. 12 oder Fig. 13 gezeigt sind, hinzugefügt werden. Ein Beispiel einer einfachen Phase-Vorschubschaltung ist in Fig. 16 gezeigt, wiederum unter der Annahme eines quasi-sinusförmigen Signals.One way to avoid phase modulation due to the scanning of the sampling point is to place the phase modulator 902 between the phase splitter 307 and the clock input lead of the phase detector 302, as shown in Fig. 14. In this embodiment, any static phase shift of the clock edge that occurs in the phase modulator 902 will result in a static timing error of the sampling point. To avoid this, the phase modulator 902 in Fig. 14 cannot introduce a static phase shift (that is, it must have an average phase shift of zero). However, in order to modulate the phase and keep the average phase shift equal to zero, the phase modulator 902 in Fig. 14 must be able to both advance and retard the phase, and to arrange the phase modulation region P symmetrically about the zero phase shift. An embodiment of such a phase detector 302 is shown in the schematic diagram of Fig. 15, which comprises an LC network whose capacitance is controlled by a varactor 151. The circuit of Fig. 15 is similar to the circuit in Fig. 12. The inductor L connected across the output is selected to resonate with the series connection of the mid-range varactor capacitance and the bypass capacitor C at the incoming bit rate (that is, at the frequency at which the VCQ operates after lock is achieved). The circuit assumes a quasi-sinusoidal output of the phase splitter 307. At resonance, the phase difference between the input and the output is zero. As the varactor capacitance increases above its mid-range value, the output phase will lag. As the varactor capacitance decreases, the output phase will lead. Alternatively, a varactor controlled RC network (as shown in Fig. 12) or a threshold controlled logic gate (Fig. 13) are suitable for use as phase modulator 902, but since such circuits in Fig. 12 and Fig. 13 are only capable of retaining the phase clock signal applied to phase detector 302, a fixed phase advance circuit must be added in cascade to the circuits shown in Fig. 12 or Fig. 13. An example of a simple phase advance circuit is shown in Fig. 16, again assuming a quasi-sinusoidal signal.

Die Notwendigkeit eines Phasen-Vorschubelements im Phasenmodulator 902 aus Fig. 14 wird vermieden, wenn die statische Phasenverzögerung des Phasenmodulators 902 auf der Taktleitung des Phasendetektors 302 durch eine gleiche feste Phasenverzögerung auf der Taktleitung des Abtasters 303 kompensiert wird. Ein Ausführungsbeispiel einer Schaltung, die gemäß den Lehren dieser Erfindung aufgebaut wurde, die die Notwendigkeit eines Phasen-Vorschubelements im Phasenmodulator 902 ausschließt, ist in dem schematischen Diagramm aus Fig. 18 dargestellt, und schließt angepaßte Phasenmodulatoren 902-1, 902-2 ein. Der Phasenmodulator 902-1 ist auf dieselbe Art wie der Phasenmodulator 902 im Ausführungsbeispiel aus Fig. 14 verschaltet, und der Phasenmodulator 902-2 ist verschaltet, um das Ausgangssignal des Phasenteilers 307, das an den Abtaster 303 angelegt wird, phasenzumodulieren. Der Phasenmodulator 902-2 empfängt sein Phasenmodulationssteuerungssignal von der Phasenmodulatorsignalquelle 903, die durch das Tiefpaßfilter 181 konditioniert ist, um den Phasenmodulator 902-2 mit einer Gleichstromspannung zu versorgen, die gleich dem Mittelwert des Phasenmodulationssignals ist, das an den Phasenmodulator 902-1 angelegt wird. Alternativ können andere Einrichtungen zum Bereitstellen einer Gleichstromspannung, die gleich dem Mittelwert des Phasenmodulationssignals ist, das an den Phasenmodulator 902-1 angelegt wird, verwendet werden, um ein Phasenmodulationssignal für den Phasenmodulator 902-2 zu schaffen. Die Driften der statischen Phasenfehler der angepaßten Modulatoren 902-1 und 902-2 sind im wesentlichen identisch, und deshalb heben sich ihre Auswirkungen auf. Bei diesem Ausführungsbeispiel ist es wichtig, daß die Ausgangssignale der Phasenteiler 307 einen im wesentlichen 50%-Taktzyklus aufweisen, und der phasenteiler 307 kann vorteilhafterweise gebildet sein, wie es vorher anhand von Fig. 7 beschrieben wurde, der eine Tastzyklussteuerungsschaltung einschließt.The need for a phase advance element in the phase modulator 902 of Fig. 14 is avoided if the static phase delay of the phase modulator 902 on the clock line of phase detector 302 is compensated by an equal fixed phase delay on the clock line of sampler 303. An embodiment of a circuit constructed in accordance with the teachings of this invention which eliminates the need for a phase advance element in phase modulator 902 is shown in the schematic diagram of Fig. 18 and includes matched phase modulators 902-1, 902-2. Phase modulator 902-1 is connected in the same manner as phase modulator 902 in the embodiment of Fig. 14, and phase modulator 902-2 is connected to phase modulate the output of phase splitter 307 applied to sampler 303. Phase modulator 902-2 receives its phase modulation control signal from phase modulator signal source 903, which is conditioned by low pass filter 181 to provide phase modulator 902-2 with a DC voltage equal to the average value of the phase modulation signal applied to phase modulator 902-1. Alternatively, other means for providing a DC voltage equal to the average value of the phase modulation signal applied to phase modulator 902-1 may be used to provide a phase modulation signal for phase modulator 902-2. The static phase error drifts of matched modulators 902-1 and 902-2 are substantially identical and therefore their effects cancel. In this embodiment, it is important that the output signals of the phase splitter 307 have a substantially 50% duty cycle, and the phase splitter 307 may advantageously be formed as previously described with reference to Fig. 7, including a duty cycle control circuit.

Wie es in dem Ausführungsbeispiel in Fig. 19 gezeigt ist, ist eine alternative Technik zum Vermeiden der Phasenmodulation durch die Rasterung des Abtastpunktes das Weglassen des Phasenteilers 307 und das Bereitstellen des Phasenmodulators 191 in der Taktleitung an dem Phasendetektor 302, der eine Phasenverschiebung aufweist, die eine Mittelposition von 180 Grad rastert. Ein Ausführungsbeispiel des Phasendetektors dieser Art kann zum Beispiel durch Ersetzen des Phasenmodulators in Fig. 15 durch einen phaseninvertierenden Umformer ausgeführt werden, der mit einem induktiven Bauelement L, wie es in Fig. 17 gezeigt ist, als konzentrierte Schaltung aufgebaut sein. Es sei wiederum angenommen, daß das Signal eine quasi-sinusförmige Form aufweist.As shown in the embodiment in Fig. 19, an alternative technique for avoiding phase modulation by the scanning of the sampling point is to omit the phase splitter 307 and to provide the phase modulator 191 in the clock line to the phase detector 302, which has a phase shift having a center position of 180 degrees. An embodiment of the phase detector of this type can be implemented, for example, by replacing the phase modulator in Fig. 15 by a phase-inverting converter constructed as a lumped circuit with an inductive component L as shown in Fig. 17. It is again assumed that the signal has a quasi-sinusoidal shape.

Bei jedem der oben beschriebenen Ausführungsbeispiele ist es erforderlich, daß der Taktflanken auslösende Abtaster 303 in der Mitte zwischen aufeinanderfolgenden Mittelpositionen des Taktflanken auslösenden Frequenzteilers 306 in Fig. 20a oder des Phasendetektors 302 in Fig. 20b und 4 liegt, um eine ordnungsgemäße Lokalisierung des Abtastpunktes in der Mitte des Bit-Zeitintervalls sicherzustellen. Bei den Ausführungsbeispielen der Fig. 20a, 20b, 4 und 9 wird diese Bedingung erfüllt, solange die Ausgangssignale des Phasenteilers 307 einen 50%-Tastzyklus aufweisen. Zusätzlich ist es bei den Ausführungsbeispielen in Fig. 14 und 19 erforderlich, daß die statischen Phasenverschiebungen in den Phasenmodulatoren gegenüber der Zeit und der Temperatur sehr stabil sind, um einen korrekten Abtastpunktzeitverlaufsicherzustellen. Auf ähnliche Weise ist es bei dem Ausführungsbeispiel in Fig. 18 erforderlich, daß die statische Phasenverschiebung in den Phasenmodulatoren 902-1 und 902-2 gegenüber der Zeit und der Temperatur zueinander exakt nachgeführt werden, um einen korrekten Zeitverlauf des Abtastpunktes sicherzustellen.In each of the embodiments described above, it is necessary that the edge triggering sampler 303 be located midway between successive center positions of the edge triggering frequency divider 306 in Fig. 20a or the phase detector 302 in Figs. 20b and 4 to ensure proper location of the sample point in the middle of the bit time interval. In the embodiments of Figs. 20a, 20b, 4 and 9, this condition is met as long as the output signals of the phase divider 307 have a 50% duty cycle. In addition, in the embodiments of Figs. 14 and 19, it is necessary that the static phase shifts in the phase modulators be very stable with respect to time and temperature to ensure correct sample point timing. Similarly, in the embodiment in Fig. 18, it is necessary that the static phase shift in the phase modulators 902-1 and 902-2 be precisely adjusted to each other with respect to time and temperature in order to ensure a correct timing of the sampling point.

Bei dem Ausführungsbeispiel aus Fig. 14 kann eine Abweichung von dem 50%-Tastzyklus der Ausgangssignale des Phasenteilers 307 durch Bereitstellen einer Kompensation der statischen Phasenverschiebung im Phasenmodulator 902 korrigiert werden, dies bedeutet durch einen geeigneten Mittelwert der Phasenmodulation ungleich Null. Bei dein Ausführungsbeispiel in Fig. 18 kann dasselbe Ergebnis erreicht werden, durch Erzeugen einer geeigneten Differenz zwischen den statischen Phasenverschiebungen der Phasenmodulatoren 902-1 und 902-2, dies bedeutet durch Erzeugen einer geeigneten Differenz zwischen den Gleichstromkomponenten der zwei Modulatortreiber-Spannungen. Bei einem Ausführungsbeispiel dieser Erfindung hindert eine Schaltung, die einen oder mehrere Modulatoren steuert, sowohl den Takt-Tastzyklus als auch die statische Drift der Modulatoren daran, die Abtastpunktposition nachteilhaft zu beeinflussen.In the embodiment of Fig. 14, a deviation from the 50% duty cycle of the output signals of the phase splitter 307 can be corrected by providing a compensation of the static phase shift in the phase modulator 902, that is, by a suitable non-zero average value of the phase modulation. In the embodiment of Fig. 18, the same result can be achieved by generating a suitable difference between the static phase shifts of the phase modulators 902-1 and 902-2, that is, by generating a suitable difference between the DC components of the two modulator drive voltages. In one embodiment of this invention, a circuit controlling one or more modulators prevents both the clock duty cycle and the static drift of the modulators from adversely affecting the sample point position.

Die nachfolgende Erklärung betrifft wiederum gleichermaßen Strukturen, die einen Selektor 304 verwenden, oder diesen weglassen und einen Frequenzteiler 306 aufweisen, der in die Taktleitungen des Phasendetektors 302 eingefügt ist. Der Einfachheit halber wird für die folgende Erklärung die Verwendung eines Selektors 304 angenommen.The following explanation again equally applies to structures that use a selector 304 or omit it and have a frequency divider 306 inserted into the clock lines of the phase detector 302. For the sake of simplicity, the following explanation assumes the use of a selector 304.

Um die Fehler aufgrund der fehlerhaften Abtastpunktanordnung zu kompensieren, wird die mittlere Phasendifferenz zwischen dem Takt, der an den Abtaster 303 angelegt wird, und dem Takt, der an dem Phasendetektor 302 angelegt wird, bestimmt. In dem Fall, in dem die Phase nicht der ordnungsgemäße Wert von 180 Grad ist, werden korrigierende Maßnahmen durchgeführt. Ein Ausführungsbeispiel einer Schaltung, die diese Bestimmung und die korrigierende Maßnahme automatisch durchführt, ist in Fig. 21 gezeigt, die Signalverläufe sind in Fig. 22 gezeigt.To compensate for the errors due to the incorrect sampling point arrangement, the average phase difference between the clock applied to the sampler 303 and the clock applied to the phase detector 302 is determined. In the case where the phase is not the proper value of 180 degrees, corrective action is taken. An embodiment of a circuit that automatically performs this determination and corrective action is shown in Fig. 21, the waveforms are shown in Fig. 22.

Wie es in Fig. 21 gezeigt ist, sind zwei angepaßte Flip-Flops mit ihren jeweiligen Takteingangsanschlußleitungen verbunden, die die Taktsignale empfangen, die an den Abtaster 303 und den Phasendetektor 302 angelegt werden. Ein Flip-Flop 211 dient als ein T-Flip-Flop (Toggle Filp-Flop), und ein Flip-Flop 212 dient als Schieberegisterstufe. Die Ausgangssignale Q1 und Q2 der Flip-Flops 211 bzw. 212 in Fig. 22 sind Impulse eines 50%-Tastzyklus. Die Phasenmodulation des Phasendetektortakts und die sich ergebende Rasterung des Q2 Ausgangssignals werden durch Erweitern der jeweiligen Übergänge in Fig. 22 angezeigt. Das Q2-Ausgangssignal wird an eine erste Eingangsanschlußleitung von jeweils zwei EXKLUSIV-ODER-Gattern 213, 214 angelegt. Das Q1-Ausgangssignal wird an die zweite Eingangsanschlußleitung des EXKLUSIV-ODER-Gatters 213 und dessen Inverses wird an den zweiten Eingang des EXKLUSIV-ODER-Gatters 214 angelegt. Die Ausgangssignale der EXKLUSIV-ODER-Gatter 213 und 214 sind Impulse, die voneinander durch einen analogen Subtrahierer 215 subtrahiert werden, wobei ihre Differenz durch einen analogen Integrator 216 integriert wird. Die Ausgangsspannung des Integrators 216 ändert sich, bis die Gleichstromkomponente der Ausgangsimpulse des EXKLUSIV-ODER-Gatters 213 mit der Gleichstromkomponente der Ausgangsimpulse des EXKLUSIV-ODER-Gatters 214 übereinstimmt. Nachdem die EXKLUSIV-ODER-Gatter 213, 214 eng abgestimmt sind, haben sie die gleichen hohen logischen und niederen logischen Spannungspegel, was bewirkt, daß die Gleichstromkomponenten ihrer Ausgangssignale angepaßt sind, wenn ihre Ausgangssignale A bzw. B identische Tastzyklen aufweisen,As shown in Fig. 21, two matched flip-flops are connected to their respective clock input leads which receive the clock signals applied to the sampler 303 and the phase detector 302. A flip-flop 211 serves as a T-flip-flop (toggle flip-flop), and a flip-flop 212 serves as a shift register stage. The output signals Q1 and Q2 of the flip-flops 211 and 212, respectively, in Fig. 22 are pulses of a 50% duty cycle. The phase modulation of the phase detector clock and the resulting rasterization of the Q2 output signal are indicated by extending the respective transitions in Fig. 22. The Q2 output signal is applied to a first input lead of each of two EXCLUSIVE-OR gates 213, 214. The Q1 output signal is applied to the second input lead of the EXCLUSIVE-OR gate 213 and its inverse is applied to the second input of the EXCLUSIVE-OR gate 214. The output signals of the EXCLUSIVE-OR gates 213 and 214 are pulses which are subtracted from each other by an analog subtractor 215, and their difference is integrated by an analog integrator 216. The output voltage of the integrator 216 changes until the DC component of the output pulses of the EXCLUSIVE-OR gate 213 matches the DC component of the output pulses of the EXCLUSIVE-OR gate 214. Since the EXCLUSIVE-OR gates 213, 214 are closely matched, they have the same high logic and low logic voltage levels, causing the DC components of their output signals to be matched when their output signals A and B, respectively, have identical duty cycles,

WA/W = WB/W,WA/W = WB/W,

dies bedeutet, wenn der aktive (positiv verlaufende) Übergang 121 des Taktsignals, das an den Abtaster 303 angelegt wird, in der Mitte zwischen den mittleren Positionen der aktiven (positiv verlaufenden) Übergänge 222 des Taktsignals liegt, das an dem Phasendetektor 302 angelegt wird, liegt.that is, when the active (positive going) transition 121 of the clock signal applied to the sampler 303 is located midway between the middle positions of the active (positive going) transitions 222 of the clock signal applied to the phase detector 302.

Die Rasterung des Phasendetektortakts hat lediglich einen vernachlässigbaren Einfluß auf die Ausgangsspannung des analogen Integrierers 216, weil die Bandbreite des Integrierers viel kleiner als die Rasterfrequenz gewählt ist. Die Fig. 23, 24 und 25 zeigen, wie das Signal auf der Ausgangsanschlußleitung 217 des analogen Integrierers 216 in Verbindung mit den Schaltungen der Fig. 14, 18 bzw. 19 verwendet wird. Bei den Ausführungsbeispielen der Fig. 23 und 25 dient die Ausgangsspannung des Integrierers 216 als ein Phasenmodulator-Hilfstreibersignal, das mit dem primären Phasenmodulatortreibersignal der Phasenmodulationssignalquelle 903 durch einen analogen Summierer 231 summiert wird. Bei den Ausführungsbeispielen in Fig. 24 treibt die Ausgangsspannung des Integrierers 216 den Phasenmodulator 902-2 in der Taktleitung des Abtasters 303. Durch geeignete Auswahl der Eingangspolaritäten des analogen Subtrahierers 215 in Fig. 21 (oder der Polaritäten irgendwo anders in der Schleife) wird eine selbstregulierende Rückkopplungsschleife erzeugt, die auf irgendeine Abweichung des Abtastpunktortes, die durch eine Änderung der statischen Phasenverschiebung eines Phasenmodulators und/oder durch eine Abweichung des Tastzyklusses des Phasenteilerausgangssignals von 50% bewirkt wird, mit einer korrigierenden Anderung der Ausgangsspannung des Integrieres 216 reagiert.The rasterization of the phase detector clock has only a negligible influence on the output voltage of the analog integrator 216 because the bandwidth of the integrator is chosen to be much smaller than the raster frequency. Figs. 23, 24 and 25 show how the signal on the output lead 217 of the analog integrator 216 is used in conjunction with the circuits of Figs. 14, 18 and 19, respectively. In the embodiments of Figs. 23 and 25, the output voltage of the integrator 216 serves as an auxiliary phase modulator drive signal which is summed with the primary phase modulator drive signal of the phase modulation signal source 903 by an analog summer 231. In the embodiments of Fig. 24, the output voltage of integrator 216, phase modulator 902-2 in the clock line of sampler 303. By appropriate selection of the input polarities of analog subtractor 215 in Fig. 21 (or polarities elsewhere in the loop), a self-regulating feedback loop is created which responds to any deviation in sample point location caused by a change in the static phase shift of a phase modulator and/or by a 50% deviation in the duty cycle of the phase splitter output signal, with a corrective change in the output voltage of integrator 216.

Der Verriegelungserreichungsprozeß dieses Ausführungsbeispiels ist identisch zu demjenigen, der für das zweite Ausführungsbeispiel beschrieben wurde. Das Hinzufügen eines Phasenmodulators in die Taktleitung des Abtasters 303 und/oder der Phasenabgleichsschaltung aus Fig. 21 beeinflußt die Verriegelungsprozedur nicht.The lock-achievement process of this embodiment is identical to that described for the second embodiment. Adding a phase modulator to the clock line of sampler 303 and/or the phase adjustment circuit of Figure 21 does not affect the lock procedure.

Zur besseren Darstellung sowohl des zweiten als auch des dritten Ausführungsbeispiels folgt nun ein numerisches Beispiel.To better illustrate both the second and third embodiments, a numerical example follows.

Annahmen:Assumptions:

Toleranz der VCO-Mittenfrequenz: ± 300 kHzTolerance of the VCO center frequency: ± 300 kHz

VCO Abstimmbereich: ± 1 MHzVCO tuning range: ± 1 MHz

Frequenz des phasenmodulierenden Signals: Fm = 5 MHzFrequency of the phase modulating signal: Fm = 5 MHz

Amplitude der Phasenmodulation: 20 Grad Spitze-zu-Spitze des Bit-Zeitintervalls, dies bedeutet 28 ps Spitze-zu-SpitzeAmplitude of the phase modulation: 20 degrees peak-to-peak of the bit time interval, this means 28 ps peak-to-peak

Signalverlauf der Phasenmodulation: sinusförmigSignal curve of the phase modulation: sinusoidal

Die empfangenen Daten sind jitterfreiThe received data is jitter-free

Die Flip-Flops weisen keine Hysteresen auf.The flip-flops have no hysteresis.

Zuerst wird die maximale Abweichung der Abtastpunktposition von der Mitte des Bit-Zeitintervalls für das dritte Ausführungsbeispiel untersucht, bei dem das Taktsignal, das an den Abtaster 303 angelegt wird, nicht gerastert ist.First, the maximum deviation of the sampling point position from the center of the bit time interval is examined for the third embodiment in which the clock signal applied to the sampler 303 is not rasterized.

Die größte Abweichung tritt auf, wenn sich die Mittenfrequenz des VCO 305 von der BIT-RATE der empfangenen Daten um den maximal möglichen Betrag unterscheidet, der durch die Frequenztoleranzen zugelassen ist, dies bedeutet einen Gesamtwert von zweimal 300 kHz = 600 kHz. Um die BIT-RATE der empfangenen Daten in diesem schlimmsten Fall anzupassen, muß die Frequenz des VCO 305 um 600 kHz von ihrer Mittenfrequenz verschoben werden. Um die maximale Differenz von 600 kHz sicher zu bewerkstelligen, ist ein Gesamtabstimmungsbereich von ± 1 MHz angemessen. Mit diesem Abstimmbereich von 2 MHz (und linearer Frequenzsteuerung) muß die an den VC0 305 angelegte Steuerungsspannung um 30% ihres Gesamtbereichs von der Bereichsmitte verändert werden, um eine Frequenzverschiebung von 600 kHz zu erreichen. Die VCO-Steuerungsspannung ist die Gleichstromkomponente der Ausgangsspannung des Selektors 304, und der Gesamtbereich der Steuerungsspannung entspricht einem Bereich von 0% bis 100%-Tastzyklus des Ausgangssignals des Selektors 304. Folglich muß der Tastzyklus des Ausgangssignals des Selektors 304 um 30% geändert werden, um die VCO-Steuerungsspannung um 30% in ihrem Bereich zu ändern, dies bedeutet, von 50% auf 20% oder auf 80%, abhängig von der Richtung der Frequenzänderung. Mit der verriegelten Schleife wird der Tastzyklus des Ausgangssignals des Selektors 304 durch die Position des Hauptübergangs bezüglich dem Rasterbereich des Taktsignals, das an den Phasendetektor angelegt wird, bestimmt. Fig. 11 zeigt den Hauptübergang, die Phasendetektortaktflanke, die ihren Rasterbereich P einschließt, und einen sinusförmigen Phasenmodulationssignalverlauf. Während des 51 Abschnitts des Modulationssinussignals tritt die Taktflanke nach dem Hauptübergang auf, wodurch das Ausgangssignal des Selektors 34 hoch ist. Während des S2-Abschnitts des Modulationssinussignals ist das Ausgangssignal des Selektors 304 niedrig. Der Tastzyklus trägt q = S1/ (S1 + S2). Um einen Tastzyklus von q mit einem sinusförmigen Phasenmodulationssignalverlauf zu erreichen, muß der Hauptübergang um einen Faktor E außerhalb der Mitte des Modulationsbereichs P liegen, wobeiThe largest deviation occurs when the center frequency of the VCO 305 differs from the BIT-RATE of the received data by the maximum possible amount allowed by the frequency tolerances, this means a total value of twice 300 kHz = 600 kHz. To match the BIT-RATE of the received data in this worst case, the frequency of the VCO 305 must be shifted by 600 kHz from its center frequency. To safely manage the maximum difference of 600 kHz, a total tuning range of ± 1 MHz is appropriate. With this tuning range of 2 MHz (and linear frequency control), the control voltage applied to the VCO 305 must be changed by 30% of its full range from the range center to achieve a frequency shift of 600 kHz. The VCO control voltage is the DC component of the output voltage of the selector 304, and the total range of the control voltage corresponds to a range of 0% to 100% duty cycle of the output signal of selector 304. Consequently, in order to change the VCO control voltage by 30% in its range, that is, from 50% to 20% or to 80%, depending on the direction of the frequency change, the duty cycle of the output signal of selector 304 must be changed by 30%. With the locked loop, the duty cycle of the output signal of selector 304 is determined by the position of the main transition with respect to the raster range of the clock signal applied to the phase detector. Fig. 11 shows the main transition, the phase detector clock edge enclosing its raster range P, and a sinusoidal phase modulation waveform. During the 51 portion of the modulation sinusoidal signal, the clock edge occurs after the main transition, causing the output signal of selector 34 to be high. During the S2 portion of the modulation sinusoidal signal, the output of selector 304 is low. The duty cycle is q = S1/ (S1 + S2). To achieve a duty cycle of q with a sinusoidal phase modulation waveform, the main transition must be located a factor E outside the center of the modulation range P, where

E/P = (1/2) x sin((0,5 - q) x 180 Grad).E/P = (1/2) x sin((0.5 - q) x 180 degrees).

Um eine Änderung des Tastzyklusses von q = 50% auf q = 80% zu erreichen (erforderlich, um eine Frequenzdifferenz von 600 kHz anzupassen) ist E = 40% von P. Mit einer Spitze-zu-Spitze-Rasterung von P = 20 Grad, wie sie vorher angenommen wurde, beträgt E -8 Grad.To achieve a change in duty cycle from q = 50% to q = 80% (required to accommodate a frequency difference of 600 kHz), E = 40% of P. With a peak-to-peak pitch of P = 20 degrees, as previously assumed, E is -8 degrees.

Mit einem Sägezahn-Phasenmodulationssignalverlauf beträgt E/P = 0,5 - q und für q = 80% ist E = 30% von P.With a sawtooth phase modulation waveform, E/P = 0.5 - q and for q = 80%, E = 30% of P.

Bei den Ausführungsbeispielen der Fig. 14, 18, 19, 23, 24 und 25 ist das Taktsignal, das an den Abtaster 303 angelegt wird, nicht gerastert, sondern seine Position folgt dem statischen Fehler der Phasendetektortaktflanke relativ zum Hauptübergang. Wenn dieser Fehler gleich E ist, beträgt der Fehler der Abtastpunktposition relativ zur Mitte des Bit-Zeitintervalls ebenfalls E. Folglich könnte bei dem obigen numerischen Beispiel der Abtastpunktpositionsfehler bis zu + 8 Grad der Phase relativ zur Mitte des Bit-Zeitintervalls betragen.In the embodiments of Figs. 14, 18, 19, 23, 24 and 25, the clock signal applied to the sampler 303 is not rasterized, but its position follows the static error of the phase detector clock edge relative to the main transition. If this error is equal to E, the Error of the sample point position relative to the center of the bit time interval is also E. Consequently, in the above numerical example, the sample point position error could be up to + 8 degrees of phase relative to the center of the bit time interval.

Bei dem zweiten Ausführungsbeispiel (Fig. 9) folgt der Takt, der an den Abtaster 303 angelegt ist, der Rasterung des Takts, der an dem Phasendetektor 302 angelegt ist. Folglich könnte bei dem obigen numerischen Beispiel der Abtastpunktpositionsfehler ± 18 Grad erreichen (dies bedeutet ± 8 Grad des statischen Fehlers, wie er in dem vorangegangenen Absatz beschrieben wurde, plus ± 10 Grad Rasterung).In the second embodiment (Fig. 9), the clock applied to the sampler 303 follows the rasterization of the clock applied to the phase detector 302. Thus, in the above numerical example, the sample point position error could reach ±18 degrees (this means ±8 degrees of the static error as described in the previous paragraph plus ±10 degrees of rasterization).

Ein Weg, um diese Fehler zu verringern, besteht darin, die Rasteramplitude B zu verringern. Der kleinere Bereich von P ist durch den Jitter des empfangenen Hauptübergangs und durch die Flip-Flop-Hysterese begrenzt.One way to reduce these errors is to reduce the raster amplitude B. The smaller range of P is limited by the jitter of the received main transition and by the flip-flop hysteresis.

Eine andere Art, um den statischen Fehler bei dem zweiten und den Gesamtfehler bei dem dritten Ausführungsbeispiel zu vermindern, besteht darin, einen Gewinn zwischen der Ausgangsanschlußleitung des Tiefpaßfilters 901 und der Steuerungseingangsanschlußleitung des VCO 305 einzufügen. Um jedoch sicherzustellen, daß das Signal, das an die Steuerungseingangsanschlußleitung des VCO 305 angelegt ist, frei von einer Wechselstromkomponente des Ausgangssignals des Selektors 304 ist (um Phasendiskontinuitäten des Ausgangssignals des VCO 305 zu vermeiden) muß die Zeitkonstante des Tiefpaßfilters 901 proportional erhöht werden. Dies kann zu zu langen Schleifenwiedergewinnungszeiten führen, wenn zum Beispiel Daten auf dem empfangenen Signal nicht vorhanden sind, und das Ausgangssignal des Selektors 304 deshalb konstant hoch oder tief ist.Another way to reduce the static error in the second and the total error in the third embodiment is to insert a gain between the output lead of the low pass filter 901 and the control input lead of the VCO 305. However, to ensure that the signal applied to the control input lead of the VCO 305 is free from an AC component of the output signal of the selector 304 (to avoid phase discontinuities of the output signal of the VCO 305), the time constant of the low pass filter 901 must be increased proportionally. This can lead to loop recovery times that are too long if, for example, data is not present on the received signal and the output signal of the selector 304 is therefore constantly high or low.

Viertes AusführungsbeispielFourth embodiment

Bei diesem Ausführungsbeispiel wird der Vorteil der kleinen Fehler bei der Abtastpunktposition des ersten Ausführungsbeispiels beibehalten, während ein herkömmlicher VCO mit langsamer Frequenzsteuerung verwendet wird.In this embodiment, the advantage of the small Retain the sampling point position error of the first embodiment while using a conventional VCO with slow frequency control.

Ein VCO mit schneller Frequenzumschaltung wird durch die Schaltung aus Fig. 26 emuliert, die einen herkömmlichen, langsam gesteuerten VCO 261, einen Integrierer 262 und einen Phasenmodulator 263 einschließt. Mit einem VCO mit schneller Frequenzumschaltung, wie er in Fig. 20a, 20b und 4 verwendet wird, ist die Phasendifferenz zwischen dem Hauptübergang und der ausgewählten Taktflanke gleich dem Zeitintegral der Differenz zwischen der BIT-RATE des empfangenen Signals und der augenblicklichen Taktfrequenz, wie es in Fig. 5 und 6 gezeigt ist. In Fig. 27 wird der herkömmliche, "langsame" VCO 261 durch eine Steuerungsspannung V1 gesteuert, die aus einer Durchlauf spannung V2 (der Ausgang des Selektors 304) durch das Tiefpaßfilter 264 abgeleitet ist, um sicherzustellen, daß bei der Steuerungsspannung V1 keine schnellen Übergänge zurückbleiben.A fast frequency switching VCO is emulated by the circuit of Fig. 26, which includes a conventional slow-speed VCO 261, an integrator 262, and a phase modulator 263. With a fast frequency switching VCO as used in Figs. 20a, 20b, and 4, the phase difference between the main transition and the selected clock edge is equal to the time integral of the difference between the BIT RATE of the received signal and the instantaneous clock frequency, as shown in Figs. 5 and 6. In Fig. 27, the conventional "slow" VCO 261 is controlled by a control voltage V1 derived from a sweep voltage V2 (the output of selector 304) through the low pass filter 264 to ensure that no fast transitions are left behind in the control voltage V1.

Alternativ ist die Spannung V2, wenn der Selektor 304 weggelassen wird, und ein Frequenzteiler 306 in der Taktanschlußleitung des Phasendetektors 302 angeordnet ist, die Ausgangsspannung des Phasendetektors 302. Der Spannungsintegrierer 262 mit Differenzialeingangsanschlußleitungen integriert die Differenz zwischen der Eingangsspannung V2 und der Ausgangsspannung V1 des Tiefpaßfilters 264. Der Integrierer 262 erzeugt eine Ausgangsspannung V3, die den Phasenmodulator 263 steuert, der das Taktsignal, das durch den langsam gesteuerten VCO 261 erzeugt wird, moduliert.Alternatively, if the selector 304 is omitted and a frequency divider 306 is placed in the clock lead of the phase detector 302, the voltage V2 is the output voltage of the phase detector 302. The voltage integrator 262 with differential input leads integrates the difference between the input voltage V2 and the output voltage V1 of the low pass filter 264. The integrator 262 produces an output voltage V3 which controls the phase modulator 263 which modulates the clock signal produced by the slow controlled VCO 261.

Es sei angenommen, daß die Steuerungscharkteristik des "langsamen" VCO 261 linear ist:It is assumed that the control characteristic of the "slow" VCO 261 is linear:

Δf = k1 x V1Δf = k1 x V1

wobeiwhere

Δf = Änderung der VCO-Frequenz;Δf = change in VCO frequency;

k1 = VCO-Gewinnfaktor; undk1 = VCO gain factor; and

V1 = die Steuerungsspannung, die an den VCO 261 angelegt ist.V1 = the control voltage applied to the VCO 261.

Es sei ferner angenommen, daß der Integrierer 262 linear ist:It is further assumed that the integrator 262 is linear :

V3 = k2 x ( (V2 - V1) dt)V3 = k2 x ( (V2 - V1) dt)

wobeiwhere

V3 = die Ausgangsspannung des Integrierers 262;V3 = the output voltage of the integrator 262;

k2 = Proportionalitätsfaktor; undk2 = proportionality factor; and

V2 = die Eingangsspannung an das Tiefpaßfilter 264.V2 = the input voltage to the low-pass filter 264.

Es sei angenommen, daß der Betrieb des Phasenmodulators 263 wie folgt beschrieben wird:Assume that the operation of the phase modulator 263 is described as follows:

( 2 - 1) = k3 x V3;( 2 - 1) = k3 x V3;

wobeiwhere

1 = die Phase des Eingangssignals, das an den Phasenmodulator 263 angelegt ist;1 = the phase of the input signal applied to the phase modulator 263;

2 = die Phase des Ausgangssignals des Phasenmodulators 263; und2 = the phase of the output signal of the phase modulator 263; and

k3 = Gewinnfaktor des Phasendetektors.k3 = gain factor of the phase detector.

Unter der Annahme, daß sich V1 mit einer Rate ändern wird, der der langsame VCO 261 folgen kann, beträgt die Phasenänderung 1 des Ausgangssignals des VCO 261:Assuming that V1 will change at a rate that the slow VCO 261 can follow, the phase change is 1 of the output signal of the VCO 261:

1 = Δf dt = (k1 x V1) dt.1 = Δf dt = (k1 x V1) dt.

Die Phase 2 des Ausgangssignals des Phasenmodulators 263 beträgtPhase 2 of the output signal of the phase modulator 263 is

2 = 1 + k3 x V32 = 1 + k3 x V3

= (k1 x V1) dt + k3 x k2 x (V2 - V1) dt.= (k1 x V1)dt + k3 x k2 x (V2 - V1)dt.

wenn k1 = k2 x k3, dann gilt:if k1 = k2 x k3, then:

2 = (k1 x V2) dt.2 = (k1 x V2) dt.

Gemäß der letzten Gleichung verhält sich die Schaltung 216 aus Fig. 20 als ein "zusammengesetzter VCO" mit einer Frequenzsteuerungsspannung V2, einem Ausgangssignal mit erwünschter Phase 2, einer Antwortgeschwindigkeit unabhängig von dem "langsamen" VCO 261 und mit einer Phasenkontinuität, die durch die Abwesenheit von Diskontinuitäten der Ausgangsspannung des Integrierers 262 sichergestellt ist.According to the last equation, the circuit 216 of Figure 20 behaves as a "composite VCO" with a frequency control voltage V2, an output signal with desired phase 2, a response speed independent of the "slow" VCO 261, and with phase continuity assured by the absence of discontinuities in the output voltage of the integrator 262.

Da die Gleichstromsignale durch ein Tiefpaßfilter ohne Dämpfung laufen, ist die Gleichstromkomponente eines Signals am Eingang des Tiefpaßfilters gleich der Gleichstromkomponente des Signals am Ausgang des Tiefpaßfilters. Die Differenzialeingangsanschlüsse des Integrierers sind mit dem Eingang bzw. dem Ausgang des Tiefpaßfilters verbunden. Durch die gleichen Gleichstromkomponenten an diesen zwei Knoten existiert keine Gleichstromspannungsdifferenz zwischen den zwei Intergrierereingangsanschlüssen. Der Integrierer wird nur durch ein Wechselstromsignal getrieben, das gleich der Differenz zwischen dem Eingangs- und Ausgangssignal des Tiefpaßfilters ist. Ein Wechselstromsignal hat definitionsgemäß einen Mittelwert von Null. Das Integral einer Funktion mit einem Mittelwert von Null ist eine Funktion mit einer mittleren Steigung von Null. Eine Funktion mit einer mittleren Steigung von Null ist begrenzt, das heißt, daß sie nicht ohne Grenze steigen kann. Weiterhin muß sich ohne Gleichstromkomponente in der Eingangsspannung des Integrierers 226 die korrekte Funktion des Integrierers nur auf Wechselstromsignale erstrecken. Dies vereinfacht die Realisierung des Integrierers, da die Auswirkung von eigenen Gleichstromfehlern, wie zum Beispiel Verschiebungsspannung oder Verschiebungsstrom, durch eine Wechselstromkopplung an dem Differenzialeingang des Integrierers ausgeschlossen werden kann.Because the DC signals pass through a low-pass filter without attenuation, the DC component of a signal at the input of the low-pass filter is equal to the DC component of the signal at the output of the low-pass filter. The differential input terminals of the integrator are connected to the input and output of the low-pass filter, respectively. Because the DC components at these two nodes are equal, there is no DC voltage difference between the two integrator input terminals. The integrator is driven only by an AC signal that is equal to the difference between the input and output signals of the low-pass filter. An AC signal, by definition, has a mean of zero. The integral of a function with a mean of zero is a function with a mean slope of zero. A function with a mean slope of zero is finite, that is, it cannot can rise without limit. Furthermore, without a DC component in the input voltage of the integrator 226, the correct operation of the integrator must extend only to AC signals. This simplifies the implementation of the integrator since the effect of inherent DC errors, such as displacement voltage or displacement current, can be eliminated by AC coupling at the differential input of the integrator.

Fig. 27 zeigt ein alternatives Ausführungsbeispiel der Schaltung aus Fig. 20b, bei dem der VCO 305 aus Fig. 20b durch die Schaltung 260 aus Fig. 26 ersetzt ist. Jeder statische Phasenfehler, der durch den Integrierer 262 und/oder Phasenmodulator 263 erzeugt wird, führt zu einer langsamen Änderung der VCO-Frequenz. Die Änderung der VCO-Phase, die aus der VCO-Frequenzänderung auf summiert ist, kompensiert den Integrierer- oder Modulator-Phasenfehler, und die VCO-Frequenz kehrt auf ihren ursprünglichen Wert zurück, der gleich der ankommenden Bit-Rate ist.Figure 27 shows an alternative embodiment of the circuit of Figure 20b, in which the VCO 305 of Figure 20b is replaced by the circuit 260 of Figure 26. Any static phase error generated by the integrator 262 and/or phase modulator 263 results in a slow change in the VCO frequency. The change in VCO phase summed from the VCO frequency change compensates for the integrator or modulator phase error and the VCO frequency returns to its original value, which is equal to the incoming bit rate.

Wie es bei dem ersten Ausführungsbeispiel (durch die Schaltung in Fig. 27 emuliert) beschrieben wurde, ändert sich, wenn sie verriegelt ist, die Phase der ausgewählten Taktflanke etwas nach hinten und nach vorne, so daß die Taktflanke abwechselnd unmittelbar vor und unmittelbar nach dem Hauptübergang auftritt. Diese Änderung der Taktphase ist nur ein sehr kleiner Teil des Bit-Zeitintervalls. Sogar wenn es keine Phasenmodulation des VCO wäre, und diese Phasenverschiebung vollständig durch den Phasenmodulator erzeugt würde, beträgt der erforderliche Betriebsbereich des Phasenmodulators 263 lediglich wenige Grad, der durch die Phasenmodulatoren, die in Fig. 12 und 13 gezeigt sind, leicht erfüllt werden kann.As described in the first embodiment (emulated by the circuit in Fig. 27), when locked, the phase of the selected clock edge changes slightly back and forth so that the clock edge occurs alternately immediately before and immediately after the main transition. This change in clock phase is only a very small portion of the bit time interval. Even if there were no phase modulation of the VCO, and this phase shift was entirely produced by the phase modulator, the required operating range of the phase modulator 263 is only a few degrees, which can be easily met by the phase modulators shown in Figs. 12 and 13.

Damit sich das Ausführungsbeispiel in Fig. 27 während der Verriegelungserreichung ohne einen Frequenzdetektor wie das erste Ausführungsbeispiel verhält, muß der Phasenmodulator 263 zusätzlich zur Bedingung k1 = k2 x k3 einen bestimmten Phasenmodulationsbereich R aufweisen. Unter der Annahme, daß das Tiefpaßfilter 264 einen einzelnen Pol der Zeitkonstante τ hat, beträgt der erforderliche Phasenmodulationsbereich etwa:In order for the embodiment in Fig. 27 to behave like the first embodiment during locking without a frequency detector, the phase modulator 263 must, in addition to the condition k1 = k2 x k3, have a certain phase modulation range R. Assuming that the low-pass filter 264 has a single pole of the time constant τ, the required phase modulation range is approximately:

R = 2 x π x τ x (Δf)R = 2 x π x τ x (Δf)

wobei Δf der emulierte schnelle Frequenzschritt des VCO ist.where Δf is the emulated fast frequency step of the VCO.

Bei einem Ausführungsbeispiel, bei dem das Tiefpaßfilter 264 ein zweipoliges Filter ist, mit zwei Polen der Zeitkonstante τ, beträgt der erforderliche Phasenmodulationsbereich etwa:In an embodiment where the low pass filter 264 is a two-pole filter, with two poles of time constant τ, the required phase modulation range is approximately:

R = 4 x π x τ x (Δf)R = 4 x π x τ x (Δf)

Um die Grenzen der Filterzeitkonstante τ herauszufinden, die einen Phasenmodulatorbereich von nicht mehr als 45 Grad erfordert, (durch die Phasenmodulatoren aus Fig. 12 und 13 leicht auszuführen) wird das gleiche Beispiel verwendet, wie es beim ersten Ausführungsbeispiel verwendet wurde:To find the limits of the filter time constant τ, which requires a phase modulator range of no more than 45 degrees (easily implemented by the phase modulators of Figs. 12 and 13), the same example is used as was used in the first embodiment:

Nominale Bit-Rate der empfangenen Daten: 2000 MHzNominal bit rate of the received data: 2000 MHz

Toleranz der Bit-Rate: 300 kHzBit rate tolerance: 300 kHz

Toleranz der VCO Mittenfrequenz fc: 300 kHzTolerance of the VCO Center frequency fc: 300 kHz

Emulierter, schneller VC0-Frequenz schritt (Δf) 2 MHzEmulated fast VC0 frequency step (Δf) 2 MHz

Die sich ergebende maximale Zeitkonstante τ für ein Tiefpaßfilter 264 mit einem Pol beträgt:The resulting maximum time constant τ for a low-pass filter 264 with one pole is:

τ = R/(2 x π x (Δf)τ = R/(2 x π x (Δf)

- (π/4) / (2 x π x (Δf)- (π/4) / (2 x π x (Δf)

- 1/(8 x (Δf))- 1/(8 x (Δf))

- 1/(8 x 2E6)- 1/(8x2E6)

- 62,5 ns- 62.5ns

Für ein Tiefpaßfilter 264 mit zwei Polen wäre die sich ergebende maximale Zeitkonstante für jeden der zwei Pole die Hälfte, dies bedeutet 31,25 ns.For a low-pass filter 264 with two poles, the resulting maximum time constant for each of the two poles would be half, which is 31.25 ns.

Mit irgendeinem dieser Filter im VCO-Steuerungseingangsweg kann sich die Steuerungsspannung nicht schneller als mit einer Zeitkonstante von 62,5 ns ändern. Ein 2000 MHz Oszillator erzeugt 125 Perioden während dieser Zeit. Es kann sicher angenommen werden, daß eine Steuerungsspannung mit einer Zeitkonstante größer oder gleich 62,5 ns keine unerwünschten Phasendiskontinuitäten erzeugt.With any of these filters in the VCO control input path, the control voltage cannot change faster than a time constant of 62.5 ns. A 2000 MHz oscillator will produce 125 periods during this time. It can be safely assumed that a control voltage with a time constant greater than or equal to 62.5 ns will not produce unwanted phase discontinuities.

Es sei jedoch auch der Fall untersucht, bei dem das Tiefpaßfilter 264 in Fig. 27 eine Frequenzgrenze aufweist, die gleich der maximalen Differenz zwischen der ankommenden Datenrate und der Mittenfrequenz fc des VCO, dies bedeutet 600 kHz, ist. Dies entspricht einer Zeitkonstante für das Tiefpaßfilter von 265 ns. Damit sich die Schaltung aus Fig. 27 mit diesem Tiefpaßfilter auch während der Verriegelungserreichung wie das erste Ausführungsbeispiel verhält, müßte der Bereich des Phasenmodulators etwa wie folgt lauten:However, the case should also be examined in which the low-pass filter 264 in Fig. 27 has a frequency limit that is equal to the maximum difference between the incoming data rate and the center frequency fc of the VCO, i.e. 600 kHz. This corresponds to a time constant for the low-pass filter of 265 ns. In order for the circuit from Fig. 27 with this low-pass filter to behave like the first embodiment even during the locking process, the range of the phase modulator would have to be approximately as follows:

R = 2 x π x τ x (Δf)R = 2 x π x τ x (Δf)

- 2 x π x 265E-9 x (2E6)- 2 x π x 265E-9 x (2E6)

- 1.06 x π- 1.06 x π

- 191 Grad- 191 degrees

Dieser Bereich überschreitet die Fähigkeiten der Phasenmodulatoren, die in Fig. 12 und 13 gezeigt sind. Die Schaltung in Fig. 27 wird, wenn sie mit einem Tiefpaßfilter, das bei 600 kHz begrenzt, und mit einem Phasenmodulator mit einem Bereich niedriger als etwa 190 Grad ausgerüstet ist, einen Verriegelungserreichungsprozeß durchlaufen, der der Verriegelungserreichung ähnlich ist, die für das zweite und dritte Ausführungsbeispiel beschrieben wurde.This range exceeds the capabilities of the phase modulators shown in Figures 12 and 13. The circuit in Figure 27, when equipped with a low pass filter that cuts off at 600 kHz and a phase modulator with a range lower than about 190 degrees, will undergo a lock-attainment process similar to the lock-attainment described for the second and third embodiments.

Fünftes AusführungsbeispielFifth embodiment

Beim vierten Ausführungsbeispiel (wie auch beim ersten) erscheint die Phasenmodulation (künstlich beim vierten, resultierend aus der schnellen VCO-Frequenzumschaltung beim ersten) in dem Takt, der an das Phasendetektor-Flip-Flop angelegt wird, und in dem Takt, der an das Abtaster-Flip-Flop angelegt wird. Nachdem die Verriegelung erreicht wurde, und die Datenübertragung begonnen hat, fügt dies dem Datenabtastpunkt unnötigerweise Abweichungen von der Mitte des Bit-Zeitintervalles hinzu. Dies kann durch erneutes Anordnen des Phasenmodulators des VCO-Ausgangs (wie es in Fig. 27 gezeigt ist) in der Taktleitung des Phasendetektor-Flip-Flops (wie es zum Beispiel in Fig. 14 gezeigt ist) vermieden werden.In the fourth embodiment (as in the first), phase modulation (artificial in the fourth, resulting from the fast VCO frequency switching in the first) appears in the clock applied to the phase detector flip-flop and in the clock applied to the sampler flip-flop. After lock has been achieved and data transfer has begun, this unnecessarily adds deviations from the center of the bit time interval to the data sampling point. This can be avoided by re-arranging the phase modulator of the VCO output (as shown in Fig. 27) in the clock line of the phase detector flip-flop (as shown in Fig. 14, for example).

Im allgemeinen besteht das fünfte, bevorzugte Ausführungsbeispiel aus allen Variationen des dritten bevorzugten Ausführungsbeispiels, dies bedeutet aus Fig. 14, 18, 19, 21, 23, 24 und 25, in denen die Phasenmodulationssignalquelle 903 durch einen Spannungsintegrierer ersetzt ist, dessen Differenzialeingänge mit dem Eingang bzw. Ausgang des Tiefpaßfilters verbunden sind. Als ein Beispiel stellt Fig. 28 das fünfte bevorzugte Ausführungsbeispiel dar, das aus der Veränderung des dritten bevorzugten Ausführungsbeispiels, das in Fig. 14 gezeigt ist, abgeleitet wurde.In general, the fifth preferred embodiment consists of all variations of the third preferred embodiment, i.e., Figs. 14, 18, 19, 21, 23, 24 and 25, in which the phase modulation signal source 903 is replaced by a voltage integrator whose differential inputs are connected to the input and output of the low-pass filter, respectively. As an example, Fig. 28 illustrates the fifth preferred embodiment derived from the variation of the third preferred embodiment shown in Fig. 14.

Die Hochfahr-SequenzThe boot sequence

Alle oben beschriebenen Ausführungsbeispiele nehmen an, daß eine Lernsequenz (wie es in Fig. 2e gezeigt ist) während des Verriegelungserreichungsprozesses übertragen wird. Der Zweck der Verbindung ist es jedoch Daten zu übertragen; deshalb kann der Verbindungssender die Datenübertragung nur starten, nachdem das Empfangsende der Verbindung verriegelt wurde. Die geeignete Zeit, um eine Datenübertragung zu beginnen, kann durch den Sender auf die folgenden Arten bestimmt werden:All embodiments described above assume that a learning sequence (as shown in Fig. 2e) is transmitted during the lock-achievement process. However, the purpose of the link is to transmit data; therefore, the link transmitter can only start data transmission after the receiving end of the link has been locked. The appropriate time to start data transmission is can be determined by the transmitter in the following ways:

Bei dem ersten Verfahren wird die schlechteste Verriegelungserreichungszeit für eine Empfängerschleife für eine bestimmte Schaltungsstruktur bestimmt. Der Sender ist dann mit einer festen Verzögerung ausgerüstet, die beim Hochfahren bewirkt, daß die Lernsequenz während einer Zeit gesendet wird, die zumindest so lang ist wie die schlechteste Verriegelungserreichungszeit des Empfängers. Wenn der Sender mit der Datenübertragung beginnt, wird der Empfänger verriegelt sein.In the first method, the worst-case lock-attainment time for a receiver loop is determined for a particular circuit structure. The transmitter is then equipped with a fixed delay that, at start-up, causes the learning sequence to be transmitted for a time at least as long as the worst-case lock-attainment time of the receiver. When the transmitter begins transmitting data, the receiver will be locked.

Ein zweites Verfahren nimmt zwei Verbindungen an, die in einer Duplexkonf iguration zwischen Station A und Station B arbeiten. Dies bedeutet, daß Daten gleichzeitig von Station A an Station B über die erste Verbindung und von Station B an Station A über die zweite Verbindung fließen können. Die Sender in beiden Stationen sind ausgerüstet, um zumindest zwei unterschiedliche Lernsequenzn zu erzeugen. Alle Lernsequenzen haben lediglich einen positiven und einen negativen Übergang pro Rahmen, wie es für den Erreichungsprozeß, der oben beschrieben wurde, erforderlich ist. Eine Lernsequenz kann zum Beispiel eine Rechteckwelle mit 50% -Tastzyklus sein, wie es in Fig. 2e gezeigt ist, und die andere Übungsfolge kann ein ähnlicher Signalverlauf mit einem Tastzyklus Q unterschiedlich von 50% sein. Wenn eine Null-Gleichstromkomponente (symmetrischer Liniencode) wichtig ist, kann die andere Lernsequenz aus einer Alternierung von zwei Signalverläufen mit den Taktzyklen Q und 1-Q bestehen. Beim Hochfahren senden beide Stationen die erste Lernsequenz, zum Beispiel diejenige mit 50%-Tastzyklus. Das Verfahren der Verriegelungserreichung beginnt in beiden Stationen. Wenn eine Station eine Verriegelung erreicht, schaltet sie vom Senden der ersten Lernsequenz zum Senden der zweiten, zum Beispiel mit einem wechselnden Tastzyklus von Q = 40% und 1-Q = 60%. Diese Änderung stört die Verriegelungserreichung der anderen Station nicht, wenn diese immer noch auftritt. Nachdem die andere Station eine Verriegelung erreicht hat, schaltet sie ebenfalls vom Senden der ersten Lernsequenz auf das Senden der zweiten Lernsequenz. Jede der zwei Stationen beginnt nur dann Daten zu übertragen, wenn beide verriegelt sind und die zweite Lernsequenz empfangen. Ob eine Station verriegelt ist oder nicht, kann durch Erfassen des Bits, das der ausgewählten Taktflanke unmittelbar vorhergeht und des Bits, das dieser unmittelbar nachfolgt, bestimmt werden. Bei der Verriegelung überspannen diese Bits den Hauptübergang und müssen kontinuierlich als eine Null bzw. eine Eins erfaßt werden. Jede Abweichung von dieser Regel zeigt an, daß eine Verriegelung noch nicht erreicht oder verloren wurde.A second method assumes two links operating in a duplex configuration between station A and station B. This means that data can flow simultaneously from station A to station B over the first link and from station B to station A over the second link. The transmitters in both stations are equipped to generate at least two different training sequences. All training sequences have only one positive and one negative transition per frame, as required for the attainment process described above. For example, one training sequence may be a square wave with 50% duty cycle as shown in Fig. 2e, and the other training sequence may be a similar waveform with a duty cycle Q different from 50%. If a zero DC component (symmetric line code) is important, the other training sequence may consist of an alternation of two waveforms with clock cycles Q and 1-Q. At start-up, both stations send the first learning sequence, for example the one with a 50% duty cycle. The locking process begins in both stations. When a station achieves a lock, it switches from sending the first learning sequence to sending the second, for example with an alternating duty cycle of Q = 40% and 1-Q = 60%. This change does not disturb the locking achievement of the other station if it is still occurs. After the other station achieves a lock, it also switches from sending the first learn sequence to sending the second learn sequence. Each of the two stations begins transmitting data only when both are locked and receive the second learn sequence. Whether a station is locked or not can be determined by detecting the bit immediately preceding and immediately following the selected clock edge. When locked, these bits span the main transition and must be continuously detected as a zero or a one, respectively. Any deviation from this rule indicates that a lock has not yet been achieved or has been lost.

Hinzufügen eines FrequenzdetektorsAdding a frequency detector

Bei allen oben beschriebenen Ausführungsbeispielen wurde die Annahme getroffen, daß sich die VCO-Mittenfrequenz im schlimmsten Fall von der ankommenden Datenrate um einen Bruchteil eines Prozents unterscheidet. Bei den numerischen Beispielen oben betrug die angenommene maximale Differenz 600 kHz bei einer nominalen Bit-Rate von 2 GHz, das bedeutet 0,03 %. Dies kann in dem Sender, um die Bit-Rate einzustellen, und in dem Empfänger, um die VCO-Mittenfrequenz einzustellen, durch Verwenden eines Präzisionsfrequenzbestimmungselements erreicht werden, wie zum Beispiel Kristallen oder mit akustischen Oberflächenwellengeräten. Präzisionsfrequenzelemente sind jedoch teuer und erschweren jede Änderung der Übertragungsbitrate, wenn diese notwendig wird.In all the embodiments described above, the assumption was made that the VCO center frequency differs from the incoming data rate by a fraction of a percent in the worst case. In the numerical examples above, the assumed maximum difference was 600 kHz at a nominal bit rate of 2 GHz, i.e. 0.03%. This can be achieved in the transmitter to set the bit rate and in the receiver to set the VCO center frequency by using a precision frequency determining element, such as crystals or surface acoustic wave devices. However, precision frequency elements are expensive and make it difficult to change the transmission bit rate if this becomes necessary.

Die folgende Beschreibung vervollständigt jedes der im vorhergehenden beschriebenen Ausführungsbeispiele durch Hinzufügen eines Frequenzdetektors. Der Frequenzdetektor unterstützt den Schleifenphasendetektor, um eine Verbindung zu erreichen, sogar wenn die freilaufende Frequenz des VCO irgendwo zwischen 75 und 150% der ankommenden Bit-Rate ist. Dies wird zu Beginn des Verriegelungserreichungsprozesses durchgeführt, durch Annähern der VCO-Frequenz so nahe an die ankommende Datenrate, daß der Schleifenphasendetektor die Verriegelung durchführen kann, wie es bei den vorhergehenden Ausführungsbeispielen beschrieben wurde.The following description completes each of the previously described embodiments by adding a frequency detector. The frequency detector assists the loop phase detector to achieve a connection even when the free-running frequency of the VCO is somewhere between 75 and 150% of the incoming bit rate. This is done at the beginning of the lock-achievement process. performed by approximating the VCO frequency so close to the incoming data rate that the loop phase detector can perform the locking as described in the previous embodiments.

Der Betrieb des Frequenzdetektors basiert wie der Betrieb des Phasendetektors auf der anfänglichen Übertragung derselben Lernsequenz (Fig. 2e). Der Betrieb des Frequenzdetektors wird zur Vervollständigung des zweiten Ausführungsbeispiels, das in Fig. 9 gezeigt ist, beschrieben, obwohl es für Fachleute angesichts der Lehren dieser Erfindung ohne weiteres offensichtlich ist7 daß die Beschreibung ohne weiteres auf alle Ausführungsbeispiele dieser Erfindung angewandt werden kann.The operation of the frequency detector, like the operation of the phase detector, is based on the initial transmission of the same learning sequence (Fig. 2e). The operation of the frequency detector is described to complete the second embodiment shown in Fig. 9, although it will be readily apparent to those skilled in the art in light of the teachings of this invention that the description can be readily applied to all embodiments of this invention.

Wie es in Fig. 29a gezeigt ist, wurden dem Ausführungsbeispiel aus Fig. 9 Frequenzdetektorkomponenten hinzugefügt.As shown in Fig. 29a, frequency detector components have been added to the embodiment of Fig. 9.

Der 20:1 Frequenzteiler 306 in Fig. 29a ist zum Beispiel als ein 10:1 Frequenzteiler ausgeführt, dem ein 2:1 Frequenzteiler folgt. Die Fig. 30 und 31 stellen den 2:1 Teiler und dessen Betrieb dar. Zur Vereinfachung und zur Erleichterung des Verständnisses werden in Fig. 31 Laufzeitverzögerungen von Null angenommen. Der 2:1 Frequenzteiler besteht aus zwei D-Latches 3001 und 3002, die durch das Signal Q1 bzw. getaktet sind, die von dem 10:1 Frequenzteilerabschnitt des Teilers 306 kommen. Die Latches 3001 und 3002 sind als ein gut bekanntes Master-Slave-"teile durch zwei"-Flip-Flop verschaltet. Wie es in Fig. 31 gezeigt ist, wird angenommen, daß beide Latches positiv-durchlässig sind. Aufgrund des vorangehenden 10:1 Frequenzteilers eilt der Ausgang Q22 dem Ausgang Q21 um 5 VCO-Taktzyklen (nicht dargestellt) nach.For example, the 20:1 frequency divider 306 in Fig. 29a is implemented as a 10:1 frequency divider followed by a 2:1 frequency divider. Figs. 30 and 31 illustrate the 2:1 divider and its operation. For simplicity and ease of understanding, propagation delays are assumed to be zero in Fig. 31. The 2:1 frequency divider consists of two D-latches 3001 and 3002, which are clocked by signals Q1 and Q2, respectively, coming from the 10:1 frequency divider portion of divider 306. Latches 3001 and 3002 are connected as a well-known master-slave "divide by two" flip-flop. As shown in Fig. 31, both latches are assumed to be positive-passing. Due to the previous 10:1 frequency divider, the output Q22 lags the output Q21 by 5 VCO clock cycles (not shown).

Wie es in Fig. 29a gezeigt ist, taktet der Ausgang Q21 des 20:1 Teilers 306 den Selektor 304, ein D-Flip-Flop, das durch die positive Flanke ausgelöst wird, das an seinem Ausgang die Antwort des Phasendetektors 302 bei jeder 20. Taktflanke, die durch den VCO zugeführt wird, abtastet und hält, wie es im vorhergehenden beschrieben wurde. Der Ausgang Q22 des Teilers 306 taktet auf ähnliche Weise den Selektor 2901, wiederum ein D-Flip-Flop, das durch die positive Flanke ausgelöst wird. Aufgrund der Verzögerung des Signalverlaufs Q22 um 5 VCO-Taktzyklen hinter dem Signalverlauf Q21 (Fig. 31) tastet der Selektor 2901 die Antwort des Phasendetektors 302 auf die VCO-Taktflanken, die 5 VCO-Taktzyklen hinter den Taktflanken sind, die die Antworten erzeugen, die durch den Selektor 304 gehalten sind, ab und hält diese.As shown in Fig. 29a, the output Q21 of the 20:1 divider 306 clocks the selector 304, a positive edge triggered D flip-flop which samples and holds at its output the response of the phase detector 302 at every 20th clock edge supplied by the VCO, as previously described. The output Q22 of divider 306 similarly clocks selector 2901, again a D flip-flop triggered by the positive edge. Due to the delay of waveform Q22 by 5 VCO clock cycles behind waveform Q21 (Fig. 31), selector 2901 samples and latches the response of phase detector 302 to the VCO clock edges that are 5 VCO clock cycles behind the clock edges that produce the responses latched by selector 304.

Es sei nun angenommen, daß der VCO, bevor die Schleife eine Verriegelung erreicht, bei einer Frequenz, die gleich 80% der ankommenden Datenrate ist, läuft. In Fig. 32 stellt der Signalverlauf TS die Lernsequenz dar, die von der sendenden Seite während der Verriegelungserreichung ankommt, wie sie am Ausgang des Phasendetektors 302 zeitlich neu erscheint.Now assume that before the loop achieves lock, the VCO is running at a frequency equal to 80% of the incoming data rate. In Fig. 32, the waveform TS represents the learning sequence arriving from the transmitting side during lock attainment as it re-appears in time at the output of the phase detector 302.

Weil der VCO bei 80% der ankommenden Datenrate läuft, ist die Frequenz der Signalverläufe Q21, Q22 ebenfalls gleich 80% der Frequenz der ankommenden Lernsequenz. (Die Amplitude der Phasenmodulation, die durch den Phasenmodulator 902 in Fig. 29a eingebracht wird, beträgt lediglich einige wenige Grad der VCO-Periode. Aus Gründen der Einfachheit ist diese Modulation in Fig. 32 bis 35 nicht dargestellt.) Die Punkte A und B auf dem Signalverlauf TS stellen die Punkte des Ausgangssignals des Phasendetektors 302 dar, die durch die Selektor 304 bzw. 2901 abgetastet und gehalten werden. Diese Punkte fallen mit den positiven Übergängen der Signalverläufe Q21 bzw. Q22 zusammen, da die Selektoren 304 und 2901 Flip-Flops sind, die durch die positive Flanke ausgelöst werden. QA und QB stellen die Ausgänge der Selektoren 304 bzw. 2901 dar. Diese Ausgänge ändern ihren Wert, wenn sich der Wert eines neuen Abtastpunktes A oder B von seinem jeweiligen Vorgänger unterscheidet.Because the VCO runs at 80% of the incoming data rate, the frequency of waveforms Q21, Q22 is also equal to 80% of the frequency of the incoming learning sequence. (The amplitude of the phase modulation introduced by phase modulator 902 in Fig. 29a is only a few degrees of the VCO period. For simplicity, this modulation is not shown in Figs. 32-35.) Points A and B on waveform TS represent the points of the output of phase detector 302 that are sampled and held by selectors 304 and 2901, respectively. These points coincide with the positive transitions of waveforms Q21 and Q22, respectively, since selectors 304 and 2901 are positive edge triggered flip-flops. QA and QB represent the outputs of selectors 304 and 2901, respectively. These outputs change their value when the value of a new sample point A or B differs from its predecessor.

Fig. 33 stellt den gleichen Signalverlauf wie Fig. 32 dar, mit dem Unterschied, daß dort angenommen ist, daß der VCO vor der Verriegelungserreichung bei 120% der ankommenden Datenrate läuft. Deshalb haben die Signalverläufe Q21 und Q22 eine Frequenz, die gleich 120% der zeitlich neu angeordneten Lernsequenz TS ist.Fig. 33 shows the same waveform as Fig. 32, with the difference that it is assumed that the VCO is running at 120% of the incoming data rate before reaching the lock. Therefore, the waveforms Q21 and Q22 have a frequency equal to 120% of the time-rearranged Learning sequence TS is.

Der Betrieb des Frequenzdetektors basiert nun auf der Tatsache, daß der Pegel des Signalverlaufs QA zum Zeitpunkt eines Übergangs mit gegebener Polarität im Signalverlauf QB eine Eins-zu-Eins-Anzeige des Vorzeichens des VCO-Frequenzfehlers ist. Zum Zeitpunkt eines negativen Übergangs im Signalverlauf QB ist der Signalverlauf QA zum Beispiel hoch, wenn der VCO zu langsam läuft (Punkt X in Fig. 32) und niedrig, wenn der VCO zu schnell läuft (Punkt X in Fig. 33). Wie es in Fig. 29a gezeigt ist, wird dieses Merkmal durch Verwenden des Signals QB als Takt für das D-Flip-Flop 2902, das durch die negative Flanke ausgelöst wird, und durch Verwenden des Signals QA als D-Eingang für das Flip-Flop 2902 verwendet. Folglich ist der Ausgang QC der Flip-Flops 2902 kontinuierlich hoch, wenn der VCO zu langsam läuft, und kontinuierlich niedrig, wenn der VCO zu schnell läuft. Deshalb wird diese Ausgangsspannung verwendet, um die VCO-Frequenz in Richtung der ankommenden Datenrate zu steuern. Das abschließende Ziel ist es jedoch, nicht nur eine korrekte VCO-Frequenz zu erreichen, sondern ebenfalls eine geeignete Phase zu verriegeln, wie es im Vorhergehenden beschrieben wurde. Um eine Phasenverriegelung zu erreichen, muß der VCO durch die Antwort des Phasendetektors 302 (Fig. 29a) auf die ausgewählte Taktflanke gesteuert werden, das bedeutet in Fig. 32 als sein Ausgang QA die Punkte A, die durch den Selektor 304 abgetastet und gehalten sind. Dies würde nicht passieren, wenn der VCO kontinuierlich nur durch QC kontrolliert würde. Um nicht nur eine Frequenzverriegelung sondern ebenfalls eine Phasenverriegelung zu erreichen, muß dem Phasendetektor periodisch eine Möglichkeit zur Handlung gegeben werden. Wie es oben beschrieben wurde, kann eine Phasenverriegelung nur auftreten, wenn die "ausgewählte" Taktflanke die enge Nachbarschaft des Hauptübergangs in der Lernsequenz abtastet, dies bedeutet, wenn die Punkte A nahe an den positiven Übergängen in TS sind. Wie es in Fig. 32 und 33 zu sehen ist, sind, wenn die Abtastwerte A nahe an den positiven Übergängen in TS sind, die Punkte B immer auf einem hohen Abschnitt von TS. Deshalb ist der geeignete Zeitpunkt, um einer Phasenverriegelung eine Möglichkeit zu eröffnen, derjenige, wenn die Punkte B hoch sind, dies bedeutet, wenn der Signalverlauf QB hoch ist.The operation of the frequency detector is now based on the fact that the level of the QA waveform at the time of a transition of a given polarity in the QB waveform is a one-to-one indication of the sign of the VCO frequency error. For example, at the time of a negative transition in the QB waveform, the QA waveform is high if the VCO is running too slowly (point X in Fig. 32) and low if the VCO is running too fast (point X in Fig. 33). As shown in Fig. 29a, this feature is utilized by using the QB signal as the clock for the D flip-flop 2902, which is triggered by the negative edge, and by using the QA signal as the D input to the flip-flop 2902. Consequently, the QC output of the flip-flops 2902 is continuously high if the VCO is running too slowly and continuously low if the VCO is running too fast. Therefore, this output voltage is used to control the VCO frequency in the direction of the incoming data rate. The ultimate goal, however, is not only to achieve a correct VCO frequency, but also to lock an appropriate phase, as described above. To achieve phase locking, the VCO must be controlled by the response of the phase detector 302 (Fig. 29a) to the selected clock edge, that is, in Fig. 32, as its output QA, the points A sampled and held by the selector 304. This would not happen if the VCO were continuously controlled only by QC. To achieve not only frequency locking but also phase locking, the phase detector must be periodically given a chance to act. As described above, phase locking can only occur when the "selected" clock edge samples the close neighborhood of the main transition in the learning sequence, that is, when the points A are close to the positive transitions in TS. As can be seen in Fig. 32 and 33, when the samples A are close to the positive transitions in TS, the points B are always on a high portion of TS. Therefore, the appropriate time to allow phase locking is when the points B are high, that is, when the waveform QB is high.

Diese Zeitaufteilung der VCO-Steuerung zwischen der Frequenz- und dem Phasendetektor wird in dem Ausführungsbeispiel aus Fig. 29a durch das Versorgen des Tiefpaßfilters 901 durch einen elektronischen Schalter 2903 (zum Beispiel einen Multiplexer), der durch QB gesteuert ist (über ein ODER-Gatter 2904) erreicht, das dem Tiefpaßfilter 901 als Eingangssignal QS abwechselnd QA (wenn QB hoch ist) und QC (wenn QB niedrig ist) zuführt. Das Signal 2905, das den zweiten Eingang des ODER-Gatters 2904 treibt, sei für jetzt als niedrig angenommen. Wie es in Fig. 32 und 33 gezeigt ist, ist QS = QC, wenn QB niedrig ist; umgekehrt ist QS = QA, wenn QB hoch ist. Die Untersuchung des Signals QS in Fig. 32 zeigt, daß sogar wenn das Signal QC durch den elektronischen Schalter 2903 zerhackt ist, wenn die VCO-Frequenz zu niedrig ist, das Signal QS mehr Zeit auf einem hohen Pegel verbringt als auf einem niedrigen Pegel (im Durchschnitt 75% gegenüber 25%). Umgekehrt ist, wenn die VCO-Frequenz zu hoch ist, das entgegengesetzte wahr (Fig. 33). Das Tiefpaßfilter 901 zieht die Gleichstromkomponente von QS heraus, die, wie es das Signal QC tun würde, die VCO-Frequenz in die geeignete Richtung steuert. Wenn QS im Mittel hoch ist, erhöht es die VCO-Frequenz; umgekehrt, wenn QS im Mittel niedrig ist, erniedrigt es die VCO-Frequenz. Diese Steuerungshandlung bringt die VCO-Frequenz in die Nähe der ankommenden Datenrate, wodurch es dem Phasendetektor ermöglicht wird, eine Verriegelung zu erreichen. Die VCO-Steuerungsempf indlichkeit (Änderung der Frequenz gegenüber der Änderung der Steuerungsspannung) muß selbstverständlich für die hohe und die niedrige Gleichstromkomponente von QS ausreichend hoch sein, um den VCO von seinen jeweiligen schlechtesten Mittenfrequenzen auf die ankommende Datenrate abzustimmen. Fig. 34 zeigt die Situation, wenn der oben beschriebene Betrieb des Frequenzdetektors erfolgreich war, um die VCO-Frequenz gleich der ankommenden Datenrate zu machen, aber die VCO-Taktrate, die durch den Selektor 34 ausgewählt ist, immer noch etwas hinter dem Hauptübergang verzögert ist. Folglich liegen beide Punkte A und B auf dem hohen Abschnitt von TS und sowohl QA als auch QB sind hoch. Mit hohem QB wird das Tiefpaßfilter 901 durch QA über den elektronischen Schalter 2903 versorgt. QA, das hoch ist, erhöht die VCO-Frequenz, die die ausgewählte Taktflanke in Richtung des Hauptübergangs bewegt. Wenn die ausgewählte Taktflanke nahe genug an den Hauptübergang kommt, bewirkt die Phasenmodulation des Taktes, die durch den Phasenmodulator 902 bewirkt wird, daß sich QA schnell zwischen einem hohen und einem niedrigen Zustand ändert, mit einem Tastzyklus, der erforderlich ist, um den VCO auf der ankommenden Datenrate zu halten. Die Verriegelung tritt dann ein, wie es bei dem Ausführungsbeispiel aus Fig. 9 beschrieben wurde.This time division of the VCO control between the frequency and phase detectors is achieved in the embodiment of Fig. 29a by feeding the low-pass filter 901 through an electronic switch 2903 (e.g. a multiplexer) controlled by QB (via an OR gate 2904) which supplies the low-pass filter 901 as input signal QS alternately QA (when QB is high) and QC (when QB is low). The signal 2905 driving the second input of the OR gate 2904 is assumed to be low for now. As shown in Figs. 32 and 33, QS = QC when QB is low; conversely, QS = QA when QB is high. Examination of the QS signal in Fig. 32 shows that even when the QC signal is chopped by the electronic switch 2903, if the VCO frequency is too low, the QS signal spends more time at a high level than at a low level (on average, 75% versus 25%). Conversely, if the VCO frequency is too high, the opposite is true (Fig. 33). The low pass filter 901 extracts the DC component of QS, which, as the QC signal would, drives the VCO frequency in the appropriate direction. When QS is high on average, it increases the VCO frequency; conversely, when QS is low on average, it lowers the VCO frequency. This control action brings the VCO frequency close to the incoming data rate, thereby allowing the phase detector to achieve lock. The VCO control sensitivity (change in frequency versus change in control voltage) must of course be sufficiently high for the high and low DC components of QS to tune the VCO from its respective worst center frequencies to the incoming data rate. Fig. 34 shows the situation when the above described Operation of the frequency detector was successful in making the VCO frequency equal to the incoming data rate, but the VCO clock rate selected by selector 34 is still slightly delayed behind the main transition. Consequently, both points A and B are on the high portion of TS and both QA and QB are high. With QB high, low pass filter 901 is supplied by QA through electronic switch 2903. QA being high increases the VCO frequency moving the selected clock edge toward the main transition. When the selected clock edge comes close enough to the main transition, phase modulation of the clock effected by phase modulator 902 causes QA to change rapidly between a high and low state with a duty cycle required to maintain the VCO at the incoming data rate. Locking then occurs as described in the embodiment of Figure 9.

Fig. 35 zeigt eine ähnliche Situation, wie sie anhand von Fig. 34 beschrieben wurde, außer daß für die ausgewählte VCO-Taktflanke angenommen sei, daß sie zu früh, vor dem Hauptübergang, auftritt. QB ist immer noch hoch, wodurch QA die Steuerung der VCO-Frequenz beibehält. Mit dem Punkt A, der auf dem niedrigen Teil von TS liegt, ist QA niedrig und die VCO-Frequenz wird erniedrigt. Dies bewegt die ausgewählte Taktflanke in Richtung des Hauptübergangs, bis die Phasenmodulation des Taktes beginnt, QA zu steuern.Figure 35 shows a similar situation to that described with reference to Figure 34, except that the selected VCO clock edge is assumed to occur too early, before the main transition. QB is still high, allowing QA to maintain control of the VCO frequency. With point A lying on the low part of TS, QA is low and the VCO frequency is lowered. This moves the selected clock edge toward the main transition until the phase modulation of the clock begins to control QA.

Nachdem die Verriegelungserreichung aufgetreten ist (wie es oben beschrieben wurde), aber bevor die Übertragung der Lernsequenz durch eine Übertragung von Daten ersetzt wird, wird das Steuerungssignal 2905 in Fig. 29a von einem niedrigen Pegel auf einen hohen Pegel geschaltet. Der Ausgang des ODER-Gatters 2904 geht auf einen hohen Zustand und der elektronische Schalter 2903 führt dem Tiefpaßfilter 901 QA unabhängig vom Pegel von QB zu. Dies ist notwendig, da, wenn die Datenübertragung beginnt, der Pegel des Punkts B und folglich von QB datenabhängig wird, während die VCO-Frequenz durch QA gesteuert wird.After the lock attainment has occurred (as described above), but before the transmission of the learning sequence is replaced by a transmission of data, the control signal 2905 in Fig. 29a is switched from a low level to a high level. The output of the OR gate 2904 goes to a high state and the electronic switch 2903 supplies QA to the low pass filter 901 independently of the level of QB. This is necessary because when the data transmission starts, the level of point B and hence of QB becomes data dependent, while the VCO frequency controlled by QA.

Die obige Beschreibung des Betriebs des Frequenzdetektors basiert auf der Hinzufügung des Frequenzdetektors zu dem Ausführungsbeispiel aus Fig. 9. Fig. 29b zeigt die Hinzufügung des Frequenzdetektors zu einer Struktur, bei der ein Selektor 304 weggelassen ist, und ein Frequenzteiler 306 in die Taktleitung des Phasendetektors 302 eingefügt ist. Der Selektor 2901 in Fig. 29a ist in Fig. 29b durch einen zweiten Phasendetektor 2906 ersetzt, der durch den Ausgang Q22 des Frequenzteilers 306 getaktet ist. Der D-Eingang des zweiten Phasendetektors 2906 empfängt den ankommenden Datenstrom. Die Struktur und der Betrieb des Frequenzdetektors ist analog, wenn er zu anderen Ausführungsbeispielen hinzugefügt wird.The above description of the operation of the frequency detector is based on the addition of the frequency detector to the embodiment of Fig. 9. Fig. 29b shows the addition of the frequency detector to a structure where a selector 304 is omitted and a frequency divider 306 is inserted into the clock line of the phase detector 302. The selector 2901 in Fig. 29a is replaced in Fig. 29b by a second phase detector 2906 which is clocked by the output Q22 of the frequency divider 306. The D input of the second phase detector 2906 receives the incoming data stream. The structure and operation of the frequency detector is analogous when added to other embodiments.

Das Hinzufügen eines Frequenzdetektors kann ebenfalls bei dem ersten Ausführungsbeispiel erfolgen, so daß ein Nicht-Präzisions-VCO verwendet werden kann. Bei dem ersten Ausführungsbeispiel wurde die Phasendetektortaktphasenmodulation durch Abwechseln der VCO-Frequenz zwischen zwei Werten, die sich um einen kleinen Bruchteil der ankommenden Datenrate unterscheiden, erreicht. Bei den numerischen Beispielen, die für das erste Ausführungsbeispiel verwendet wurden, unterschieden sich die zwei Werte um 2 MHz bei einer Datenrate von 2 GHz (siehe Fig. 5 und 6). Die VCO-Frequenzabwechslung folgte den Änderungen des Ausgangsspannungspegels des Selektors 304 mit einer Übergangszeit, die gleich einem kleinen Bruchteil der Rahmendauer war. Es existierte kein Phasenmodulator, und kein Tiefpaßfilter wurde bei dein ersten Ausführungsbeispiel verwendet.The addition of a frequency detector can also be done in the first embodiment so that a non-precision VCO can be used. In the first embodiment, the phase detector clock phase modulation was achieved by alternating the VCO frequency between two values that differed by a small fraction of the incoming data rate. In the numerical examples used for the first embodiment, the two values differed by 2 MHz at a data rate of 2 GHz (see Figures 5 and 6). The VCO frequency alternation followed the changes in the output voltage level of the selector 304 with a transition time equal to a small fraction of the frame duration. There was no phase modulator and no low pass filter was used in the first embodiment.

Ein alternatives Ausführungsbeispiel auf der Grundlage des ersten Ausführungsbeispiels, das durch einen Frequenzdetektor vervollständigt ist, ist in Fig. 36 gezeigt. Dieses Ausführungsbeispiel unterscheidet sich von dem Ausführungsbeispiel aus Fig. 29a lediglich durch das Weglassen des Phasenmodulators 902 und der Phasenmodulatorsignalquelle 903. Selbstverständlich muß, wie es beim ersten Ausführungsbeispiel erforderlich ist (aber nicht bei den anderen), der VCO fähig sein, seine Frequenz ohne Phasendiskontinuitäten in seiner Schwingung schnell zu ändern.An alternative embodiment based on the first embodiment, which is completed by a frequency detector, is shown in Fig. 36. This embodiment differs from the embodiment of Fig. 29a only by the omission of the phase modulator 902 and the phase modulator signal source 903. Of course, as required in the first embodiment (but not in the others), the VCO must be able to change its frequency rapidly without phase discontinuities in its oscillation.

Damit ein Nicht-Präzisions VCO bei dem ersten Ausführungsbeispiel arbeitet, müssen zwei Bedingungen erfüllt sein. Die erste Bedingung besteht darin, daß die VCO-Steuerungsspannung (das bedeutet wie im Ausfühhrungsbeispiel aus Fig. 29a die Gleichstromkomponente des Signals QS) fähig ist, den VCO von seiner schlechtesten Mittenfrequenz auf die ankommende Datenrate zu treiben. Unter Verwendung des vorherigen Beispiels einer 2 GHz Datenrate und unter der Annahme einer möglichen VCO-Mittenfrequenz im Bereich von 1,5 bis 3 GHz muß die Gleichstromkomponente von QS fähig sein, den VCO über hunderte von MHz abzustimmen. Die zweite Bedingung besteht darin, daß die VCO-Frequenz, um eine Phasenverriegelung mit einer vernachlässigbaren Phasenfehleramplitude (siehe Fig. 5 und 6) zu erreichen und beizubehalten, auf hochfrequente (im wesentlichen Rahmen-zu-Rahmen) Änderungen des QS-Pegels mit lediglich einem kleinen Schritt in seiner Frequenz (bei dem obigen Beispiel 2 MHz) reagiert. Dies kann durch Strukturieren des Tiefpaßf ilters 3601 in dem Ausführungsbeispiel aus Fig. 36 als ein Nacheil-Voreil-Filter, wie es in Fig. 37 dargestellt ist, erreicht werden.For a non-precision VCO to work in the first embodiment, two conditions must be met. The first condition is that the VCO control voltage (that is, as in the embodiment of Figure 29a, the DC component of the signal QS) is capable of driving the VCO from its worst-case center frequency to the incoming data rate. Using the previous example of a 2 GHz data rate and assuming a possible VCO center frequency in the range of 1.5 to 3 GHz, the DC component of QS must be capable of tuning the VCO over hundreds of MHz. The second condition is that, in order to achieve and maintain phase lock with a negligible phase error amplitude (see Figs. 5 and 6), the VCO frequency must respond to high frequency (essentially frame-to-frame) changes in QS level with only a small step in its frequency (2 MHz in the above example). This can be achieved by structuring the low pass filter 3601 in the embodiment of Fig. 36 as a lag-lead filter as shown in Fig. 37.

Die Gleichstromkomponente des Signals QS durchläuft den Filter in Fig. 37 ohne Dämpfung, da der Kondensators C eine unendlich große lmpedanz für einen Gleichstrom darstellt. Die Gleichstromkomponente von QS hat die vollständige Steuerung über die VCO-Frequenz. Die Zeitkonstante R2 x C ist gewählt, um zumindest 5 bis 10 mal die Rahmendauer zu sein. Deshalb ist die Impedanz des Kondensators C für hochfrequente (Rahmen-zu-Rahmen) Änderungen des QS-Pegels vernachlässigbar, verglichen mit R2. Diese hochfrequenten Änderungen des QS-Pegels durchlaufen das Filter, gedämpft auf einem Bruchteil gleich R2/(R1 + R2) ihrer Spannung am Filtereingang. Durch eine geeignete Auswahl der Filterkomponenten können die Hochfrequenzänderungen von QS bis zu einem Grad gedämpft werden, um lediglich einen viel kleineren Schritt (2 MHz) der VCO-Frequenz zu bewirken, als die Änderung (hunderte von MHz), die durch Änderungen der Gleichstromkomponente von QS bewirkt werden.The DC component of the signal QS passes through the filter in Fig. 37 without attenuation because the capacitor C represents an infinitely large impedance for a DC current. The DC component of QS has complete control over the VCO frequency. The time constant R2 x C is chosen to be at least 5 to 10 times the frame duration. Therefore, the impedance of the capacitor C for high frequency (frame-to-frame) changes in the QS level is negligible compared to R2. These high frequency changes in the QS level pass through the filter attenuated to a fraction equal to R2/(R1 + R2) of their voltage at the filter input. By appropriate selection of the filter components, the high frequency changes of QS are dampened to a degree to cause only a much smaller step (2 MHz) of the VCO frequency than the change (hundreds of MHz) caused by changes in the DC component of QS.

Die Struktur in Fig. 36 kann wiederum durch Weglassen des Selektors 304, Ersetzen des Selektors 2901 durch einen zweiten Phasendetektor 2906 und Einfügen eines Frequenzdetektors 306 in die Taktleitung des Phasendetektors 302, ähnlich wie in Fig. 29b, modifiziert werden. Wie bei allen Strukturen, die den Selektor 304 weglassen, muß die Laufzeitverzögerung des Teilers 306 von seinem Takteingang zu seinem Ausgang, der den ersten Phasendetektor 302 taktet, jedoch verglichen mit dem Bit-Zeitintervall vernachlässigbar klein sein, oder gleich einem ganzzahligen Mehrfachen des Bit-Zeitintervalls sein. Oder die Laufzeitverzögerung des Frequenzteilers 306 muß durch ein Element zum Anpassen und Nachführen der Laufzeitverzögerung kompensiert werden, das in die Taktleitung des Abtasters 303 eingefügt ist.The structure in Fig. 36 can again be modified by omitting the selector 304, replacing the selector 2901 with a second phase detector 2906, and inserting a frequency detector 306 into the clock line of the phase detector 302, similar to Fig. 29b. However, as with all structures omitting the selector 304, the propagation delay of the divider 306 from its clock input to its output which clocks the first phase detector 302 must be negligibly small compared to the bit time interval, or equal to an integer multiple of the bit time interval. Or the propagation delay of the frequency divider 306 must be compensated by a propagation delay adjustment and tracking element inserted into the clock line of the sampler 303.

Obwohl die vorangehende Erfindung durch eine Darstellung und ein Beispiel zum Zwecke der klareren Verständlichkeit in einigen Details beschrieben wurde, ist es für Fachleute im Licht der Lehren dieser Erfindung ohne weiteres offensichtlich, daß bestimmte Änderungen und Modifikationen innerhalb des Umfangs der nachfolgenden Ansprüche durchgeführt werden können.Although the foregoing invention has been described in some detail by way of illustration and example for purposes of clarity of understanding, it will be readily apparent to those skilled in the art in light of the teachings of this invention that certain changes and modifications can be made within the scope of the following claims.

Claims

1. Eine Struktur (300) zum Herausziehen von Daten aus einem Datenstrom, mit:1. A structure (300) for extracting data from a data stream, comprising:

einem Eingangsanschluß (301) zum Empfangen des Datenstroms, wobei:an input terminal (301) for receiving the data stream, wherein:

der Datenstrom in aufeinanderfolgende Rahmen mit N Bits gruppiert ist, wobei N eine ganze Zahl ist;the data stream is grouped into consecutive frames of N bits, where N is an integer;

die aufeinanderfolgenden Rahmen in eine oder mehrere Gruppen von Rahmen gruppiert sind; undthe consecutive frames are grouped into one or more groups of frames; and

eine integrale Anzahl von aufeinanderfolgenden Rahmen am Beginn jeder der Gruppen von Rahmen eine Lernsequenz bilden,an integral number of consecutive frames at the beginning of each of the groups of frames form a learning sequence,

einem Ausgangsanschluß (309) zum Bereitstellen der herausgezogenen Daten;an output terminal (309) for providing the extracted data;

einer ersten Takteinrichtung (305) zum Bereitstellen eines ersten Taktsignals, das als Antwort auf ein Taktsteuerungssignal eingestellt ist, das an eine Taktsteuerungsanschlußleitung (302-1) angelegt ist, um den Datenstrom bezüglich seiner Frequenz und Phase anzupassen; unda first clock device (305) for providing a first clock signal adjusted in response to a clock control signal applied to a clock control connection line (302-1) to adjust the data stream in terms of its frequency and phase; and

einer Abtastereinrichtung (303) mit einer Eingangsanschlußleitung (301-2), die geschaltet ist, um den Datenstrom zu empfangen, einer Takteingangsanschlußleitung (307-2) zum Empfangen des ersten Taktsignals, und einer Ausgangsanschlußleitung zum Bereitstellen der herausgezogenen Daten an den Ausgangsanschluß (309),a sampling device (303) with an input connection line (301-2) connected to receive the data stream, a clock input connection line (307-2) for receiving the first clock signal, and an output connection line for providing the extracted data to the output connection (309),

dadurch gekennzeichnet,characterized,

daß jeder der aufeinanderfolgenden Rahmen zumindest zwei Nicht-Daten-Bits umfaßt, wobei zwei der Nicht-Daten-Bits an aufeinanderfolgenden Bit-Positionen sind und entgegengesetzte logische Werte aufweisen, wobei der Übergang zwischen den zwei Nicht-Daten-Bits einen Hauptübergang bildet, wobei der Hauptübergang in jedem der Rahmen dieselbe Polarität aufweist und an derselben Position angeordnet ist; wobei die Lernsequenz lediglich einen Hauptübergang und einen Übergang mit entgegengesetzter Polarität aufweist; undthat each of the consecutive frames comprises at least two non-data bits, two of the non-data bits being in consecutive bit positions and having opposite logical values, the transition between the two non-data bits forming a main transition, the main transition having the same polarity and being located at the same position in each of the frames; the learning sequence comprising only one main transition and one transition of opposite polarity; and

daß die Struktur folgende Merkmale einschließt:that the structure includes the following features:

eine Taktsteuerungsquelle (310), die folgende Merkmale umfaßt:a clock control source (310) comprising the following features:

eine Eingangsanschlußleitung (301-1), die mit dem Eingangsanschluß (301) verbunden ist;an input connection line (301-1) connected to the input terminal (301);

eine Takteingangsanschlußleitung (307-1) zum Empfangen des ersten Taktsignals;a clock input lead (307-1) for receiving the first clock signal;

eine zweite Einrichtung (306) zum Bereitstellen eines zweiten Taktsignals mit einer Frequenz gleich der Frequenz des ersten Taktsignals geteilt durch N; unda second device (306) for providing a second clock signal having a frequency equal to the frequency of the first clock signal divided by N; and

eine Ausgangsanschlußleitung (302-1), die während zumindest eines Teils eines jeden Rahmens das Taktsteuerungssignal mit einem ersten binären Wert, wenn ein Auslösesignal, das mit dem zweiten Taktsignal in Beziehung steht, vor dem Hauptübergang auftritt, und mit einem zweiten binären Wertes, wenn das Auslösesignal nach dem Hauptübergang auftritt, zuführt.an output lead (302-1) supplying, during at least a portion of each frame, the clock control signal at a first binary value when a trigger signal related to the second clock signal occurs before the main transition and at a second binary value when the trigger signal occurs after the main transition.

2. Eine Struktur nach Anspruch 1, bei der die Taktsteuerungsquelle (310) ferner einen Phasendetektor (302) umfaßt, der eine Eingangsanschlußleitung (301-1), die mit dem Eingangsanschluß (301) verbunden ist, eine Takteingangsanschlußleitung (306-1) zum Empf angen des zweiten Taktsignals, das als Auslösesignal dient, und eine Ausgangsanschlußleitung (302-1) zum Bereitstellen des Taktsteuerungssignals aufweist.2. A structure according to claim 1, wherein the clock control source (310) further comprises a phase detector (302) comprising an input terminal (301-1) connected to the input terminal (301), a clock input terminal (306-1) for receiving the second clock signal serving as a trigger signal, and an output terminal (302-1) for providing the clock control signal.

3. Eine Struktur nach Anspruch 2, bei der die Abtasteinrichtung (303) ein erstes D-Flip-Flop umfaßt, und der Phasendetektor (302) ein zweites D-Flip-Flop umfaßt, das an das erste D-Flip-Flop eng angepaßt ist.3. A structure according to claim 2, wherein the sampling means (303) comprises a first D flip-flop, and the phase detector (302) comprises a second D flip-flop closely matched to the first D flip-flop.

4. Eine Struktur nach Anspruch 1, bei der die Taktsteuerungsquelle (310) ferner folgende Merkmale umfaßt:4. A structure according to claim 1, wherein the clock control source (310) further comprises:

einen Phasendetektor (302), der eine Eingangsanschlußleitung (301-1), die mit dem Eingangsanschluß (301) verbunden ist, eine Takteingangsanschlußleitung (307-1) zum Empfangen des ersten Taktsignals, und eine Ausgangsanschlußleitung (302-2) aufweist; unda phase detector (302) having an input connection line (301-1) connected to the input terminal (301), a clock input connection line (307-1) for receiving the first clock signal, and an output connection line (302-2); and

eine Selektoreinrichtung (304), die eine Eingangsanschlußleitung, die mit der Ausgangsanschlußleitung (302-2) des Phasendetektors verbunden ist, eine Takteingangsanschlußleitung (306-1) zum Empfangen des zweiten Taktsignals, und eine Ausgangsanschlußleitung (304-1) zum Bereitstellen des Taktsteuerungssignals aufweist,a selector device (304) having an input connection line connected to the output connection line (302-2) of the phase detector, a clock input connection line (306-1) for receiving the second clock signal, and an output connection line (304-1) for providing the clock control signal,

wobei das Auslösesignal jeden N-ten Übergang des ersten Taktsignals umfaßt.wherein the trigger signal comprises every Nth transition of the first clock signal.

5. Eine Struktur nach Anspruch 4, bei der die Abtastereinrichtung (303) ein erstes D-Flip-Flop umfaßt, und der Phasendetektor (302) ein zweites D-Flip-Flop umfaßt, das an das erste D-Flip-Flop eng angepaßt ist.5. A structure according to claim 4, wherein the sampling means (303) comprises a first D flip-flop, and the phase detector (302) comprises a second D flip-flop, closely matched to the first D flip-flop.

6. Eine Struktur nach Anspruch 4, bei der die Selektoreinrichtung (304) ein D-Flip-Flop umfaßt.6. A structure according to claim 4, wherein the selector means (304) comprises a D flip-flop.

7. Eine Struktur nach Anspruch 4, bei der die Selektoreinrichtung (304) folgende Merkmale umfaßt:7. A structure according to claim 4, wherein the selector device (304) comprises the following features:

eine Mehrzahl von Auswahlgeräten (304-1; 304-2), die jeweils eine Eingangsanschlußleitung (304-1-1;304-2-1), eine Ausgangsanschlußleitung und eine Takteingangsanschlußleitung (306-1-1; 306-2-1) aufweisen, wobei die Mehrzahl der Auswahlgeräte kaskadisch mit der Eingangsanschlußleitung (304-1-1) des ersten der Auswahlgeräte (304-1), das als die Eingangsanschlußleitung der Selektoreinrichtung dient, und mit der Ausgangsanschlußleitung (304-2-2) des letzten der Auswahlgeräte (304-2) verbunden ist, das als Ausgangsanschlußleitung der Selektoreinrichtung dient; unda plurality of selection devices (304-1; 304-2) each having an input connection line (304-1-1; 304-2-1), an output connection line and a clock input connection line (306-1-1; 306-2-1), the plurality of selection devices being cascaded to the input connection line (304-1-1) of the first of the selection devices (304-1) serving as the input connection line of the selector device and to the output connection line (304-2-2) of the last of the selection devices (304-2) serving as the output connection line of the selector device; and

bei der die zweite Takteinrichtung folgende Merkmale umfaßt:in which the second timing device comprises the following features:

eine Mehrzahl von Taktteilereinrichtungen (306-1; 306-2), die jeweils eine Eingangsanschlußleitung und eine Ausgangsanschlußleitung (306-1-1; 306-2-1) aufweisen, wobei die Mehrzahl der Taktteilereinrichtungen kaskadisch mit der Eingangsanschlußleitung der ersten Taktteilereinrichtung (306-1), die als die Eingangsanschlußleitung der zweiten Takteinrichtung dient, und mit der Ausgangsanschlußleitung der letzten Taktteilereinrichtung (306-2) verbunden ist, die als die Ausgangsanschlußleitung der zweiten Takteinrichtung dient, wobei jeder der Taktteilereinrichtungen ein zugeordnetes aus einer Nehrzahl von geteilten Taktsignalen bereitstellt, von denen jedes an die Takteingangsanschlußleitung eines zugeordneten der Nehrzahl von Auswahlgeräten angelegt wird.a plurality of clock divider devices (306-1; 306-2) each having an input lead and an output lead (306-1-1; 306-2-1), the plurality of clock divider devices being cascaded to the input lead of the first clock divider device (306-1) serving as the input lead of the second clock device and to the output lead of the last clock divider device (306-2) serving as the output lead of the second clock device, each of the clock divider devices providing an associated one of a plurality of divided clock signals, each of which is applied to the clock input lead of an associated one of the plurality of selectors.

8. Eine Struktur nach Anspruch 7, bei der die Auswahlgeräte (304-1; 304-2) D-Flip-Flops umfassen.8. A structure according to claim 7, wherein the select devices (304-1; 304-2) comprise D flip-flops.

9. Eine Struktur nach Anspruch 1, bei der die Takteinrichtung einen spannungsgesteuerten Oszillator (305) umfaßt.9. A structure according to claim 1, wherein the clocking means comprises a voltage controlled oscillator (305).

10. Eine Struktur nach Anspruch 1, bei der die Taktsteuerungsquelle (310) das erste Taktsignal mit einer ersten Phase empfängt, und die Abtasteinrichtung (303) das erste Taktsignal mit einer zweiten Phase empfängt.10. A structure according to claim 1, wherein the clock control source (310) receives the first clock signal having a first phase, and the sampling device (303) receives the first clock signal having a second phase.

11. Eine Struktur nach Anspruch 10, bei der sich die erste und die zweite Phase um etwa 180 Grad unterscheiden.11. A structure according to claim 10, wherein the first and second phases differ by about 180 degrees.

12. Eine Struktur nach Anspruch 11, bei der die erste und die zweite Phase einen Tastzyklus von etwa 50% aufweisen.12. A structure according to claim 11, wherein the first and second phases have a duty cycle of about 50%.

13. Eine Struktur nach Anspruch 12, die ferner einen Phasenteiler (307) umfaßt, der eine Eingangsanschlußleitung (307-3) zum Empfangen des ersten Taktsignals, eine erste Ausgangsanschlußleitung (307-1) zum Bereitstellen des ersten Taktsignals mit der ersten Phase, und eine zweite Ausgangsanschlußleitung (307-2) zum Bereitstellen des ersten Taktsignals mit der zweiten Phase aufweist.13. A structure according to claim 12, further comprising a phase splitter (307) having an input lead (307-3) for receiving the first clock signal, a first output lead (307-1) for providing the first clock signal having the first phase, and a second output lead (307-2) for providing the first clock signal having the second phase.

14. Eine Struktur nach Anspruch 12, die ferner folgende Merkmale aufweist:14. A structure according to claim 12, further comprising:

einen Phasenteiler (702), der eine erste Eingangsanschlußleitung (701) zum Empf angen des ersten Taktsignals, eine zweite Eingangsanschlußleitung (705), eine erste Ausgangsanschlußleitung (702-1) zum Bereitstellen des ersten Taktsignals mit der ersten Phase und eine zweite Ausgangsanschlußleitung (702-2) zum Bereitstellen des Taktsignals mit der zweiten Phase aufweist;a phase splitter (702) having a first input connection line (701) for receiving the first clock signal, a second input connection line (705), a first output connection line (702-1) for providing the first clock signal with the first phase and a second output connection line (702-2) for providing the clock signal with the second phase;

eine Differenzialverstärkereinrichtung (704), die eine erste Eingangsanschlußleitung (704-1), eine zweite Eingangsanschlußleitung (704-2) und eine Ausgangsanschlußleitung, die mit der zweiten Eingangsanschlußleitung (705) des Phasenteilers (702) verbunden ist, aufweist;a differential amplifier device (704) comprising a first input connection line (704-1), a second input connection line (704-2) and an output connection line connected to the second input connection line (705) of the phase splitter (702);

ein erstes Tiefpaßfilter (703-1), das zwischen die erste Ausgangsanschlußleitung (702-1) des Phasenteilers (702) und die erste Eingangsanschlußleitung (704-1) der Differenzialverstärkereinrichtung (704) geschaltet ist; unda first low-pass filter (703-1) connected between the first output connection line (702-1) of the phase splitter (702) and the first input connection line (704-1) of the differential amplifier device (704); and

ein zweites Tiefpaßfilter (703-2), das zwischen die zweite Ausgangsanschlußleitung (702-2) des Phasenteilers (702) und die zweite Eingangsanschlußleitung (704-2) der Differenzialverstärkereinrichtung (704) geschaltet ist.a second low-pass filter (703-2) connected between the second output connection line (702-2) of the phase splitter (702) and the second input connection line (704-2) of the differential amplifier device (704).

15. Eine Struktur nach Anspruch 11, die ferner ein Tiefpaßf ilter (901) zum Filtern des Taktsteuerungssignals umfaßt.15. A structure according to claim 11, further comprising a low pass filter (901) for filtering the clock control signal.

16. Eine Steuerung nach Anspruch 15, die ferner zumindest einen Phasenmodulator (902) und eine Phasenmodulatorsignalquelle (903) zum Steuern des zumindest einen Phasenmodulators umfaßt.16. A controller according to claim 15, further comprising at least one phase modulator (902) and a phase modulator signal source (903) for controlling the at least one phase modulator.

17. Eine Struktur nach Anspruch 16, bei der der Phasenmodulator (902) das erste Taktsignal moduliert.17. A structure according to claim 16, wherein the phase modulator (902) modulates the first clock signal.

18. Eine Struktur nach Anspruch 16, bei der der Phasenmodulator (902) die erste Phase des ersten Taktsignals moduliert.18. A structure according to claim 16, wherein the phase modulator (902) modulates the first phase of the first clock signal.

19. Eine Struktur nach Anspruch 17, bei der der Phasenmodulator (902) fähig ist, über einen Bereich, der um etwa Null Grad zentriert ist, zu modulieren.19. A structure according to claim 17, wherein the phase modulator (902) is capable of modulating over a region centered at approximately zero degrees.

20. Eine Struktur nach Anspruch 18, bei der die erste Phase des ersten Taktsignals durch den Phasenmodulator (199), der zur Modulation über einen Bereich, der um etwa 180 Grad zentriert ist, fähig ist, geschaffen ist.20. A structure according to claim 18, wherein the first phase of the first clock signal by the phase modulator (199) capable of modulation over a range centered at approximately 180 degrees.

21. Eine Struktur nach Anspruch 16, bei der ein erster Phasenmodulator (902-1) die erste Phase des ersten Taktsignals moduliert, und ein zweiter Phasenmodulator (902-2) die zweite Phase des ersten Taktsignals moduliert.21. A structure according to claim 16, wherein a first phase modulator (902-1) modulates the first phase of the first clock signal, and a second phase modulator (902-2) modulates the second phase of the first clock signal.

22. Eine Struktur nach Anspruch 2l, bei der erste und der zweite Phasenmodulator (902-1, 902-2) im wesentlichen identische Mittelpunkte des Modulationsbereiches aufweisen.22. A structure according to claim 21, wherein the first and second phase modulators (902-1, 902-2) have substantially identical centers of the modulation region.

23. Eine Struktur nach Anspruch 22, die ferner ein Tiefpaßfilter (181) zum Filtern des Signals der Phasenmodulatorsignalquelle (903) vor dem Anlegen an den zweiten Phasenmodulator (902-2) umfaßt.23. A structure according to claim 22, further comprising a low pass filter (181) for filtering the signal of the phase modulator signal source (903) prior to application to the second phase modulator (902-2).

24. Eine Struktur nach Anspruch 16, bei der die Phasenmodulatorsignalquelle (260) eine Integrierereinrichtung (262) umfaßt, die eine erste Eingangsanschlußleitung (262-1), die mit der Eingangsanschlußleitung des Tiefpaßfilters (264) verbunden ist, eine zweite Eingangsanschlußleitung (262-2), die mit der Ausgangsanschlußleitung des Tiefpaßfilters (264) verbunden ist, und eine Ausgangsanschlußleitung (262-3), die mit dem zumindest einen Phasenmodulator (263) verbunden ist, aufweist.24. A structure according to claim 16, wherein the phase modulator signal source (260) comprises an integrator means (262) having a first input lead (262-1) connected to the input lead of the low pass filter (264), a second input lead (262-2) connected to the output lead of the low pass filter (264), and an output lead (262-3) connected to the at least one phase modulator (263).

25. Eine Struktur nach Anspruch 18, die ferner eine Phasenverschiebungsrückkopplungseinrichtung umfaßt, die folgende Merkmale umfaßt:25. A structure according to claim 18, further comprising a phase shift feedback device comprising the following features:

eine erste Eingangsanschlußleitung (212-1) zum Empfangen des ersten Taktsignals mit der ersten Phase;a first input terminal (212-1) for receiving the first clock signal having the first phase;

eine zweite Eingangsanschlußleitung (211-1) zum Empfangen des ersten Taktsignals mit der zweiten Phase; unda second input connection line (211-1) for receiving the first clock signal with the second phase; and

eine Einrichtung (213; 214; 215; 216) zum Bereitstellen eines Ausgangssignals, das die Phasendifferenz zwischen den Taktsignalen mit der ersten und der zweiten Phase anzeigt.means (213; 214; 215; 216) for providing an output signal indicative of the phase difference between the clock signals having the first and second phases.

26. Eine Struktur nach Anspruch 25, bei der das Ausgangssignal, das die Phasendifferenz zwischen den ersten Taktsignalen mit erster und zweiter Phase anzeigt, zumindest als ein Teil des Phasenmodulatorsignals dient, das an den zumindest einen Phasenmodulator angelegt ist.26. A structure according to claim 25, wherein the output signal indicative of the phase difference between the first and second phase clock signals serves as at least a portion of the phase modulator signal applied to the at least one phase modulator.

27. Eine Struktur nach Anspruch 23, die ferner eine Phasenverschiebungsrückkopplungseinrichtung umfaßt, die folgende Merkmale umfaßt:27. A structure according to claim 23, further comprising a phase shift feedback device comprising the following features:

28. Eine Struktur nach Anspruch 27, bei der das Ausgangssignal, das die Phasendifferenz zwischen den ersten Taktsignalen mit der ersten und der zweiten Phase anzeigt, zumindest einen Abschnitt des Phasenmodulatorsignals umfaßt, der an den zweiten Phasenmodulator angelegt wird.28. A structure according to claim 27, wherein the output signal indicative of the phase difference between the first clock signals having the first and second phases comprises at least a portion of the phase modulator signal applied to the second phase modulator.

29. Eine Struktur nach Anspruch 15, die ferner einen Frequenzdetektor (2900) umfaßt, der dazu dient, das Vorzeichen der Differenz zwischen der Frequenz des ersten Taktsignals und der Frequenz des Datenstroms zu bestimmen, und bewirkt, daß die erste Takteinrichtung (305) das erste Taktsignal mit einer Frequenz, die etwa gleich der Frequenz des Datenstroms ist, bereitstellt.29. A structure according to claim 15, further comprising a Frequency detector (2900) operable to determine the sign of the difference between the frequency of the first clock signal and the frequency of the data stream, and causing the first clock device (305) to provide the first clock signal at a frequency approximately equal to the frequency of the data stream.

30. Eine Struktur nach Anspruch 29, bei der der Frequenzdetektor (2900) als Antwort auf eine Lernsequenz arbeitet.30. A structure according to claim 29, wherein the frequency detector (2900) operates in response to a learning sequence.

31. Eine Struktur nach Anspruch 30, bei der die Taktsteuerungsquelle (310) ferner folgende Merkmale umfaßt:31. A structure according to claim 30, wherein the clock control source (310) further comprises:

einen ersten Phasendetektor (302), der eine Eingangsanschlußleitung (301-1), die mit dem Eingangsanschluß (301) verbunden ist, eine Ausgangsanschlußleitung (302-1) und eine Takteingangsanschlußleitung (306-1) zum Empfangen des zweiten Taktsignals, das als Auslösesignal dient, aufweist;a first phase detector (302) having an input terminal (301-1) connected to the input terminal (301), an output terminal (302-1) and a clock input terminal (306-1) for receiving the second clock signal serving as a trigger signal;

eine dritte Takteinrichtung (306-2) zum Bereitstellen eines dritten Taktsignals mit einer Frequenz, die gleich der Frequenz des zweiten Taktsignals ist, das jedoch gegenüber dem zweiten Taktsignal um etwa ein Viertel der Periode des zweiten Taktsignals phasenverzögert ist;a third clock device (306-2) for providing a third clock signal having a frequency which is equal to the frequency of the second clock signal, but which is phase delayed from the second clock signal by approximately a quarter of the period of the second clock signal;

einen zweiten Phasendetektor (2906), der eine Eingangsanschlußleitung, die mit dem Eingangsanschluß (2906-1) verbunden ist, eine Takteingangsanschlußleitung (2906-2) zum Empfangen des dritten Taktsignals, und eine Ausgangsanschlußleitung (2906-3) zum Bereitstellen eines Ausgangssignals, das den logischen Pegel der Lernsequenz zu einem Zeitpunkt anzeigt, der durch das dritte Taktsignal bestimmt ist, aufweist;a second phase detector (2906) having an input terminal connected to the input terminal (2906-1), a clock input terminal (2906-2) for receiving the third clock signal, and an output terminal (2906-3) for providing an output signal indicative of the logic level of the learning sequence at a time determined by the third clock signal;

eine Speichereinrichtung (2902), die eine Eingangsanschlußleitung, die mit der Ausgangsanschlußleitung des ersten Phasendetektors (302) verbunden ist, eine Takteingangsanschlußleitung, die mit der Ausgangsanschlußleitung (2906-3) des zweiten Phasendetektors (2906), und eine Ausgangsanschlußleitung zum Bereitstellen eines Ausgangssignals (QC) aufweist, das gleich dem logischen Pegel des Ausgangssignals des ersten Phasendetektors (302) zu dem Zeitpunkt eines logischen Übergangs in dem Ausgangssignal des zweiten Phasendetektors (2906) ist; unda memory device (2902) having an input connection line, connected to the output terminal of the first phase detector (302), a clock input terminal connected to the output terminal (2906-3) of the second phase detector (2906), and an output terminal for providing an output signal (QC) equal to the logic level of the output signal of the first phase detector (302) at the time of a logic transition in the output signal of the second phase detector (2906); and

eine Schaltereinrichtung (2903) mit einer ersten Eingangsanschlußleitung (2903-1), die mit der Ausgangsanschlußleitung (302-1) des ersten Phasendetektors (302) verbunden ist, einer zweiten Eingangsanschlußleitung (2903-2), die mit der Ausgangsanschlußleitung der Speichereinrichtung (2902) verbunden ist, einer Steuerungseingangsanschlußleitung (2903-4), die mit der Ausgangsanschlußleitung (2906-3) des zweiten Phasendetektors (2906) verbunden ist, und einer Ausgangsanschlußleitung (2903-3) zum Bereitstellen des Taktsteuerungssignals, wobei das Signal auf der Steuerungseingangsanschlußleitung (2903-4) bewirkt, daß die Ausgangsanschlußleitung (2903-3) der Schaltereinrichtung (2903) mit der ersten Eingangsanschlußleitung (2903-1) der Schaltereinrichtung (2903) verbunden ist, wenn der logische Pegel auf der Steuerungseingangsanschlußleitung (2903-4) einen ersten Wert hat, und mit der zweiten Eingangsanschlußleitung (2903-2) der Schaltereinrichtung (2903) verbunden ist, wenn der logische Pegel der Steuerungseingangsanschlußleitung (2903-4) eine zweiten Wert hat.a switch device (2903) with a first input connection line (2903-1) connected to the output connection line (302-1) of the first phase detector (302), a second input connection line (2903-2) connected to the output connection line of the memory device (2902), a control input connection line (2903-4) connected to the output connection line (2906-3) of the second phase detector (2906), and an output connection line (2903-3) for providing the clock control signal, wherein the signal on the control input connection line (2903-4) causes the output connection line (2903-3) of the switch device (2903) to be connected to the first input connection line (2903-1) of the switch device (2903), when the logic level on the control input connection line (2903-4) has a first value, and is connected to the second input connection line (2903-2) of the switch device (2903) when the logic level of the control input connection line (2903-4) has a second value.

32. Eine Struktur nach Anspruch 31, bei der die Ausgangsanschlußleitung (2903-3) der Schaltereinrichtung (2903) kontinuierlich mit der ersten Eingangsanschlußleitung (2903-1) der Schaltereinrichtung (2903) verbunden ist, nachdem eine Verriegelung aufgetreten ist, aber bevor die Übertragung der Lernsequenz durch die Übertragung von Daten abgelöst wurde.32. A structure according to claim 31, wherein the output terminal line (2903-3) of the switch device (2903) is continuously connected to the first input terminal line (2903-1) of the switch device (2903) after a lock has occurred but before the transmission of the learning sequence is terminated by the transmission was replaced by data.

33. Eine Struktur nach Anspruch 30, bei der die Taktsteuerungsquelle (310) ferner folgende Merkmale umfaßt33. A structure according to claim 30, wherein the clock control source (310) further comprises the following features

einen Phasendetektor (302) mit einer Eingangsanschlußleitung (301-1), die mit dem Eingangsanschluß (301) verbunden ist, einer Takteingangsanschlußleitung (307-1) zum Empfangen des ersten Taktsignals, und einer Ausgangsanschlußleitung (302-1);a phase detector (302) having an input connection line (301-1) connected to the input terminal (301), a clock input connection line (307-1) for receiving the first clock signal, and an output connection line (302-1);

eine erste Selektoreinrichtung (304) mit einer Eingangsanschlußleitung, die mit der Ausgangsanschlußleitung (302-1) des Phasendetektors (302) verbunden ist, einer Takteingangsanschlußleitung (306-1) zum Empfangen des zweiten Taktsignals, und einer Ausgangsanschlußleitung (304-1)a first selector device (304) with an input connection line connected to the output connection line (302-1) of the phase detector (302), a clock input connection line (306-1) for receiving the second clock signal, and an output connection line (304-1)

eine dritte Takteinrichtung (306-2) zum Bereitstellen eines dritten Taktsignals mit einer Frequenz, die gleich der Frequenz des zweiten Taktsignals ist, das jedoch um etwa ein Viertel der Periode des zweiten Taktsignals phasenverzögert ist;a third clock device (306-2) for providing a third clock signal having a frequency equal to the frequency of the second clock signal, but which is phase delayed by approximately one quarter of the period of the second clock signal;

eine zweite Selektoreinrichtung (2901) mit einer Eingangsanschlußleitung (2901-1), die mit der Ausgangsanschlußleitung (302-1) des Phasendetektors (302) verbunden ist, einer Takteingangsanschlußleitung (2901-2) zum Empfangen des dritten Taktsignals, und einer Ausgangsanschlußleitung (2901-3) zum Bereitstellen eines Ausgangssignals, das den logischen Pegel der Lernsequenz zu einem Zeitpunkt, der durch das dritte Taktsignal bestimmt ist, anzeigt;a second selector device (2901) having an input connection line (2901-1) connected to the output connection line (302-1) of the phase detector (302), a clock input connection line (2901-2) for receiving the third clock signal, and an output connection line (2901-3) for providing an output signal indicating the logic level of the learning sequence at a time determined by the third clock signal;

eine Speichereinrichtung (2902) mit einer Eingangsanschlußleitung, die mit der Ausgangsanschlußleitung (304-1) der ersten Selektoreinrichtung (304) verbunden ist, einer Takteingangsanschlußleitung, die mit der Ausgangsanschlußleitung (2901-3) der zweiten Selektoreinrichtung (2901) verbunden ist, und einer Ausgangsanschlußleitung zum Bereitstellen eines Ausgangssignals, das gleich dem logischen Pegel des Ausgangssignals der ersten Selektoreinrichtung (304) zu dem Zeitpunkt eines logischen Übergangs in dem Ausgangssignal der zweiten Selektoreinrichtung (2901) ist; unda memory device (2902) having an input connection line connected to the output connection line (304-1) of the first selector device (304), a clock input connection line connected to the Output connection line (2901-3) of the second selector device (2901), and an output connection line for providing an output signal which is equal to the logic level of the output signal of the first selector device (304) at the time of a logic transition in the output signal of the second selector device (2901); and

einer Schaltereinrichtung (2903) mit einer ersten Eingangsanschlußleitung (2903-1), die mit der Ausgangsanschlußleitung (304-1) der ersten Selektoreinrichtung (304) verbunden ist, einer zweiten Eingangsanschlußleitung (2903-2), die mit der Ausgangsanschlußleitung der Speichereinrichtung (2902) verbunden ist, einer Steuerungseingangsanschlußleitung (2903-4), die mit der Ausgangsanschlußleitung (2901-3) der zweiten Selektoreinrichtung (2901) verbunden ist, und einer Ausgangsanschlußleitung (2903-3) zum Bereitstellen des Takt steuerungssignals, wobei das Signal auf der Steuerungseingangsanschlußleitung (2903-4) bewirkt, daß die Ausgangsanschlußleitung (2903-3) der Schaltereinrichtung (2903) mit der ersten Eingangsanschlußleitung (2903-1) der Schaltereinrichtung (2903) verbunden ist, wenn der logische Pegel auf der Steuerungseingangsanschlußleitung (2903-4) einen ersten Wert hat, und mit der zweiten Eingangsanschlußleitung (2903-2) der Schaltereinrichtung (2903) verbunden ist, wenn der logische Pegel auf der Steuerungseingangsanschlußleitung (2903-4) einen zweiten Wert hat,a switch device (2903) with a first input connection line (2903-1) which is connected to the output connection line (304-1) of the first selector device (304), a second input connection line (2903-2) which is connected to the output connection line of the memory device (2902), a control input connection line (2903-4) which is connected to the output connection line (2901-3) of the second selector device (2901), and an output connection line (2903-3) for providing the clock control signal, the signal on the control input connection line (2903-4) causing the output connection line (2903-3) of the switch device (2903) to be connected to the first input connection line (2903-1) of the switch device (2903) is when the logic level on the control input connection line (2903-4) has a first value, and is connected to the second input connection line (2903-2) of the switch device (2903) when the logic level on the control input connection line (2903-4) has a second value,

wobei das Auslösesignal jeden N-ten Übergang des Taktsignals umfaßt.wherein the trigger signal comprises every Nth transition of the clock signal.

34. Eine Struktur nach Anspruch 33, bei der die Ausgangsanschlußleitung (2903-3) der Schaltereinrichtung (2903) kontinuierlich mit der ersten Eingangsanschlußleitung (2903-1) der Schaltereinrichtung (2903) verbunden ist, nachdem die Verriegelung aufgetreten ist, aber bevor die Übertragung der Lernsequenz durch die Übertragung von Daten abgelöst wird.34. A structure according to claim 33, wherein the output terminal line (2903-3) of the switch device (2903) is continuously connected to the first input terminal line (2903-1) of the switch device (2903) after the locking has occurred but before the transmission of the learning sequence is replaced by the transmission of data.

35. Eine Struktur nach Anspruch 30, bei der das Tiefpaßfilter zumindest einen Pol und eine Nullstelle einschließt.35. A structure according to claim 30, wherein the low pass filter includes at least one pole and one zero.