TECHNISCHES GEBIETTECHNICAL AREA
Die
Erfindung betrifft Speicherbauelemente, insbesondere eine Schaltung
und ein Verfahren zum Beschleunigen der Ausbreitung von Signalen
in Speicherbauelementen.The
The invention relates to memory devices, in particular a circuit
and a method for accelerating the propagation of signals
in memory devices.
HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION
Die
Geschwindigkeit, mit welcher digitale Signale durch integrierte
Schaltungen laufen, beispielsweise durch Speicherbauelemente, ist
häufig
ein Hauptfaktor, welcher die Geschwindigkeit beschränkt, mit
der integrierte Schaltungen arbeiten können. Wenn die Geschwindigkeitserfordernisse von
Speicherbauelementen und anderen integrierten Schaltungen dauernd
höher werden,
wird damit auch die Steigerung der Geschwindigkeit, mit der Signale durch
Leitungsverbindungen in integrierten Schaltungen laufen können, zunehmend
wichtig. Die Geschwindigkeit, mit der digitale Signale durch Signalleitungen
laufen können,
wird geringer, wenn die Kapazität
und/oder der Widerstand der Leitungen größer wird. Allgemein gilt: Sowohl
die Kapazität
als auch der Widerstand einer Signalleitung isst direkt proportional
zu dessen Länge.
Da die Verzögerung
in einer Signalleitung proportional ist zum Produkt der Kapazität und des
Widerstands, ist die Verzögerung der
Signalleitung proportional zum Quadrat ihrer Länge.The
Speed at which digital signals are integrated
Circuits run, for example, by memory devices, is
often
a major factor limiting speed
the integrated circuits can work. If the speed requirements of
Memory devices and other integrated circuits permanently
get higher,
This will also increase the speed with which signals pass through
Line connections in integrated circuits can run increasingly
important. The speed with which digital signals through signal lines
be able to walk,
will be lower if the capacity
and / or the resistance of the lines is greater. Generally, both
the capacity
as well as the resistance of a signal line eats directly proportional
to its length.
Because the delay
in a signal line is proportional to the product of the capacity and the
Resistance, is the delay of
Signal line proportional to the square of its length.
Weitere
Anforderungen an integrierte Schaltungen beinhalten die erhöhte Dichte
von Halbleiterstrukturen. Eine Steigerung der Dichte der Halbleiterstrukturen
führt unvermeidlich
zu einer Verringerung sowohl der Dicke der Signalleitungen als auch
des Zwischenabstands zwischen den Signalleitungen. Eine Verringerung
der Dicke der Signalleitungen führt aber
wiederum zu einer Erhöhung
ihres Widerstands, während
eine Verringerung des Signalleitungsabstands deren Kapazität erhöht. Wie
oben angesprochen, reduziert sowohl eine Erhöhung der Kapazität als auch
eine Erhöhung
des Widerstands die Ausbreitungsgeschwindigkeit von Signalen in
den Signalleitungen. Dieses Problem wird häufig noch verstärkt durch
die Forderung, die Querschnittsfläche der Signalleitungen bei
verringerter Dicke konstant zu halten, demzufolge die Leitungen
höher ausgebildet
werden müssen.
Höhere
Leitungen jedoch bedeuten eine größere Fläche zu benachbarten Leitungen,
was wiederum die Leitungskapazität
erhöht.
Damit schließen
größere Strukturdichten
und höhere Betriebsgeschwindigkeiten
einander in gewissem Maß aus.Further
Requirements for integrated circuits include increased density
of semiconductor structures. An increase in the density of the semiconductor structures
inevitably leads
to a reduction in both the thickness of the signal lines and
the spacing between the signal lines. A reduction
But the thickness of the signal lines leads
turn to an increase
of her resistance while
a reduction in signal line spacing increases their capacity. As
As mentioned above, both an increase in capacity and reduced
an increase
of resistance the propagation velocity of signals in
the signal lines. This problem is often compounded by
the requirement, the cross-sectional area of the signal lines at
To keep the reduced thickness constant, therefore, the lines
trained higher
Need to become.
higher
However, lines mean a larger area to adjacent lines,
which in turn is the line capacity
elevated.
Close with it
larger structure densities
and higher operating speeds
to a certain extent.
Ein
Bereich, in welchem die Ausbreitung digitaler Signale besonders
problematisch ist, ist der der Kopplung von Daten-, Adressen- und
Steuersignalen in Speicherarrays. Speicherarrays müssen äußerste dicht
sein, um akzeptierbare Speicherkapazitäten zu erreichen, so dass die
Signalleitungen sehr dünn
und eng benachbart sind. Die hohe Dichte von Speicherarrays beschränkt mithin
die Geschwindigkeit, mit der Daten-, Adressen- und Steuersignale durch
die Speicherarrays laufen können.
Außerdem werden
die Ausbreitungsverzögerungen
verstärkt durch
Signale in benachbarten Leitungen, die in einander entgegengesetzte
Richtungen übergehen. Wenn
ein Signal auf einer Leitung einen Übergang von niedrigem auf hohen
Pegel macht und ein Signal in einer benachbarten Leitung einen Übergang
von hohem auf niedrigen Pegel vollzieht, so verlangsamt die kapazitive
Kopplung der Übergänge zwischen den
Leitungen die Ausbreitung beider Signale durch deren Leitungen.
Schließlich
sind die Längen
der Signalleitungen in Speicherarrays relativ groß, so dass der
Speichervorgang nicht eher abgeschlossen werden kann, bis Daten-,
Adressen- und Steuersignale zu der am weitesten entfernten Stelle
innerhalb des Arrays gelangt sind.One
Area in which the propagation of digital signals is particularly
is problematic, is the coupling of data, address and
Control signals in memory arrays. Storage arrays must be extremely tight
be in order to achieve acceptable storage capacity, so that the
Signal lines very thin
and are closely adjacent. The high density of memory arrays therefore limits
the speed at which data, address and control signals pass through
the storage arrays can run.
In addition, will
the propagation delays
reinforced by
Signals in adjacent lines that are in opposite directions
Override directions. If
a signal on a line makes a transition from low to high
Level makes a transition and a signal in a neighboring line makes a transition
from high to low level, so the capacitive slows down
Coupling of the transitions between the
Lines the propagation of both signals through their lines.
After all
are the lengths
the signal lines in memory arrays are relatively large, so that the
Storage process can not be completed until data,
Address and control signals to the farthest point
within the array.
Es
ist bekannt, dass die Ausbreitungsgeschwindigkeit einer Flanke eines
digitalen Signals dadurch beschleunigt werden kann, dass man das Signal
durch einen Negator mit einer „verschobenen" Schaltkennlinie
leitet. Ein solcher verschobener Negator oder Inverter ist derart
ausgestaltet, dass er bei einem Spannungspegel, der näher bei
dem einen logischen Pegel liegt als bei dem anderen logischen Pegel,
umschaltet. Bezugnehmend auf 1 wird ein
Negator 10 gebildet durch einen PMOS-Transistor 12 und
einen NMOS-Transistor 14, die zwischen einer Spannungsquelle
Vcc, die typischerweise etwa 3 V aufweist,
und Massepotential in Reihe geschaltet sind. Wenn an die Gates der
Transistoren 12, 14 ein Eingangssignal IN mit
niedrigem Pegel, d.h. Massepotential, gelegt wird, wird der PMOS-Transistor 12 eingeschaltet
und der NMOS-Transistor 14 ausgeschaltet, so dass ein Ausgangssignal
OUT mit hohem Pegel, d.h. dem Pegel Vcc,
erzeugt wird. Ist das Eingangssignal auf hohem Pegel, d.h. Vcc-Pegel, wird der PMOS-Transistor 12 ausgeschaltet
und der NMOS-Transistor 14 eingeschaltet, so dass am Ausgang
ein niedriger Pegel, d.h. Massepotential, gebildet wird.It is known that the propagation velocity of a flank of a digital signal can be accelerated by passing the signal through an inverter having a "shifted" switching characteristic, such a translated inverter or inverter being designed to operate at a voltage level that is nearer in which one logic level is at the other logical level, switched 1 becomes an negator 10 formed by a PMOS transistor 12 and an NMOS transistor 14 which is connected in series between a voltage source V cc , which is typically about 3 V, and ground potential. When connected to the gates of the transistors 12 . 14 an input signal IN with a low level, ie ground potential, is placed, the PMOS transistor 12 turned on and the NMOS transistor 14 is turned off, so that an output signal OUT of high level, ie the level V cc , is generated. When the input signal is high, ie V cc level, the PMOS transistor becomes 12 turned off and the NMOS transistor 14 is turned on, so that at the output a low level, ie ground potential, is formed.
Bei
einem versetzt arbeitendem Negator ist einer der Transistoren 12, 14 gegenüber dem
anderen der beiden Transistoren 12, 14 unterschiedlich ausgebildet.
Beispielsweise kann der Kanal des einen der Transistoren 12, 14 mit
einem breiteren oder längeren
Kanal ausgebildet sein als der andere der Transistoren 12, 14,
in dem die Dotierstoffkonzentrationen der Transistoren 12, 14 anders
eingestellt werden, oder die Übergangsspannung
VT der Transistoren 12, 14 voneinander
verschieden eingerichtet wird. Im Fall des in 1 gezeigten
Negators 10 besitzt der NMOS-Transistor 14 einen
Kanal, der breiter ist als der Kanal des PMOS-Transistors 14.
Im Ergebnis weist der NMOS-Transistor 14 einen kleineren Widerstand
auf als der PMOS-Transistor 12 bei gleicher Gate-Source-Spannung
VGS. Die Schaltkennlinie des Negators 10 ist
in 2 gezeigt, wobei ein Spannungspegel von Vcc von 3 V verwendet wird, obwohl auch andere
Pegel für
Vcc möglich
sind. Wenn das Eingangssignal IN einen Wert von 1,5 V hat, während ein Übergang
von Massepotential auf 3 V stattfindet, besitzt der NMOS-Transistor 14 einen
geringeren Widerstand als der PMOS-Transistor 12, bedingt
durch die größere Kanalbreite.
Folglich ist das Ausgangssignal OUT bereits auf Massepotential übergegangen,
und damit ist das Ausgangssignal OUT von hohem auf niedrigen Wert übergegangen, bevor
das Eingangssignal IN von niedrigem auf hohen Wert gewechselt hat.
Der Negator 10 beschleunigt das Eingangssignal IN, weil
die Rückflanke
des Ausgangssignals OUT vor der Anstiegsflanke des Eingangssignals
IN auftritt. Wenn dieses Phänomen sowohl
für die
Anstiegsflanke als auch für
die Rückflanke
des Signals IN gelten würde,
könnte
ein digitales Signal einfach dadurch beschleunigt werden, dass man
eine Anzahl von versetzten Negatoren in Reihe schaltet. Unglücklicherweise
ist dies jedoch nicht der Fall. Weiterhin auf 2 Bezug
nehmend, sieht man, dass dann, wenn das Eingangssignal IN auf 1,5
V liegt, wenn der Übergang
von 3 V auf Masse stattfindet, der NMOS-Transistor 14 weiterhin einen geringeren
Widerstand besitzt als der PMOS-Transistor 12, so dass
im Ergebnis die Ausgangsspannung OUT auf Massepotential bleibt.
Damit schaltet das Ausgangssignal OUT von niedrigem auf hohen Wert
um, nachdem das Eingangssignal IN bereits gute Zeit von hohem auf
niedrigen Wert umgeschaltet hat. Der Negator könnte so ausgebildet werden, dass
er die Rückflanke
des Eingangssignals IN beschleunigt, indem die Kanalbreite des PMOS-Transistors 12 größer gemacht
wird als die Kanalbreite des NMOS-Transistors 14. Dies
würde dann
aber zu einer Verzögerung
der Anstiegsflanke des Eingangssignals IN führen. Damit beschleunigen versetzte
Negatoren in eigentümlicher
Weise eine Kante eines digitalen Signals bei einer Verzögerung der
anderen Flanke des digitalen Signals. Es ist also ersichtlich, dass
versetzte oder verzerrte Negatoren allein nicht dazu benutzt werden
können,
digitale Signale in integrierten Schaltungen wie beispielsweise
Speicherbauelementen, zu beschleunigen.An offset negator is one of the transistors 12 . 14 opposite to the other of the two transistors 12 . 14 designed differently. For example, the channel of one of the transistors 12 . 14 be formed with a wider or longer channel than the other of the transistors 12 . 14 in which the dopant concentrations of the transistors 12 . 14 be set differently, or the transition voltage V T of the transistors 12 . 14 different from each other. In the case of in 1 shown negators 10 owns the NMOS transistor 14 a canal that is wider is as the channel of the PMOS transistor 14 , As a result, the NMOS transistor 14 a smaller resistance than the PMOS transistor 12 at the same gate-source voltage V GS . The switching characteristic of the inverter 10 is in 2 using a voltage level of V cc of 3V , although other levels are possible for V cc . When the input signal IN has a value of 1.5V while transitioning from ground potential to 3V, the NMOS transistor has 14 a lower resistance than the PMOS transistor 12 , due to the larger channel width. Consequently, the output signal OUT has already transitioned to ground potential, and thus the output signal OUT has gone from high to low before the input signal IN has changed from low to high value. The negator 10 accelerates the input signal IN because the trailing edge of the output signal OUT occurs before the rising edge of the input signal IN. If this phenomenon applied to both the rising edge and the trailing edge of the IN signal, a digital signal could be accelerated simply by connecting a number of offset inverters in series. Unfortunately, this is not the case. Continue on 2 Referring to Fig. 10, it can be seen that when the input signal IN is at 1.5V when the transition from 3V to ground occurs, the NMOS transistor 14 further has a lower resistance than the PMOS transistor 12 so that, as a result, the output voltage OUT remains at ground potential. Thus, the output signal OUT switches from low to high value after the input signal IN has already switched from high to low value for a good time. The inverter could be made to accelerate the trailing edge of the input signal IN by adjusting the channel width of the PMOS transistor 12 is made larger than the channel width of the NMOS transistor 14 , However, this would then lead to a delay of the rising edge of the input signal IN. Thus, offset inverters peculiarly accelerate one edge of a digital signal at a delay of the other edge of the digital signal. It can thus be seen that offset or distorted inverters alone can not be used to accelerate digital signals in integrated circuits such as memory devices.
Die US 4 985 643 betrifft eine
Geschwindigkeitsverbesserungsmethode für CMOS-Schaltungen, insbesondere
innerhalb einer Taktimpulsgeberschaltung. Impulse dienen zum Einstellen
eines logischen Knotens auf einen aktiven Zustand, anschließend dienen
einige weitere Impulse, die stromabwärts innerhalb der Schaltung
erzeugt werden, zum Zurückstellen
des Knotens in den inaktiven Zustand, vorbereitend auf den nächsten aktiven
Impuls. In der Taktimpulsgeberschaltung enthält ein Datenweg Negatoren zum
Beschleunigen eines Übergangs
von einem ersten auf einen zweiten logischen Pegel, wobei die Negatoren
abwechselnd mit solchen Negatoren, die einen zweiten Übergang
von dem zweiten auf den ersten logischen Pegel beschleunigen.The US 4,985,643 relates to a speed improvement method for CMOS circuits, in particular within a clock pulse generator circuit. Pulses are used to set a logical node to an active state, then serve some more pulses, which are generated downstream within the circuit, to return the node to the inactive state, preparing for the next active pulse. In the clock pulse generator circuit, a data path includes inverters for accelerating a transition from a first to a second logic level, the inverters alternately with such inverters accelerating a second transition from the second to the first logic level.
Die US 5 929 680 A ,
auf der der Oberbegriff des Anspruchs 1 und des Anspruchs 10 basiert,
zeigt eine durch Kurzschluss verkürzte CMOS-Pufferschaltung mit
mehreren Negatorstufen zum Verzögern
des Eingangssignals, um einen Kurzschlussstrom in der Ausgangsstufe
zu vermindern. Zwei Signalwege bestehen jeweils aus zwei Negatoren,
die sich in ihren Kanalbreiten-/Längenverhältnissen voneinander unterscheiden.
Dies bewirkt eine Differenz in der Signalausbreitungsverzögerung zwischen
den beiden Signalwegen, so dass ein an einem ersten Knoten auftretendes
Signal das Signal auf einem zweiten Ausgangsknoten umfasst, wobei
die Ausgangsknoten an die jeweiligen Eingänge von Ausgangstransistoren
angeschlossen sind.The US 5,929,680 A , upon which the preamble of claim 1 and claim 10 are based, shows a short-circuited CMOS buffer circuit having a plurality of inverter stages for delaying the input signal to reduce a short circuit current in the output stage. Two signal paths each consist of two negators, which differ from each other in their channel width / length ratios. This causes a difference in the signal propagation delay between the two signal paths, such that a signal appearing at a first node comprises the signal on a second output node, the output nodes being connected to the respective inputs of output transistors.
OFFENBARUNG DER ERFINDUNGDISCLOSURE OF THE INVENTION
Die
Erfindung betrifft eine Hochgeschwindigkeits-Signalausbreitungsschaltung
nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zum Kennzeichnen
der Gültigkeit
eines digitalen Signals gemäß Anspruch
10.The
The invention relates to a high-speed signal propagation circuit
according to the preamble of claim 1 and a method for marking
of validity
a digital signal according to claim
10th
Insbesondere
enthält
ein Hochgeschwindigkeits-Signalweg eine erste Mehrzahl von Negatoren, die
in Richtung einer ersten Polarität
eines Signalübergangs
versetzt sind, abwechselnd mit einer zweiten Mehrzahl von Negatoren,
die in Richtung einer zweiten, von der ersten Polarität verschiedenen
Polarität
versetzt sind. Im Ergebnis beschleunigt jede der Negatoren in dem
ersten Satz einen Übergang von
einem ersten logischen Pegel auf einen zweiten logischen Pegel,
und jeder der Negatoren in dem zweiten Satz beschleunigt einen Übergang
von dem zweiten auf den ersten logischen Pegel. Ein Durchlassgatter
koppelt vorzugsweise einen Eingangsanschluss mit dem ersten Negator
in der Reihe, abhängig
von einem Steuersignal mit einem ersten Wert. Eine Voreinstellschaltung
stellt die Negatoren auf einen logischen Pegel derart ein, dass
jeder nachfolgende Übergang
der Negatoren aus einer Kopplung eines digitalen Signals durch die
Negatoren gut beschleunigt wird. Ein Paar Hochgeschwindigkeits-Signalwege
kann dazu dienen, ein digitales Signal und ein Taktsignal zu jeweiligen
Ausgangsanschlüssen zu
leiten. Durch Ausgestalten des Hochgeschwindigkeits-Signalwegs für das digitale
Signal mit einem stärkeren
Versatz als den Hochgeschwindigkeits-Signalweg für das Taktsignal erscheint
das digitale Signal an seinem Ausgangsanschluss während einer Zeitspanne,
die die Zeitspanne umfasst, in der das Taktsignal an seinem Ausgangsanschluss
ansteht. Im Ergebnis lässt
sich das Taktsignal dazu benutzen, eine Daten-Gültigkeitszeitspanne für das digitale
Signal zu kennzeichnen. Der Hochgeschwindigkeits-Signalweg kann
in Speicherbauelementen oder in anderen integrierten Schaltungen
verwendet werden, und ein Speicherbauelement, welches einen oder mehrere
der Hochgeschwindigkeits-Signalwege enthält, kann in einem Computersystem
eingesetzt werden.In particular, a high-speed signal path includes a first plurality of inverters, which are offset in the direction of a first polarity of a signal transition, alternately with a second plurality of inverters, which are offset in the direction of a second, different from the first polarity polarity. As a result, each of the inverters in the first set accelerates a transition from a first logic level to a second logic level, and each of the inverters in the second set speeds up a transition from the second to the first logic level. A pass-gate preferably couples an input terminal to the first inverter in the series, depending on a control signal having a first value. A presetting circuit adjusts the inverters to a logic level so that any subsequent transition of the inverters from a coupling of a digital signal through the inverters is well-accelerated. A pair of high speed signal paths may be used to pass a digital signal and a clock signal to respective output ports. By designing the high speed signal path for the digital signal at a greater offset than the high speed signal path for the clock signal, the digital signal appears at its output port for a period of time that is the time that the clock signal arrives at its output port. As a result, the clock signal can be used to to designate a data validity period for the digital signal. The high speed signal path can be used in memory devices or other integrated circuits, and a memory device containing one or more of the high speed signal paths can be used in a computer system.
KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS
1 ist
eine schematische Darstellung einer herkömmlichen Negatorschaltung. 1 is a schematic representation of a conventional negator circuit.
2 ist
ein Impulsdiagramm, welches das Schalt-Ansprechverhalten des in 1 gezeigten herkömmlichen
Negators veranschaulicht. 2 is a timing diagram showing the switching response of the in 1 illustrated conventional Negators illustrated.
3 ist
ein logisches Diagramm einer Hochgeschwindigkeits-Signalausbreitungsschaltung gemäß einer
Ausführungsform
der Erfindung. 3 Fig. 10 is a logic diagram of a high-speed signal propagation circuit according to an embodiment of the invention.
4 ist
ein Logikdiagramm einer Ausführungsform
eines Impulsgebers, der in der in 3 gezeigten
Hochgeschwindigkeits-Signalausbreitungsschaltung verwendet wird. 4 FIG. 3 is a logic diagram of one embodiment of a pulse generator disclosed in the 3 shown high-speed signal propagation circuit is used.
5 ist
ein Impulsdiagramm eines impulsförmigen
Taktsignals, welches von dem in 1 gezeigten
Impulsgeber abhängig
von einem an den Impulsgeber angelegten Signal erzeugt wird. 5 FIG. 3 is a timing diagram of a pulse-shaped clock signal which differs from that in FIG 1 shown pulse generator is generated depending on a signal applied to the pulse generator.
6 ist ein Impulsdiagramm, welches die zeitliche
Lage zwischen einem gepulsten Taktsignal am Ende eines Taktsignalwegs
und einem Adressen-/Steuersignal am Ende eines anderen Signalwegs
in der in 3 gezeigten Hochgeschwindigkeits-Signalausbreitungsschaltung
veranschaulicht. 6 is a timing diagram showing the timing between a pulsed clock signal at the end of a clock signal path and an address / control signal at the end of another signal path in the in 3 illustrated high-speed signal propagation circuit illustrated.
7 ist
ein Logikdiagramm einer Hochgeschwindigkeits-Signalausbreitungsschaltung
gemäß einer
weiteren Ausführungsform
der Erfindung. 7 FIG. 10 is a logic diagram of a high-speed signal propagation circuit according to another embodiment of the invention. FIG.
8 ist
ein Blockdiagramm einer Ausführungsform
eines Speicherbauelements, welches mehrere der in 3 gezeigten
Hochgeschwindigkeits-Signalausbreitungsschaltungen verwendet. 8th FIG. 12 is a block diagram of one embodiment of a memory device that includes a plurality of the memory devices of FIG 3 used high-speed signal propagation circuits shown.
9 ist
ein Blockdiagramm eines Computersystems unter Verwendung des in 8 gezeigten
Speicherbauelements. 9 is a block diagram of a computer system using the in 8th shown memory component.
DETAILLIERTE BESCHREIBUNG
DER ERFINDUNGDETAILED DESCRIPTION
THE INVENTION
Eine
Ausführungsform
einer Hochgeschwindigkeits-Signalausbreitungsschaltung 20 zum
Beschleunigen der Ausbreitung digitaler Signale in einem Speicherbauelement
ist in 3 dargestellt. Die Schaltung 20 enthält mehrere
Adressen-/Steuersignalwege 22, 24, 26 und
einen Taktsignalweg 40. Jeder der Adressen-/Steuersignalwege 22, 24, 26 wird betrieben
von einem zugehörigen
Puffer 44 über
ein zugehöriges
Durchlassgatter 46. Die Durchlassgatter 46 und
der Taktsignalweg 40 werden angesteuert von einer Impulsgeberschaltung 50 auf
direktem Wege einerseits und über
einen Negator 54 andererseits. Die Impulgeberschaltung 50 erzeugt
einen Taktimpuls CLKP bei jeder Anstiegsflanke
eines internen Taktsignals CLK_INT. Das Signal CLKP wird
außerdem
an einen Takteingang der Puffer 44 gekoppelt, um die jeweiligen
Adressen- oder Steuersignale aus den Puffern 44 auszutakten.An embodiment of a high speed signal propagation circuit 20 for accelerating the propagation of digital signals in a memory device is shown in FIG 3 shown. The circuit 20 contains several address / control signal paths 22 . 24 . 26 and a clock signal path 40 , Each of the address / control signal paths 22 . 24 . 26 is operated by an associated buffer 44 via an associated transmission gate 46 , The passage gates 46 and the clock signal path 40 are driven by a pulse generator circuit 50 directly on the one hand and on a negator 54 on the other hand. The pulse generator circuit 50 generates a clock pulse CLK P on each rising edge of an internal clock signal CLK_INT. The signal CLK P is also sent to a clock input of the buffers 44 coupled to the respective address or control signals from the buffers 44 clock out.
Eine
Ausführungsform
des Impulsgebers 50 ist in 4 dargestellt.
Die Impulsgeberschaltung 50 enthält einen Puffer, der das interne
Taktsignal CLK_INT empfängt
und ein entsprechendes Signal CLKIN ausgibt. Das Signal CLKIN wird
an ein Durchlassgatter 60, über eine herkömmliche
Zeitverzögerungsschaltung 64 an
einen das Signal CLKIN empfangenden Negator 62 und an ein
NAND-Gatter 70 gelegt. Das NAND-Gatter 70 empfängt außerdem das
Ausgangssignal des Negators 62 über einen Negator 66.
Wenn das Signal CLKIN niedrig ist, ist der Ausgang des NAND-Gatters 70 hoch.
Das hohe Signal am Ausgang des NAND-Gatters 70 und ein niedriger
Pegel am Ausgang eines Negators 72, der an den Ausgang
des NAND-Gatters 70 gekoppelt ist, geben das Durchlassgatter 60 frei.
Im Ergebnis wird das niedrige Signal CLKIN an den Ausgang des Impulsgebers 50 gegeben,
um ein niedriges Signal CLKP zu erzeugen.An embodiment of the pulse generator 50 is in 4 shown. The pulser circuit 50 includes a buffer that receives the internal clock signal CLK_INT and outputs a corresponding signal CLKIN. The signal CLKIN is applied to a pass gate 60 , via a conventional time delay circuit 64 to an inverter receiving the signal CLKIN 62 and a NAND gate 70 placed. The NAND gate 70 also receives the output of the inverter 62 over a negator 66 , When the signal CLKIN is low, the output of the NAND gate is 70 high. The high signal at the output of the NAND gate 70 and a low level at the output of an inverter 72 , which connects to the output of the NAND gate 70 coupled, pass the pass gate 60 free. As a result, the low signal CLKIN is applied to the output of the pulse generator 50 given to generate a low signal CLK P.
Wenn
das Signal CLKIN einen Übergang
auf hohen Pegel macht, wird seine Anstiegsflanke unmittelbar über das
freigegebene Durchlassgatter 60 gekoppelt, so dass das
Signal CLKP einen Übergang auf hohen Pegel macht, übereinstimmend
mit der Anstiegsflanke des Signals CLKIN. Der hohe Pegel des Signals
CLKIN wird außerdem
auf den Eingang des NAND-Gatters 70 gegeben. Allerdings
bleibt der Ausgang des Negators 66 für eine Zeitspanne, die der
Verzögerung
der Zeitverzögerungsschaltung 64 entspricht,
auf niedrigem Pegel, so dass das Aus gangssignal des NAND-Gatters 70 auf
hohem Wert bleibt, so dass das Durchlassgatter 60 frei
gegeben bleibt. Nach Verstreichen dieser Verzögerungszeit spanne sind beide
Eingangssignale des NAND-Gatters 70 auf hohem Wert und
bringen dadurch dessen Ausgang auf niedrigen Pegel, was wiederum
das Durchlassgatter 60 sperrt. Außerdem bewegt der niedrige
Pegelausgang des NAND-Gatters 70,
dass der Negator 72 ein hohes Signal abgibt und dadurch einen
NMOS-Transistor 78 einschaltet. Dieser koppelt dann das
Signal CLKP auf Masse. Damit wird ein hoher
Impuls CLKP bei jeder Anstiegsflanke des
Signals CLKIN für
eine Zeitdauer erzeugt, die sich durch die Verzögerung der Zeitverzögerungsschaltung 66 bestimmt,
wie in 5 gezeigt.When the signal CLKIN makes a transition to high level, its rising edge becomes immediately above the enabled pass gate 60 coupled so that the signal CLK P makes a transition to high level, coincident with the rising edge of the signal CLKIN. The high level of the signal CLKIN is also applied to the input of the NAND gate 70 given. However, the output of the inverter remains 66 for a period of time, the delay of the time delay circuit 64 corresponds, at low level, so that the output signal of the NAND gate 70 remains high, so the pass gate 60 remains free. After elapse of this delay time span are both inputs to the NAND gate 70 high and thereby bring its output to low level, which in turn the pass gate 60 locks. In addition, the low level output of the NAND gate moves 70 that the negator 72 emits a high signal and thereby an NMOS transistor 78 turns. This then couples the signal CLK P to ground. Thus, a high pulse CLK P is generated at each rising edge of the signal CLKIN for a period of time determined by the delay of the time delay circuit 66 determines how in 5 shown.
Die
Rückflanke
des Signals CLKIN bewirkt, dass das NAND-Gatter 70 ein
hohes Signal ausgibt und erneut das Durchlassgatter 60 freigibt
und den MNOS-Transistor 78 ausschaltet. Dann wird das Signal
CLKIN durch das Durchlassgatter 60 geschaltet. Da allerdings
das Signal CLKIN auf niedrigen Wert übergegangen ist, bevor das
NAND-Gatter 70 ein hohes Signal ausgegeben hat, hat der Übergang
von hohem auf niedrigem Pegel des Signals CLKIN keine Auswirkung
auf den Ausgang des Impulsgebers 50. Das Signal CLKP des Impulsgebers 50 bleibt daher so
lange auf niedrigem Pegel, bis die nächste Anstiegsflanke des Signals
CLKIN erscheint, wenn ein weiterer Impuls CLKP erzeugt
wird, wie oben erläutert wurde.The trailing edge of the signal CLKIN causes the NAND gate 70 outputs a high signal and again the pass gate 60 releases and the MNOS transistor 78 off. Then, the signal CLKIN passes through the pass gate 60 connected. However, since the CLKIN signal has transitioned to low before the NAND gate 70 has outputted a high signal, the transition from high to low level of the signal CLKIN has no effect on the output of the pulse generator 50 , The signal CLK P of the pulse generator 50 Therefore, it remains at low level until the next rising edge of the signal CLKIN appears when another pulse CLK P is generated, as explained above.
Zurückkehrend
zu der 3, sind sämtliche Signalwege 22–26 und 40 im
Wesentlichen identisch, so dass im Interesse der Kürze die
Struktur und die Arbeitsweise von lediglich dem Signalweg 22 beschrieben
werden. Der Signalweg 22 enthält eine Reihe von Widerständen 90,
die für
die verteilten parasitären
Widerstände
und Kapazitäten
einer Signalleitung stehen. Eine erste Reihe von Negatoren 94, die
mit einer zweiten Reihe von Negatoren 96 abwechseln, sind
an versetzten Stellen innerhalb der Signalleitung angeordnet, die
durch die Widerstände 90 repräsentiert
wird. Sämtliche
Negatoren 94, 96 enthalten (nicht gezeigte) PMOS-Transistoren
(nicht gezeigt) NMOS-Transistoren in der gleichen Konfiguration
wie der in 1 gezeigte Negator 10.
Allerdings besitzen die NMOS-Transistoren der Negatoren 94 der
ersten Reihe eine Kanalbreite, die größer ist als diejenige der PMOS-Transistoren
der Negatoren 94. Im Ergebnis beschleunigen die Negatoren 94 die
Anstiegsflanke und verzögern
die Abfallflanke eines an ihre jeweiligen Eingänge gelegten digitalen Signals.
Die PMOS-Transistoren der Nega toren 96 in der zweiten Reihe
besitzen eine größere Kanalbreite als
die NMOS-Transistoren
der Negatoren 96. Im Ergebnis beschleunigen die Negatoren 96 die
Abfallflanke und verzögern
die Anstiegsflanke eines an ihre jeweiligen Eingänge gelegten digitalen Signals.Returning to the 3 , are all signal paths 22 - 26 and 40 essentially identical, so for the sake of brevity, the structure and operation of only the signaling pathway 22 to be discribed. The signal path 22 contains a number of resistors 90 representing the distributed parasitic resistances and capacities of a signal line. A first set of negators 94 that with a second set of negators 96 alternate, are located at staggered locations within the signal line through the resistors 90 is represented. All negators 94 . 96 include (not shown) PMOS transistors (not shown) NMOS transistors in the same configuration as in 1 shown negator 10 , However, the NMOS transistors of the inverters 94 the first row has a channel width larger than that of the PMOS transistors of the inverters 94 , As a result, the inverters accelerate 94 the rising edge and delay the trailing edge of a digital signal applied to their respective inputs. The PMOS transistors of Nega gates 96 in the second row have a larger channel width than the NMOS transistors of the inverters 96 , As a result, the inverters accelerate 96 the falling edge and delay the rising edge of a digital signal applied to their respective inputs.
Durch
Anordnen eines Negators 94 und anschließendes Abwechseln der Negatoren 94, 96 erzeugt
der Signalweg 22 eine starke Beschleunigung für die Anstiegsflanke
des impulsförmigen
Eingangssignals und verzögert
außerdem
stark die Abfallflanke des impulsförmigen Eingangssignals. Eine
Anstiegsflanke des von dem Impulsgeber 50 ausgegebenen
Signals CRKP dient zur Zwischenspeicherung eines
von dem Eingangspuffer 44 ausgegebenen Eingangssignals,
wobei der Puffer an das Übertragungsgatter 46 gekoppelt
ist. Der hohe Pegel von CLKP ermöglicht
es dem Durchlassgatter 46 außerdem, das aufgefangene Eingangssignal
an den Eingang des ersten Negators 94 des Signalswegs 22 zu leiten.
Wenn das Signal CLKP einen Übergang
auf niedrigen Pegel macht, wird das Durchlassgatter 46 gesperrt,
und es wird eine Signalweg-Rücksetzeinrichtung 98 eingeschaltet.
Auf diese Weise wird am Eingang des Signalwegs 22 ein hoher
Impuls erzeugt, wenn der Eingang des Puffers 44 hohen Pegel hat
und CLKP einen Übergang auf hohen Pegel macht.
Wenn der Eingang des Puffers 44 auf niedrigem Pegel liegt
und das Signal CLKP einen Übergang
auf hohen Pegel macht, bleibt der Eingang des ersten Negators 94 der
Signalweg 22 und verbleibt für einen Taktzyklus auf niedrigem
Pegel. Anschließend
wird nur für
hohe Eingangswerte ein Eingangssignal mit hohem Impuls erzeugt,
und der Standard-Signalpegel ist der niedrige Rückstellpegel, der durch die
Rücksetzeinrichtung 98 vor
einem Übergang
des Signals CLKP auf hohen Wert gesichert wird.By placing an inverter 94 and then alternating the negators 94 . 96 generates the signal path 22 a strong acceleration for the leading edge of the pulsed input signal and also greatly delays the trailing edge of the pulsed input signal. A rising edge of the pulse generator 50 output signal CRK P is for latching one of the input buffer 44 output signal, the buffer to the transmission gate 46 is coupled. The high level of CLKP allows the pass gate 46 in addition, the captured input signal to the input of the first inverter 94 the signal path 22 to lead. When the signal CLK P makes a transition to low level, the pass gate becomes 46 disabled, and there will be a signal path resetting device 98 switched on. This way, at the entrance of the signal path 22 a high pulse is generated when the input of the buffer 44 high level and CLK P makes a transition to high level. If the input of the buffer 44 is at a low level and the signal CLKP makes a transition to high level remains the input of the first inverter 94 the signal path 22 and remains low for one clock cycle. Subsequently, only for high input values, a high pulse input signal is generated, and the standard signal level is the low reset level that is provided by the reset device 98 is secured to a high value before a transition of the signal CLK P.
Durch
Treiben eines vorbestimmten Standard-Logikpegels über den Übertragungsweg,
bevor ein zulässiger
Eingangspegel aus dem Puffer 44 kommt, steht mehr Zeit
zur Verfügung,
in welcher sich der Standard-Signalpegel durch den Übertragungsweg
ausbreiten kann. Dann ist nur ein vom Standardpegel abweichender
Pegel (in diesem Fall ein hoher Pegel) erforderlich, um eine rasche
Ausbreitungszeit durch den Übertragungsweg
zu erreichen, wenn das Signal CLKP einen Übergang auf hohen Pegel ausführt. Das
einzige Erfordernis besteht darin, dass der niedrige Rücksitzpegel
sich durch den Übertragungsweg 22 ausbreiten
muss, bevor das nächste
Signal CLKP durch den Übertragungsweg 40 gelangt,
so dass der Ausgang des Übertragungsweg 22 für den nächsten CLKP-Zyklus niedrigen Pegel hat, wenn der Eingang
des Puffers 44 nicht auf logisch hohem Pegel liegt. Unter
Verwendung eines kurzen Impulses für das Signal CLKP zum
Durchlassen eines hohen Eingangspegels durch den Übertragungsweg 22 und
durch anschließendes
Rücksetzen des
Wegs während
der verbleibenden hohen CLKIN-Zeit und der niedrigen CLKIN-Zeit
wird ein niedriger Standardzustand mit ausreichender Zeit zur Ausbreitung über die Übertragungsleitung 22 garantiert.By driving a predetermined standard logic level over the transmission path before an allowable input level from the buffer 44 comes, there is more time available in which the standard signal level can propagate through the transmission path. Then, only a level other than the standard level (in this case, a high level) is required to achieve a fast propagation time through the transmission path when the signal CLKP makes a high level transition. The only requirement is that the low back seat level be through the transmission path 22 must propagate before the next signal CLK P through the transmission path 40 passes, leaving the output of the transmission path 22 for the next CLK P cycle has low level when the input of the buffer 44 not at a logical high level. Using a short pulse for the signal CLK P to pass a high input level through the transmission path 22 and then resetting the path during the remaining high CLKIN time and the low CLKIN time becomes a low default state with sufficient time to propagate over the transmission line 22 guaranteed.
Wenn
im Betrieb das Signal CLKP hohen Wert hat,
um das Durchlassgatter 46 freizugeben, schaltet der niedrige
Pegel am Ausgang des Negators 54 den NMOS-Transistor 98 aus,
so dass das Ausgangssignal des Puffers 44 an den ersten
Negator 94 in dem Signalweg 22 gelegt werden kann.
Ist allerdings das Signal CLKP niedrig,
so dass das Durchlassgatter 46 gesperrt wird, so schaltet
der hohe Wert am Ausgang des Negators 54 den Transistor 98 ein,
so dass dieser den Eingang des ersten Negators 94 im Signalweg 22 auf
Masse bringt. Im Ergebnis werden sämtliche Eingänge der
Negatoren 94 auf einen logisch niedrigen Pegel voreingestellt, und
die Eingänge
sämtlicher
Negatoren 96 werden auf einen hohen Logikpegel voreingestellt.
Die Voreinstellung der Negatoren 94, 96 auf diese
Logikpegel hat mehrere Effekte. Erstens werden die Eingänge sämtlicher
Negatoren 94, 96 auf einen logischen Pegel eingestellt,
der sie dazu bringt, einen Übergang
mit einer Polarität
auszuführen,
wodurch jeder der Negatoren 94, 96 beschleunigt
wird. Insbesondere wird der Eingang jedes Negators 94 auf
niedrigen Wert voreingestellt, so dass dann, wenn der logische Pegel
des Signals aus dem Puffer 44 die Negatoren 94, 96 zum
Umschalten der logischen Pegel bringt, deren Eingänge von
niedrigem auf hohen Wert übergehen,
was derjenige Übergang
ist, der von den Negatoren 94 beschleunigt wird. In ähnlicher
Weise wird der Eingang jedes der Negatoren 94 auf einen
hohen Wert eingestellt, so dass dann, wenn der logische Pegel des
Signals aus dem Puffer 44 die Negatoren 94, 96 zum
Umschalten der logischen Pegel bringt, deren Eingänge von
hohem auf niedrigen Wert wechseln, was derjenige Übergang
ist, der von den Negatoren 96 beschleunigt wird. Damit
stellt der NMOS-Transistor 98 sämtliche Negatoren 94, 96 auf einen
logischen Pegel ein, aus dem heraus der nachfolgende Übergang
beschleunigt wird.When in operation, the signal CLK P has high value around the pass gate 46 release, the low level switches at the output of the inverter 54 the NMOS transistor 98 off, leaving the output of the buffer 44 to the first negator 94 in the signal path 22 can be placed. However, if the signal CLK P is low, so that the pass gate 46 is disabled, the high value switches at the output of the inverter 54 the transistor 98 one, so that this the entrance of the first negator 94 in the signal path 22 brings to mass. As a result, all inputs of the inverters 94 preset to a logical low level, and the inputs of all inverters 96 are preset to a high logic level. The default setting of the negators 94 . 96 on this logic gel has several effects. First, the inputs of all negators 94 . 96 set to a logic level which causes them to make a transition with one polarity, whereby each of the negators 94 . 96 is accelerated. In particular, the input of each inverter 94 preset to low value, so that when the logic level of the signal from the buffer 44 the negators 94 . 96 to switch the logic levels whose inputs go from low to high, which is the transition made by the inverters 94 is accelerated. Similarly, the input of each of the negators 94 set to a high value, so that when the logic level of the signal from the buffer 44 the negators 94 . 96 to switch the logic levels whose inputs change from high to low, which is the transition made by the inverters 96 is accelerated. This sets the NMOS transistor 98 all negators 94 . 96 to a logic level from which the subsequent transition is accelerated.
Ein
weiterer Vorteil der Voreinstellung der Negatoren 94, 96,
wie sie oben erläutert
wurde, besteht darin, dass keines der durch die Signalwege 22–26 sich
ausbreitenden Signale Nachbarabschnitte besitzt, deren logische
Pegel sich in ent gegengesetzte Richtungen ändern. Wie oben ausgeführt, vergrößert sich
die Ausbreitungsverzögerung
von Signalen, wenn benachbarte Signale Übergänge in entgegengesetzte Richtungen
ausführen.
Als Ergebnis der Voreinstellung der Eingänge der Negatoren 94, 96 werden
nur einige der Signalwege 22–26 umgeschaltet.
Wenn z.B. ein an dem Weg 24 von dem Puffer 44 gelegtes
Signal einen hohen Wert hat, werden sämtliche Negatoren 94, 96 in
dem Signalweg 24 umgeschaltet. Wenn die jeweiligen Signale
von dem betreffenden Puffer an die Wege 22, 26 gelegt
werden und niedrigen Wert haben, wird keiner der Negatoren 94, 96 in
den Signalwegen 22, 26 umgeschaltet. Im Ergebnis
gibt es keine kapazitive Kopplung zwischen Signalübergängen in
einem Weg und entgegengesetzten Signalübergängen in einem benachbarten Weg.
Insbesondere ist ein Segment eines Signalwegs mit einem Übergang
von niedrigem auf hohen Weg nicht einem Segment eines anderen Signalwegs
benachbart, welches einen Übergang
von hohem auf niedrigen Wert vollzieht, und umgekehrt. Schlimmstenfalls
ist ein Übergang
in einem Segment eines Signalwegs einem Segment des anderen Signalwegs
benachbart, wo kein Übergang
stattfindet. Das Fehlen einander entgegengesetzter Übergänge in benachbarten
Segmenten minimiert die Verzögerung
von Kopplungssignalen durch die Signalwege 22–26 zusätzlich.Another advantage of presetting the negators 94 . 96 As explained above, none of these are due to the signaling pathways 22 - 26 propagating signals has neighboring sections whose logic levels change in opposite directions. As stated above, the propagation delay of signals increases when adjacent signals make transitions in opposite directions. As a result of the presetting of the inputs of the inverters 94 . 96 just become some of the signaling pathways 22 - 26 switched. If, for example, one on the way 24 from the buffer 44 signal is high, all inverters become 94 . 96 in the signal path 24 switched. When the respective signals from the respective buffer to the ways 22 . 26 will be placed and have low value, none of the negators 94 . 96 in the signal paths 22 . 26 switched. As a result, there is no capacitive coupling between signal transitions in one path and opposite signal transitions in an adjacent path. In particular, a segment of a signal path with a low-to-high transition is not adjacent to a segment of another signal path which makes a high-to-low transition, and vice versa. In the worst case, a transition in one segment of a signal path is adjacent to a segment of the other signal path where no transition occurs. The lack of opposing transitions in adjacent segments minimizes the delay of coupling signals through the signal paths 22 - 26 additionally.
Das
Ausmaß der
Beschleunigung, die durch die Negatoren 94, 96 erreicht
wird, ist eine Funktion der Anzahl der Negatoren 94, 96 in
dem Signalweg 22. Wie oben erwähnt, ist die Ausbreitungsverzögerung,
d.h. die Signallaufzeit, proportional zu dem Produkt der Kapazität und dem
Widerstand des Signalwegs 22, die wiederum beide direkt
proportional zu dessen Länge
sind. Durch Auftrennen des Signalswegs 22 in mehrere Abschnitte
und durch Einfügen der
Negatoren 94 und 96 zwischen jeden Abschnitt reduzieren
sich die Laufzeiten vom Quadrat der Signalweg-Länge auf die Summe der Längenabschnitte der
verschiedenen Segmente des Signalwegs. Das Ergebnis ist eine verringerte
Signallaufzeit vom Anfang bis zum Ende des Signalwegs 22–26.
Durch Beschleunigen der Anstiegsflanke eines Impulssignals und durch
Verlangsamen der Abfallflanke desselben Impulssignals wird das Signal
effektiv gestreckt. Deshalb ist der Ausgang des Signalwegs 22 entweder niedrig
für ein
niedriges Eingangssignal oder ein hoher Impuls für ein hohes Eingangssignal,
wobei allerdings das hohe Impulsausgangssignal breiter ist als das
hohe Impulseingangssignal. Je größer der
Versatz an den Negatoren 94 und 96 ist, desto
stärker
ist der Ausgangsimpuls gestreckt, und desto stärker wird die aktive Flanke
(in diesem Beispiel die hohe Flanke) beschleu nigt. Durch Versetzen
von Adressen-, Befehls- und Datenleitungen um mehr als die Taktleitungen
können
die Adressen-, Befehls- und Datensignale, die aktiv für sowohl
hohe als auch niedrige Zustände
sind, so gestaltet werden, dass sie gültige Impulszeiten aufweisen,
die beide zusätzlich beschleunigt
sind und stärker
gestreckt sind als das Taktsignal.The extent of the acceleration caused by the negators 94 . 96 is achieved is a function of the number of negators 94 . 96 in the signal path 22 , As mentioned above, the propagation delay, ie the signal propagation time, is proportional to the product of the capacitance and the resistance of the signal path 22 , which in turn are both directly proportional to its length. By separating the signal path 22 into several sections and by inserting the negators 94 and 96 between each section, the transit times reduce from the square of the signal path length to the sum of the lengths of the different segments of the signal path. The result is a reduced signal transit time from the beginning to the end of the signal path 22 - 26 , By accelerating the rising edge of a pulse signal and slowing down the trailing edge of the same pulse signal, the signal is effectively stretched. That is why the output of the signal path 22 either low for a low input signal or a high pulse for a high input signal, however, the high pulse output signal is wider than the high pulse input signal. The larger the offset on the inverters 94 and 96 is, the more the output pulse is stretched, and the more the active edge (in this example the high edge) is accelerated. By shifting address, command and data lines more than the clock lines, the address, command and data signals, which are active for both high and low states, can be made to have valid pulse times, both of which additionally speed up are and are more stretched than the clock signal.
Bei
einer Ausführungsform,
die im Folgenden dargestellt und beschrieben wird, werden die Signalwege 22–26 in
einem Speicherbauelement verwendet, welches von einem Taktsignal
Gebrauch macht, um ein Daten-Gültigkeitsfenster
für ein
Adressen-, Daten- oder Steuersignal zu definieren. In solchen Fällen ist
es von Bedeutung, sicherzustellen, dass ein Takt-Lade-Signal am
Ausgang des Taktsignalwegs 40 innerhalb der Zeit liegt,
in der gültige
Daten in den Ausgängen
der Signalwege 22–26 anstehen.
Wenn das Takt-Lade-Signal die Zeit überschreitet, in der gültige Daten
an den Ausgängen
der Signalwege 22–26 anstehen,
können
möglicherweise gefälschte Daten
von den (in 3 nicht gezeigten) Speicherschaltungen
registriert werden, die an die Ausgänge der Signalwege 22–26 gekoppelt
werden.In one embodiment, shown and described below, the signal paths become 22 - 26 used in a memory device which makes use of a clock signal to define a data valid window for an address, data or control signal. In such cases, it is important to ensure that a clock-loading signal at the output of the clock signal path 40 within the time lies in the valid data in the outputs of the signal paths 22 - 26 queue. If the clock load signal exceeds the time in the valid data at the outputs of the signal paths 22 - 26 may be pending, fake data from the (in 3 not shown) memory circuits which are connected to the outputs of the signal paths 22 - 26 be coupled.
Wie
in 6 gezeigt ist, sind die Negatoren 94, 96 in
dem Taktsignalweg 40 so ausgebildet, dass sie einen geringeren
Versatz als die Negatoren 94, 96 in den anderen
Signalwegen 22–26 haben.
Im Ergebnis verzögert
der Taktsignalweg 40 die Vorderflanke des Signals CLKP in stärkerem
Maße,
als die anderen Signalwege 22–26 die Vorderkanten
der betreffenden digitalen Signale verzögert, die über die Wege 22–25 geleitet
werden. Aufgrund des geringeren Versatzes allerdings verzögert der
Taktsignalweg 40 die Rückflanke
des Signals CLKP in geringerem Ausmaß, als die übrigen Signalwege 22–26 die
Rückflanken
der betreffenden digitalen Signale verzögern, die über diese Wege 22–25 geleitet
werden. Durch passendes Wählen
des Versatzes der Negatoren 94, 96 in dem Taktsignalweg 40 lässt sich
sicherstellen, dass die Gültigkeitsperioden
der digitalen Signale aus den Signalwegen 22–26 das
Takt-Lade-Signal überspreizen.As in 6 shown are the negators 94 . 96 in the clock signal path 40 designed so that they have a smaller offset than the negators 94 . 96 in the other signal ways 22 - 26 to have. As a result, the clock signal path is delayed 40 the leading edge of the signal CLK P to a greater extent than the other signal paths 22 - 26 the leading edges of the respective digital signals are delayed by the paths 22 - 25 be directed. Due to the smaller offset, however, the clock signal path is delayed 40 the trailing edge of the signal CLK P in lower Extent, than the remaining signal paths 22 - 26 delay the trailing edges of the digital signals concerned, via these paths 22 - 25 be directed. By appropriately choosing the offset of the negators 94 . 96 in the clock signal path 40 can be ensured that the validity periods of the digital signals from the signal paths 22 - 26 to spread the clock charge signal.
Eine
alternative Ausführungsform
einer Hochgeschwindigkeits-Ausbreitungsschaltung 150 nach
einer weiteren Ausführungsform
der Erfindung ist in 7 gezeigt. Die Schaltung 150 enthält größtenteils
die gleichen Komponenten, die in der Hochgeschwindigkeits-Signalausbreitungsschaltung 20 nach 3 in
gleicher Anordnung verwendet werden. Die Schaltung 150 unterscheidet
sich von der Schal tung 20 dadurch, dass ein NAND-Gatter 152 anstelle
der Durchlassgatter 46 und des NMOS-Transistor 98 in
der Hochgeschwindigkeits-Ausbreitungsschaltung 20 der 3 vorgesehen
ist. Wenn das Ausgangssignal CLKP der Impulsgeberschaltung 50 niedrigen
Wert hat, hält
das NAND-Gatter 152 den Eingang des Negators 98 auf
niedrigem Pegel, wodurch die gleiche Funktion erfüllt wird
wie durch den Transistor 98 in der Schaltung 20.
Wenn das Ausgangssignal CLKP der Impulsgeberschaltung 50 hohen
Wert hat, wird das NAND-Gatter 152 freigegeben, um als
Negator zu fungieren und die gleiche Funktion zu übernehmen,
die von dem ersten Negator 96 der Schaltung 20 ausgeführt wird.
Im Ergebnis wird der erste Negator 96 der Reihe gemäß Schaltung 20 nicht
benötigt.
Obwohl die Hochgeschwindigkeits-Ausbreitungsschaltung 150 als
durch ein NAND-Gatter 152 implementiert dargestellt ist,
versteht sich, dass andere Schaltungen, beispielsweise ein NOR-Gatter
(nicht dargestellt) verwendet werden können, solange die Polaritäten der
an das Gatter gelegten Schaltung passend eingestellt sind.An alternative embodiment of a high speed propagation circuit 150 according to a further embodiment of the invention is in 7 shown. The circuit 150 contains mostly the same components used in the high-speed signal propagation circuit 20 to 3 be used in the same arrangement. The circuit 150 differs from the scarf tion 20 in that a NAND gate 152 instead of the passage gate 46 and the NMOS transistor 98 in the high-speed propagation circuit 20 of the 3 is provided. When the output signal CLK P of the pulser circuit 50 has low value, holds the NAND gate 152 the entrance of the negator 98 at a low level, thereby performing the same function as through the transistor 98 in the circuit 20 , When the output signal CLK P of the pulser circuit 50 has high value, becomes the NAND gate 152 released to act as negator and to take over the same function as that of the first negator 96 the circuit 20 is performed. As a result, the first negator 96 the row according to the circuit 20 not required. Although the high-speed propagation circuit 150 as by a NAND gate 152 is implemented, it will be understood that other circuits, such as a NOR gate (not shown), may be used as long as the polarities of the circuit applied to the gate are properly adjusted.
Eine
Ausführungsform
eines Speicherbauelements 100 mit einer oder mehreren der
Hochgeschwindigkeits-Signalausbreitungsschaltungen 20 ist in 8 dargestellt.
Das Speicherbauelement 100 ist ein synchroner dynamischer
Schreib-/Lesespeicher (SDRAM), der als ein zentrales Speicherelement eine
linke und eine rechte Bank aus Speicherarrays 111A und 111B enthält. Jedes
der Speicherarrays 111A und 111B enthält mehrere
Speicherzellen (nicht dargestellt), die in Reihen und Spalten angeordnet sind.
Eine Steuerlogikschaltung 112 steuert die Datentransferschritte
in Verbindung mit einem Lese- oder Schreibzugriff zu den Speicherzellen
in den Arrays 111A und 111B. In einer Ausführungsform
besitzt jedes der Arrays 111A und 111B Speicherzellen, die
in 512 Reihen und 256 Spalten mit je 32 Bits angeordnet sind. Das
Speicherbauelement 110 besitzt eine Breite von 32 Bits,
was bedeutet, dass jede Speicheradresse (kombinierte Bank-, Reihen-
und Spaltenadresse) einer 32 Bits umfassenden Speicherzelle in einem
der Arrays 111A und 111B entspricht, wobei ein
(in 8 nicht gezeigter) Prozessor Datenelemente mit
jeweils 32 Bits verarbeitet. Es versteht sich jedoch, dass das Speicherbauelement 100 eine
große
Vielfalt von anderen Ausgestaltungen aufweisen kann.An embodiment of a memory device 100 with one or more of the high speed signal propagation circuits 20 is in 8th shown. The memory device 100 is a Synchronous Dynamic Random Access Memory (SDRAM) that has as a central storage element left and right banks of storage arrays 111A and 111B contains. Each of the storage arrays 111A and 111B contains several memory cells (not shown) arranged in rows and columns. A control logic circuit 112 controls the data transfer steps in conjunction with a read or write access to the memory cells in the arrays 111A and 111B , In one embodiment, each of the arrays has 111A and 111B Memory cells arranged in 512 rows and 256 columns of 32 bits each. The memory device 110 has a width of 32 bits, which means that each memory address (combined bank, row and column address) of a 32-bit memory cell in one of the arrays 111A and 111B corresponds, with a (in 8th not shown) processor processed data elements each having 32 bits. It is understood, however, that the memory device 100 can have a wide variety of other configurations.
Ein
(nicht gezeigter) Systemtaktgeber liefert ein Signal CLK an die
Steuerschaltung 112 des Speicherelements 10. Befehlssignale
werden an die Steuerschaltung 112 gegeben und von einer
Befehlsdekodierschaltung 114 dekodiert. Diese Signale sind im
Stand der Technik bekannt, sie beinhalten Signale wie beispielsweise
CKE (clock enable), CS - (chip select; Chipauswahl) WE - ((write enable;
Schreibfreigabe), RAS (row address strobe; Reihenadressen-Abtastimpuls)
und CAS (column address strobe; Spaltenadressen-Abtastimpuls) Bestimmte
Kombinationen unterschiedlicher Befehlssignale bilden bestimmte
Prozessorbefehle. Beispielsweise kann die Kombination aus CS - niedrig, WE - hoch, RAS - niedrig und CAS - hoch
einen Befehl ACTIVE repräsentieren. Beispiel
für andere
bekannte Befehle beinhalten READ (LESEN), WRITE (SCHREIBEN), NOP
(KEINE OPERATION) und PRECHARGE (VORAUFLADEN). Obwohl der Prozessor
tatsächlich
unterschiedliche Befehlssignale erzeugt, die in Kombination registriert
und dekodiert werden von dem Speicherbauelement 110 als
Befehle, ist es zweckmäßig, die
Befehle so anzusehen, als würden
sie von dem Prozessor geliefert.A system clock (not shown) provides a signal CLK to the control circuit 112 of the memory element 10 , Command signals are sent to the control circuit 112 given by a command decoder circuit 114 decoded. These signals are well known in the art and include signals such as CKE (clock enable), CS (chip select) WE (write enable), RAS (row address strobe) and CAS Column address strobe Certain combinations of different command signals form certain processor commands, for example, the combination of CS low, WE high, RAS low, and CAS high may represent an ACTIVE command Example of other known commands include READ (FIG. READ), WRITE (WRITE), NOP (NO OPERATION), and PRECHARGE. Although the processor actually generates different command signals that are registered and decoded in combination by the memory device 110 as commands, it is convenient to view the commands as if they were supplied by the processor.
Die
Steuerlogikschaltung 112 sendet das interne Taktsignal
CLK_INT sowie verschiedene Steuersignale über Steuerleitungen 113 an
andere Teile des Speicherbauelements 100, entsprechend
dem vom Prozessor gelieferten Befehl. Diese Steuersignale können nicht
nur Zugriffe auf Speicherzellen in den Arrays 11A und 1115 steuern,
sondern außerdem
eine Vielfalt weiterer Funktionen, darunter die Eingabe von Daten
in das Speicherbauelement 100 sowie die Ausgabe von Daten
aus dem Speicherbauelement. Die Länge der Steuerleitungen 113, über die die
Steuersignale geleitet werden, ist beträchtlich groß, und die Leitungen können eng
nebeneinander liegen. Folglich lässt
sich die Hochgeschwindigkeits-Signalausbreitungsschaltung 20a dazu
benutzen, die Kopplung der Steuersignale zu den verschiedenen Speicherkomponenten
zu beschleunigen, wie dies in 8 gezeigt
ist.The control logic circuit 112 sends the internal clock signal CLK_INT and various control signals via control lines 113 to other parts of the memory device 100 , according to the command supplied by the processor. These control signals can not only access memory cells in the arrays 11A and 1115 but also a variety of other functions, including the entry of data into the memory device 100 and the output of data from the memory device. The length of the control lines 113 , through which the control signals are routed, is considerably large, and the lines can be close together. Consequently, the high-speed signal propagation circuit can be realized 20a to speed up the coupling of the control signals to the various memory components, as shown in FIG 8th is shown.
Das
Speicherbauelement 112 ist ebenfalls mit einer Adresse
der Speicherzelle ausgestattet, auf die über einen 10 Bits breiten Adressbus 115 zugegriffen
wird, eingeschlossen eine Bankadresse, die von einem Adressbit BA
spezifiziert wird, und einer Reihen- oder Spaltenadresse, die von
Adressbits A0–A8
spezifiziert wird. Die Adresse wird in ein Adressenregister 116 eingegeben,
welches die Adresseninformation an die Steuerschaltung 112,
einen Reihenadressen-Multiplexer 117 und an eine Spaltenadressen-Zwischenspeicher-
und -Dekodierschaltung 120 liefert.The memory device 112 is also equipped with an address of the memory cell, over which a 10-bit wide address bus 115 including a bank address specified by an address bit BA and a row or column address specified by address bits A0-A8. The address is in an address register 116 which supplies the address information to the control circuit 112 , egg a row address multiplexer 117 and to a column address latch and decoder circuit 120 supplies.
Ansprechend
auf ein oder mehrere Steuersignale von der Steuerschaltung 112 unterzieht
der Reihenadressen-Multiplexer 117 die Reihenadresseninformation
einer Multiplexbildung und liefert sie an eine der beiden Reihenadressen-Zwischenspeicher-
und -Dekodierschaltungen 118a und 118b entsprechend
den Speicherbänken 111A und 111B,
auf die ein Zugriff erfolgen soll. Ansprechend auf ein oder mehrere
Steuersignale von der Steuerschaltung 112 nimmt jede der
Reihen-Zwischenspeicher- und Dekodierschaltungen 118a und 118b eine
von dem Multiplexer 117 kommende Reihenadresse und aktiviert eine
ausgewählte
Reihe von Speicherzellen (nicht gezeigt) in dem Speicherarray 111a und 111b,
wozu eine von mehreren Reihenzugriffsleitungen 122a bzw. 122b ausgewählt wird.
Auch hier können
die Leitungskopplungen des Reihenadressen-Multiplexers 117 zu
den Reihen-Zwischenspeicher- und -Dekodierschaltungen 118a,
b ziemlich lang sein bei gleichzeitig enger Nachbarschaft, so dass
die Ausbreitungsgeschwindigkeit von Adressensignalen über diese
Leitungen reduziert wird. Hochgeschwindigkeits-Signalausbreitungsschaltungen 20b,
c können
daher dazu eingesetzt werden, die Kopplung dieser Adressensignale
aus dem Reihenadressen-Multiplexer 117 zu den Reihen-Zwischenspeicher-
und -Dekodierschaltungen 118a, b zu beschleunigen.In response to one or more control signals from the control circuit 112 undergoes the row address multiplexer 117 multiplexing the row address information and supplying it to one of the two row address latching and decoding circuits 118a and 118b according to the memory banks 111A and 111B which is to be accessed. In response to one or more control signals from the control circuit 112 takes each of the row latch and decoder circuits 118a and 118b one from the multiplexer 117 next row address and activates a selected row of memory cells (not shown) in the memory array 111 and 111b , including one of several row access lines 122a respectively. 122b is selected. Again, the line couplings of the row address multiplexer 117 to the row latch and decoder circuits 118a , b are quite long while being close to each other, so that the propagation speed of address signals over these lines is reduced. High speed signal propagation circuits 20b , c can therefore be used to couple these address signals from the row address multiplexer 117 to the row latch and decoder circuits 118a , b to accelerate.
Ansprechend
auf ein oder mehrere Steuersignale von der Steuerschaltung 112 nimmt
die Spalten-Zwischenspeicher- und -Dekodierschaltung 120 die
von dem Adressenregister 116 gelieferte Spaltenadresse
und wählt
eine der mehreren Spaltenzugriffsleitungen 124a und 124b aus,
die mit einem der Speicherarrays 111a bzw. 111b über eine
der beiden I/A-Schnittstellenschaltungen 126a bzw. 126b gekoppelt
ist. Ansprechend auf ein oder mehrere Steuersignale von der Steuerschaltung 112 wählt jede
der I/A-Schnittstellenschaltungen 126a und 126b die
32 Speicherzellen aus, die der Spaltenstelle in einer aktivierten
Reihe entsprechen. Wie bei den Leitungen von dem Reihenadressen-Multiplexer 112 zu
den Spalten-Zwischenspeicher- und -Dekodierschaltungen, können die
Leitungen von dem Adressenregister 116 zu der Spalten-Zwischenspeicher-
und -Dekodierschaltung 120 lang sein oder eng nebeneinander liegen.
Aus diesem Grund können
die Spaltenadressensignale von dem Adressenregister 116 zu
der Spalten-Zwischenspeicher-
und -Dekodierschaltung 120 über eine Hochgeschwindigkeits-Signalausbreitungsschaltung 20d des
in 3 gezeigten Typs geleitet werden.In response to one or more control signals from the control circuit 112 takes the column latch and decoder circuit 120 that from the address register 116 supplied column address and selects one of the multiple column access lines 124a and 124b out with one of the storage arrays 111 respectively. 111b via one of the two I / O interface circuits 126a respectively. 126b is coupled. In response to one or more control signals from the control circuit 112 selects each of the I / O interface circuits 126a and 126b the 32 memory cells corresponding to the column location in an activated row. As with the lines from the row address multiplexer 112 to the column latch and decoder circuits, the lines may be from the address register 116 to column column latch and decoder 120, or be close together. For this reason, the column address signals may be from the address register 116 to the column latch and decoder circuit 120 via a high-speed signal propagation circuit 20d of in 3 be led type shown.
Die
I/A-Schnittstellenschaltungen 126a und 126b enthalten
(nicht gezeigte) Leseverstärker,
die den logischen Zustand der mit diesen Leseverstärkern über (nicht
gezeigte) Paare komplementärer
Ziffernleitungen gekoppelt sind, bestimmen und verstärken. Die
I/A-Schnittstellenschaltungen 126a und 126b enthalten
außerdem
I/A-Schaltungen, welche Daten zu Datenausgangsregistern 128 und
aus einem Dateneingangsregister 130 leiten, ansprechend auf
ein oder mehrere Steuersignale seitens der Steuerschaltung 112.
Normalerweise sind in den I/A-Schnittstellenschaltungen 126a,
b (nicht gezeigte) Gleichstrom-Leseverstärker enthalten, welche Daten
von den Ziffernleitungs-Leseverstärkern empfangen und die Daten
auf das Datenausgangsregister 128 koppeln. Auch hier können die
Signalwege von den Gleichstrom-Leseverstärkern lang sein und eng nebeneinander
liegen, so dass es wünschenswert
ist, die Datensignale über
die Hochgeschwindigkeits-Signalausbreitungsschaltung 20e zu
koppeln. Die Datenregister 128 und 130 sind mit
einem 32 Bit breiten Datenbus 31 an DQ-Stellen DQO-DQ31
verbunden, um Ausgangsdaten Q0–Q31
zu einem Prozessor zu übertragen
und Eingangsdaten D0–D31 von
einem Prozessor einzugeben, ansprechend auf ein oder mehrere Steuersignale
aus der Steuerschaltung 112. Es versteht sich allerdings,
dass Daten mit einer größeren oder
geringeren Anzahl von Bits alternativ zu dem Speicherbauelement 100 geschickt oder
von diesem empfangen werden können.The I / O interface circuits 126a and 126b includes sense amplifiers (not shown) that determine and amplify the logic state of the pairs of complementary digit lines (not shown) coupled to these sense amplifiers. The I / O interface circuits 126a and 126b also contain I / O circuits which store data to data output registers 128 and from a data input register 130 in response to one or more control signals from the control circuit 112 , Usually in the I / O interface circuits 126a , b) DC sense amplifiers (not shown) which receive data from the digit line sense amplifiers and the data to the data output register 128 couple. Again, the signal paths from the DC sense amplifiers may be long and close together, so it is desirable to have the data signals through the high speed signal propagation circuit 20e to pair. The data registers 128 and 130 are with a 32-bit wide data bus 31 connected to DQ locations DQO-DQ31 to transfer output data Q0-Q31 to a processor and to input input data D0-D31 from a processor in response to one or more control signals from the control circuit 112 , It is understood, however, that data having a greater or lesser number of bits is an alternative to the memory device 100 sent or received by this.
Das
Speicherbauelement 110 enthält eine Auffrisch-Steuerschaltung 132,
die ansprechend auf ein oder mehrere Steuersignale von der Steuerschaltung 112 eine
regelmäßige und
periodische Aktivierung jeder der Reihen in den Speicherzellen der
Arrays 110a und 110b einleitet, um die Daten aufzufrischen,
wie es aus dem Stand der Technik bekannt ist. Ansprechend auf ein
oder mehrere Steuersignale von der Steuerschaltung 112 liest
eine Schaltung der I/A-Schnittstellenschaltung A und B in den Speicherzellen
der aufgefrischten aktivierten Reihe gespeicherte Daten und schreibt
Werte entsprechend den gespeicherten Daten in jede der Speicherzellen
zurück.The memory device 110 includes a refresh control circuit 132 which is responsive to one or more control signals from the control circuit 112 a regular and periodic activation of each of the rows in the memory cells of the arrays 110a and 110b to refresh the data, as known in the art. In response to one or more control signals from the control circuit 112 A circuit of the I / O interface circuits A and B reads data stored in the refreshed activated row memory cells and returns values corresponding to the stored data to each of the memory cells.
Obwohl
mehrere Hochgeschwindigkeits-Signalausbreitungsschaltungen 20a–e an speziellen
Orten des Speicherbauelements 100 dargestellt wurden, versteht
sich, dass eine geringere oder eine größere Anzahl solcher Schaltungen 20 verwendet
werden kann. Außerdem
können
solche Hochgeschwindigkeits-Signalausbreitungsschaltungen 20 an
verschiedenen Stellen oder in unterschiedlichen Typen von Speicherbauelementen
oder anderen digitalen Schaltungen eingesetzt werden.Although several high-speed signal propagation circuits 20a -E at specific locations of the memory device 100 It should be understood that a smaller or a larger number of such circuits 20 can be used. In addition, such high-speed signal propagation circuits 20 be used in various places or in different types of memory devices or other digital circuits.
9 ist
ein Blockdiagramm einer Ausführungsform
eines Computersystems 170, welches von dem in 8 gezeigten
Speicherbauelement 10 Gebrauch macht. Das Computersystem 170 enthält eine Computerschaltung 172 zum
Ausführen
solcher Computerfunktionen wie die Ausführung von Software zur Bewältigung
gewünschter
Berechnungen und Aufgaben. Die Schaltung 172 enthält typischerweise einen
(nicht gezeigten) Prozessor und das dargestellte Speicherbauelement 100.
Ein oder mehrere Eingabegeräte 174,
z.B. eine Tastatur und eine Zeigereinrichtung, sind mit der Computerschaltung 72 über einen
Bus 175 gekoppelt, wodurch eine (nicht gezeigte) Bedienungsperson
manuelle Dateneingaben ausführen
kann. Ein oder mehrere Ausgabegeräte 176 sind mit der
Computerschaltung 172 über den
Bus 175 verbunden, damit die Bedienungsperson durch die
Schaltung erzeugte Daten zur Verfügung gestellt bekommt. Beispiele
für Ausgabegeräte 176 beinhalten
einen Drucker und eine Videoanzeige. Ein oder mehrere Datenspeicher 178 sind
mit der Computerschaltung 172 über den Bus 175 gekoppelt,
um Daten in (nicht dargestellten) externen Speichermedien zu speichern
oder Daten daraus zu empfangen. Beispiele für Speichergeräte 178 und
entsprechende Speichermedien beinhalten Laufwerke, die Festplatten
und Floppy-Disks aufnehmen, Magnetbandrecorder sowie Compact-Disk-Festspeicher (CD-ROM)
in Form von Lesegeräten. 9 Fig. 10 is a block diagram of one embodiment of a computer system 170 which of the in 8th shown memory component 10 Use. The computer system 170 contains a computer circuit 172 to perform such computer functions as the execution of software to cope with desired calculations and tasks. The circuit 172 typically includes a processor (not shown) and the illustrated memory device 100 , One or more input devices 174 For example, a keyboard and a pointing device are connected to the computer circuitry 72 over a bus 175 coupled, whereby an operator (not shown) can perform manual data entries. One or more output devices 176 are with the computer circuit 172 over the bus 175 connected to provide the operator with data generated by the circuit. Examples of output devices 176 include a printer and a video ad. One or more data stores 178 are with the computer circuit 172 over the bus 175 coupled to store or receive data in external storage media (not shown). Examples of storage devices 178 and corresponding storage media include hard disk and floppy disk drives, magnetic tape recorders, and compact disk read-only memory (CD-ROM) in the form of readers.
Man
sieht, dass zwar Ausführungsformen der
Erfindung zum Zweck der Darstellung erläutert wurden, dass aber verschiedene
Abwandlungen möglich
sind, ohne vom Schutzumfang der Erfindung abzuweichen. Die Erfindung
wird also lediglich durch die beigefügten Patentansprüche beschränkt.you
sees that while embodiments of the
Invention have been explained for the purpose of illustration, but that different
Modifications possible
are without departing from the scope of the invention. The invention
is therefore limited only by the appended claims.