DE60133513T2 - Programmable and electrically erasable serial read-out memory by pre-reception - Google Patents

Description

Die vorliegende Erfindung betrifft elektrisch programmiebare und löschbare Speicher, insbesondere EEPROM- und FLASH-Speicher (FLASH-EEPROM).The The present invention relates to electrically programmable and erasable ones Memory, in particular EEPROM and FLASH memory (FLASH EEPROM).

Die vorliegende Erfindung betrifft vor allem ein Verfahren zum Lesen eines Binärwortes in einem Speicher mit seriellem Ein- und Ausgang, einen Schritt des Lesens von Daten im Speicher nach Empfang einer partiellen Leseadresse, der N niederwertige Bits fehlen, um eine vollständige Adresse zu bilden, umfassend.The The present invention relates above all to a method for reading a binary word in a memory with serial input and output, a step of reading of data in memory after receiving a partial read address, the N least significant bits are missing to form a complete address comprising.

Im Patent EP 712 133 , das den nächstgelegenen Stand der Technik darstellt, hat die Anmelderin bereits das Problem dargestellt, das bei integrierten Speichern mit seriellem Zugriff angetroffen wird, dass es fast unmöglich ist, die Lesegeschwindigkeit dieser Speicher den Takten anzupassen, die von den seriellen Bussen vom Synchron-Typ auferlegt werden.In the patent EP 712 133 As the closest prior art, the Applicant has already outlined the problem encountered in integrated serial access memories, that it is almost impossible to match the read speed of these memories to the clocks provided by the synchronous type serial buses be imposed.

Es sei daran erinnert, dass sich die Zeit Tr, die dem Lesen eines Binärwortes in einem Speicher mit seriellem Zugriff zugeordnet wird, zwischen dem Zeitpunkt, wo das letzte Adressenbit vom Speicher empfangen wird, und dem Zeitpunkt erstreckt, zu dem das erste Bit des mit dieser Adresse bezeichneten Wortes vom Speicher ausgegeben wird. Da das Lesen eines Adressenbits im Allgemeinen in der Mitte eines Taktes erfolgt und das Senden eines Datenbits zu Beginn eines Taktes, ist die Zeit Tr mindestens gleich einem halben Takt. Die Zeit Tr liegt in Wirklichkeit bei einem Bus vom Typ Microwire oder I2C in der Größenordnung von 1,5 Takten (da eine Pause von einem Takt zwischen dem Empfang des letzten Adressenbits und dem Senden des ersten Datenbits des gelesenen Wortes zugestanden wird) und liegt bei einem Bus des Typs SPI in der Größenordnung von 0,5 Takten, was den schlimmsten Fall darstellt, was die Anforderungen an die Lesegeschwindigkeit von Speichern betrifft.It be reminded that the time Tr, the reading of a binary word in a memory with serial access is allocated between the time at which the last address bit is received from memory is extended, and the time at which the first bit of the of this address designated word is output from the memory. Since reading an address bit is generally in the middle of a Clock and sending a data bit at the beginning of a clock, the time Tr is at least equal to half a bar. The time Tr is actually located on a type Microwire or I2C bus of the order of magnitude of 1.5 bars (as a pause of one bar between the reception the last address bit and the transmission of the first data bit of the read word) and is located on a bus of the type SPI in the order of magnitude of 0.5 bars, which is the worst case, what the requirements related to the reading speed of memories.

Während der Zeit Tr muss die empfangene Adresse an den Adressendecoder des Speichers angelegt werden, wobei das durch die empfangene Adresse bezeichnete Wort gelesen werden muss. das gelesene Wort in ein Ausgangsregister mit Paralleleingang und seriellem Ausgang geladen werden muss und ein Verschiebungssignal an das Ausgangsregister angelegt werden muss, damit das erste Bit des gelesenen Wortes gesendet wird.During the Time Tr must match the received address to the address decoder of the memory be created, which indicated by the received address Word needs to be read. the read word into an output register must be loaded with parallel input and serial output and a shift signal is applied to the output register must be in order for the first bit of the read word to be sent.

In der Praxis beruht das oben erwähnte Problem auf der Tatsache, dass die Taktfrequenz der seriellen Busse in den letzten Jahren mit der technologischen Entwicklung laufend angestiegen ist. Diese Frequenz lag vor etwa zehn Jahren im Allgemeinen in der Größenordnung von 1 MHz, das bedeutet einen Takt in der Größenordnung einer Mikrosekunde, was im schlimmsten Fall (SPI-Bus) eine Lesezeit Tr in der Größenordnung von 0,5 Mkrosekunden zuweisen würde. Sie liegt zur Zeit häufig in der Größenordnung von 20 MHz, was einen Takt von 50 Nanosekunden bedeutet und eine sehr kurze Lesezeit Tr in der Größenordnung von 25 Nanosekunden.In In practice, the above-mentioned is based Problem on the fact that the clock frequency of the serial buses in recent years with the technological development in progress has risen. This frequency was about ten years ago in general in the order of magnitude of 1 MHz, that is a clock on the order of a microsecond, what in the worst case (SPI bus) a reading time Tr on the order of Would assign 0.5 microseconds. It is currently common in the order of magnitude of 20 MHz, which means a clock of 50 nanoseconds and one very short reading time Tr in the order of magnitude of 25 nanoseconds.

Eine derartige Lesezeit Tr übersteigt die Möglichkeiten zahlreicher EEPROM- oder FLASH-Speicher trotz Vorsehens schneller Leseschaltungen.A such reading time Tr exceeds the possibilities numerous EEPROM or FLASH memory despite providing faster Read circuits.

Um diesem Nachteil Abhilfe zu schaffen, beschreibt das Patent EP 712 133 ein Leseverfahren, das darin besteht, einen Lesevorgang zu veranlassen, bevor alle Adressenbits empfangen sind. Da die Adressenbits im Rhythmus des Taktsignals empfangen werden, ist der Zeitgewinn gleich der Periode des Taktsignals, multipliziert mit der Anzahl N vorgezogener Adressenbits.To remedy this disadvantage, the patent describes EP 712 133 a reading method which is to initiate a read before all address bits are received. Since the address bits are received at the rhythm of the clock signal, the time gain is equal to the period of the clock signal multiplied by the number N of prefixed address bits.

Wenn dieses Verfahren auch an sich vollkommen zufriedenstellend ist, so erfordert es doch, gleichzeitig M Binärwörter mit derselben partiellen Adresse zu lesen, wobei M gleich 2ⁿ ist. Auf diese Weise ist erforderlich, in einem Speicher mit vorgezogenem Lesen eine größere Anzahl Leseschaltungen („sense amplifier”) vorzusehen, als in einem herkömmlichen Speicher. Beispielsweise müssen für um zwei Byte (N = 1, M = 2) vorgezogenens Lesen sechzehn Leseschaltungen vorgesehen werden, anstelle von acht, zweiunddreißig Leseschaltungen anstelle von acht für ein um vier Byte (N = 2, M = 4) vorgezogenes Lesen etc.Although this method is perfectly satisfactory per se, it still requires reading M binary words with the same partial address at a time, where M equals 2 ⁿ . In this way, it is necessary to provide a larger number of sense circuits in a read-ahead memory than in a conventional memory. For example, for read by two bytes (N = 1, M = 2), sixteen read circuits must be provided instead of eight, thirty-two read circuits instead of eight for four byte read (N = 2, M = 4) read, etc.

Derartige Leseschaltungen sind aber komplex und belegen eine nicht unerhebliche Siliziumfläche. Um einen Eindruck zu geben: Eine schnelle Leseschaltung besetzt eine Siliziumfläche, die ungefähr 1000 Speicherzellen entspricht. Die Anzahl an Leseschaltungen zu verdoppeln oder gar zu vervierfachen erfolgt unter Beeinträchtigung der Kompaktheit des Speichers, wobei die verlorene Oberfläche 8000 bis 24000 Speicherzellen entspricht.such Reading circuits are complex and prove a considerable amount Silicon area. To give an impression: A fast read circuit occupied a silicon surface, the approximately 1000 memory cells corresponds. The number of read circuits too double or even quadruple takes place under impairment the compactness of the memory, with the lost surface 8000 corresponds to 24000 memory cells.

Die vorliegende Erfindung beabsichtigt, diesem Nachteil Abhilfe zu schaffen.The The present invention is intended to remedy this disadvantage.

Insbesondere ist ein Gegenstand der vorliegenden Erfindung, ein Verfahren zum vorgezogenen Lesen vorzusehen, das ohne Vervielfachung der Anzahl an Leseschaltungen ausgeführt werden kann.Especially is an object of the present invention, a method for early reading, without multiplication of the number executed on read circuits can be.

Ein anderer Gegenstand der vorliegenden Erfindung besteht darin, Architekturen von EEPROM-Speichern und FLASH-Speichern vorzusehen, die erlauben, ein derartiges Verfahren auszuführen.One Another object of the present invention is architectures from EEPROM memory and FLASH memory provide that allow to carry out such a method.

Um diese Ziele zu erreichen, sieht die vorliegende Erfindung ein Verfahren zum Lesen eines Binärwortes in einem Speicher mit seriellem Ein- und Ausgang vor, einen ersten Schritt des Lesens von Daten im Speicher nach seriellem Empfang einer partiellen Leseadresse, der N niederwertige Bits fehlen, um eine vollständige Adresse zu bilden, umfassend, in dem der erste Leseschritt die Schritte umfasst: gleichzeitiges Lesen der P ersten Bits von M Wörtern des Speichers, die dieselbe partielle Adresse haben; nach Empfang der vollständigen Adresse, Auswählen der P ersten Bits des Wortes, das mit der ersten vollständigen Adresse bezeichnet wird, und Ausgabe dieser Bits am seriellen Ausgang des Speichers; und einen zweiten Leseschritt umfassend, darin bestehend, P folgende Bits des durch die vollständige Adresse bezeichneten Wortes während der Ausgabe der P ersten Bits zu lesen und die P folgenden Bits am seriellen Ausgang des Speichers auszugeben, wenn die P ersten Bits ausgegeben worden sind.Around To achieve these objectives, the present invention provides a method for reading a binary word in a memory with serial input and output before, a first Step of reading data in memory after serial reception a partial read address which lacks N least significant bits a complete Forming address, in which the first reading step the steps includes: simultaneously reading the P first bits of M words of the Memory that has the same partial address; after receiving the complete Choose adress the P first bit of the word that matches the first full address is designated, and output of these bits at the serial output of memory; and comprising a second reading step, consisting in P are the following bits of the full address Word during the output of the P first bits and the P following bits at the serial output of the memory when the P first Bits have been output.

Nach einer Ausführungsform der Erfindung erfolgt das Lesen der P folgenden Bits wie das Lesen der P ersten Bits, indem gleichzeitig P folgende Bits der M Wörter des Speichers gelesen werden, die dieselbe partielle Adresse haben und indem die P folgenden Bits des mit der vollständigen Adresse bezeichneten Wortes ausgewählt werden.To an embodiment According to the invention, the reading of the P following bits is done as reading the P first bits by simultaneously P following bits of the M words of the Memory are read, which have the same partial address and by the P following bits of the full address Word selected become.

Nach einer Ausführungsform der Erfindung, anwendbar auf einen Speicher, in dem die Speicherzellen in Wortzeilen und in Bitzeilen angeordnet sind und die Bitzeilen in Spalten angeordnet sind, enthält das Verfahren einen Schritt, darin bestehend, dass im Speicher Folgendes vorgesehen wird: ein Adressendecoder, der derart angeordnet ist, dass er gleichzeitig nach Anlegen einer vollständigen Adresse an den Decoder P Bitzeilen zu M verschiedenen Spalten auswählt, und ein Verbindungsbus, derart ange ordnet, dass er jede der P ausgewählten Bitzeilen mit einer Leseschaltung verbindet.To an embodiment of the invention, applicable to a memory in which the memory cells in Word lines and in bit strings are arranged and the bit lines in Columns are arranged contains the method one step, consisting in that in memory the following is provided: an address decoder arranged in such a way that he simultaneously after applying a full address to the decoder P selects bit lines to M different columns, and a connection bus, such that it assigns each of the P selected bit lines to a read circuit combines.

Nach einer Ausführungsform der Erfindung erfolgt der Leseschritt dadurch, dass an den Decoder die empfangene partielle Adresse angelegt wird und indem an den niederwertigen Adresseneingängen des Decoders die 2^N möglichen Kombinationen der N letzten Adressenbits durchlaufen werden.According to one embodiment of the invention, the reading step is carried out by applying to the decoder the received partial address and by passing through the 2 ^N possible combinations of the N last address bits at the low-order address inputs of the decoder.

Nach einer Ausführungsform, anwendbar auf einen Speicher, in dem die Speicherzellen in Wortzeilen und in Bitzeilen angeordnet sind, wobei eine Wortzeile eine Speicherseite bildet, enthält das Verfahren einen vorangehenden Schritt, darin bestehend, M Wörter derselben partiellen Adresse in M aneinander anschließende Unterseiten einer Speicherseite zu speichern, jedes Wort in P aneinander anschließende Gruppen von Zellen zu speichern, die jeweils K/P aneinander anschließende Untergruppen von Zellen umfassen, wobei K die Anzahl der Bits jedes Wortes ist, und Bits vom Rang j und j + 1 eines Wortes in aneinander anschließende Zellengruppen zu speichern, und Bits vom Rang j und j + P eines Wortes in aneinander anschließende Untergruppen von Zellen, derart, dass die Wörter in den Unterseiten umgefaltet sind.To an embodiment, applicable to a memory in which the memory cells in word lines and are arranged in bit lines, wherein a word line is a memory page forms, contains the method is a preceding step consisting of M words of the same partial address in M contiguous subpages of a memory page store each word in P contiguous groups of cells, each containing K / P contiguous subgroups of cells, where K is the number of bits of each word, and bits of rank j and j + 1 of a word into contiguous cell groups and bits of rank j and j + p of a word into each other subsequent Subgroups of cells, such that the words folded in the subpages are.

Nach einer Ausführungsform umfasst der Leseschritt einen Vorauswahlschritt, der darin besteht, gleichzeitig in jeder Zellengruppe jeder Unterseite des Speichers alle Zellen zum Lesen auszuwählen, die die Bits der M Wörter mit derselben partiellen Adresse enthalten, und einen Auswahlschritt, der darin besteht, an eine Leseschaltung die Zellen anzuschließen, die eins der P Zielbits jedes der M Wörter enthalten.To an embodiment the reading step comprises a preselection step that consists in simultaneously in each cell group every bottom of the memory all cells to select for reading, the the bits of the M words with the same partial address, and a selection step, which is to connect to a read circuit the cells which one of the P target bits contain each of the M words.

Nach einer Ausführungsform sind die P ersten Bits jedes der gleichzeitig im Speicher gelesenen Wörter höherwertige Bits.To an embodiment For example, the P first bits are each of those read in memory at the same time words higher Bits.

Die vorliegende Erfindung betrifft ebenfalls einen Speicher in einer integrierten Schaltung mit seriellem Ein- und Ausgang, der Mittel umfasst, um nach seriellem Empfang einer partiellen Leseadresse, in der N niederwertige Bits fehlen, um eine vollständige Adresse zu bilden, gleichzeitig die P ersten Bits von M Wörtern des Speichers mit derselben partiellen Adresse zu lesen, nach Empfang der vollständigen Adresse die P ersten Bits des Wortes, das mit der vollständigen Adresse bezeichnet wird, auszuwählen und diese Bits am seriellen Ausgang auszugeben, und P folgende Bits des Wortes, das durch die vollständige Adresse bezeichnet wird, während der Ausgabe der P ersten Bits zu lesen und diese Bits am seriellen Ausgang auszugeben, wenn die P ersten Bits ausgegeben sind.The The present invention also relates to a memory in one integrated circuit with serial input and output, the means comprises, after serially receiving a partial read address, in the N least significant bits are missing to a complete address at the same time the P first bits of M words of the Memory with the same partial address to read after reception the complete Address the P first bits of the word with the full address is designated to select and output these bits at the serial output, and P following bits of the word that goes through the whole Address is called while the output of the P first bits to read and these bits serial Output output when the P first bits are output.

Nach einer Ausführungsform umfasst der Speicher Mittel zu Auswahl einer Gruppe von P Bits unter M Gruppen zu P Bits, die gleichzeitig gelesen wurden, die an einem Befehlseingang die N niederwertigen Bits der vollständigen Adresse empfangen.To an embodiment The memory comprises means for selecting a group of P bits below M groups to P bits that were read at the same time Command input the N low order bits of the complete address receive.

Nach einer Ausführungsform umfasst der Speicher Speicherzellen, die in Wortzeilen und in Bitzeilen angeordnet sind, wobei die Bitzeilen in Spalten angeordnet sind, einen Adressendecoder zur Auswahl der Bitzeilen und einen Verbindungsbus, um ausgewählte Bitzeilen mit Leseschaltungen zu verbinden, wobei der Adressendecoder derart angeordnet ist, dass er gleichzeitig P Bitzeilen zu M verschiedenen Spalten mit derselben partiellen Adresse auswählt, und der Verbindungsbus derart angeordnet ist, dass er jede der P ausgewählten Bitzeilen mit einer Leseschaltung verbindet.To an embodiment The memory includes memory cells arranged in wordlines and bitlines With the bit lines arranged in columns, an address decoder to select the bit lines and a connection bus to select bit lines to connect to read circuits, the address decoder such it is arranged that he at the same time P Bitzeilen to M different Selects columns with the same partial address, and the connection bus is arranged such that it receives each of the P selected bit lines with a read circuit combines.

Nach einer Ausführungsform umfasst der Speicher eine Adressenabfrageschaltung, die dafür eingerichtet ist, während des Lesevorganges eines Wortes die 2^N möglichen Kombinationen der N niederwertigen Bits einer Adresse, die an den Adressendecoder angelegt ist, abzufragen.According to one embodiment, the memory comprises an address polling circuit arranged to poll the 2 ^N possible combinations of the N low order bits of an address applied to the address decoder during the read operation of a word.

Nach einer Ausführungsform umfasst der Speicher Speicherzellen, die in Wortzeilen und in Bitzeilen angeordnet sind, wobei eine Wortzeile eine Speicherseite bildet, und Mittel zum Verschachteln von Bits, dafür eingerichtet, M Wörter derselben partiellen Adresse in M aneinander anschließende Unterseiten einer Speicherseite zu speichern, jedes Wort in P aneinander anschließende Gruppen von Zellen zu speichern, die jeweils K/P aneinander anschließende Untergruppen von Zellen umfassen, wobei K die Anzahl der Bits jedes Wortes ist, und Bits vom Rang j und j + 1 eines Wortes in aneinander anschließende Zellengruppen zu speichern, und Bits vom Rang j und j + P eines Wortes in aneinander anschließende Untergruppen von Zellen, derart, dass die Wörter in den Unterseiten umgefaltet sind.To an embodiment The memory includes memory cells arranged in wordlines and bitlines are where a word line forms a memory page, and means for nesting bits, set up, M words the same partial address in M contiguous subpages store a memory page, each word in P contiguous groups of cells, each containing K / P contiguous subgroups of cells, where K is the number of bits of each word, and bits of rank j and j + 1 of a word into contiguous cell groups and bits of rank j and j + p of a word into each other subsequent Subgroups of cells, such that the words folded in the subpages are.

Nach einer Ausführungsform enthält der Speicher einen Adressendecoder, der Schalter zur Auswahl der Bitzeile umfasst, eine Schaltung zur Programmierung des Speichers, der Latches (LT) umfasst, deren Eingang an einen Datenbus mit K Leitungen angeschlossen ist, wobei die Programmierschaltung M mal K Latches (LT) umfasst, die Bitzeilen derselben Untergruppe von Zellen über Auswahlschalter mit einer gemeinsamen Leitung verbunden sind, jede gemeinsame Leitung an den Ausgang eines Latch angeschlossen ist, und die Latches, deren Ausgänge an Untergruppen von Zellen desselben Ranges angeschlossen sind, die verschiedenen Unterseiten angehören, an dieselbe Leitung des Datenbusses angeschlossen sind.To an embodiment contains the memory is an address decoder, the switch for selecting the Bitzeile includes, a circuit for programming the memory, Latches (LT) whose input is connected to a data bus with K Lines is connected, the programming circuit M times K Latches (LT) includes the bit sequences of the same subgroup of Cells over Selection switches are connected to a common line, each common line is connected to the output of a latch, and the latches, their outputs are connected to subgroups of cells of the same rank, belong to the different sub - pages, to the same line of the Data buses are connected.

Nach einer Ausführungsform weist der Adressendecoder Inhibitionsmittel in der Betriebsart Lesen seiner N niederwertigen Adresseneingänge auf, um gleichzeitig alle Bitzeilen auszuwäh len, die den Bits aller Wörter des Speichers entsprechen, die dieselbe partielle Adresse haben.To an embodiment the address decoder has inhibiting means in the read operating mode of its N least significant address inputs, all at the same time Select bit lines, the bits of all words of the memory having the same partial address.

Nach einer Ausführungsform sind die gemeinsamen Leitungen der Untergruppen von Zellen ein und derselben Zellengruppe über eine Multiplexerschaltung mit ein und derselben Leseschaltung verbunden, Multiplexerschaltung, die derart eingerichtet ist, dass sie eine einzige gemeinsame Leitung auf einmal an die Leseschaltung anschließt, die durch ein Befehlssignal der Multiplexerschaltung bestimmt wird.To an embodiment the common lines of the subgroups of cells are one and the same Cell group over a multiplexer circuit connected to one and the same reading circuit, Multiplexer circuit arranged to provide a single common line at once connects to the reading circuit, the is determined by a command signal of the multiplexer circuit.

Nach einer Ausführungsform wird das Multiplexermittel durch eine Abrufschaltung gesteuert, die derart eingerichtet ist, dass sie im Verlauf eines Lesevorganges eines Wortes alle Multiplexwerte des Befehlssignals durchläuft, derart, dass die gemeinsamen Leitungen jeder Untergruppe einer Zellengruppe eine nach der anderen mit der Leseschaltung verbunden werden.To an embodiment the multiplexer means is controlled by a polling circuit, which is set up in the course of a reading process a word passes through all the multiplex values of the command signal, that the common lines of each subgroup of a cell group one after the other connected to the reading circuit.

Nach einer Ausführungsform umfasst der Speicher einen Speicherblock und Peripherieteile des Speicherblockes, und Mittel zum Verschachteln von Bits, die zwischen dem seriellen Eingang und dem Eingang des Speicherblockes angeordnet und dafür eingerichtet sind, an den Eingang des Speicherblockes zusammengesetzte Wörter anzulegen, die M Gruppen zu P Bits von M verschiedenen Binärwörtern umfassen.To an embodiment the memory comprises a memory block and peripheral parts of the memory block, and means for interleaving bits between the serial Input and the input of the memory block arranged and set up for it are to put compound words at the input of the memory block, which comprise M groups of P bits of M different binary words.

Nach einer Ausführungsform umfasst der Speicher einen flüchtigen Pufferspeicher, dessen Ausgang mit dem Eingang des Speicherblockes verbunden ist, und Mittel zum Einspeichern von Daten in den Pufferspeicher, die im Speicherblock gespeichert werden sollen, und dann zum Speichern der Daten, die vorab im Pufferspeicher gespeichert wurden, im Speicherblock.To an embodiment the memory includes a volatile one Buffer memory whose output is connected to the input of the memory block and means for storing data in the buffer memory, which should be stored in the memory block and then stored the data previously stored in the buffer in the memory block.

Nach einer Ausführungsform enthält der Speicher Mittel zum Speichern von zusammengesetzten Wörtern in den Pufferspeicher, die M Gruppen zu P Bits von M verschiedenen Binärwörtern umfassen, die seriell empfangen wurden.To an embodiment contains the memory means for storing compound words in the cache, the M groups to P bits of M different Include binary words, which were received serially.

Nach einer Ausführungsform ist P gleich K/M, wobei K die Anzahl an Bits ist, die die Wörter umfassen, die im Speicher gespeichert sind, wobei M gleich 2^N ist.In one embodiment, P equals K / M, where K is the number of bits comprising the words stored in memory, where M equals ^2N .

Nach einer Ausführungsform ist N gleich 1 und M gleich 2.To an embodiment N is 1 and M is 2.

Diese Ziele, Merkmale und Vorteile der vorliegenden Erfindung, sowie weitere, werden in der folgenden Beschreibung des erfindungsgemäßen Leseverfahrens und verschiedener Ausführungsformen von Speichern, die erlauben, dieses Verfahren auszuführen, unter Bezugnahme auf die entsprechenden beigefügten Zeichnungen im Einzelnen dargestellt. Es zeigen:These Objects, features and advantages of the present invention, as well as other will be described in the following description of the reading method according to the invention and various embodiments of stores that allow you to perform this procedure Reference to the accompanying accompanying drawings in detail shown. Show it:

1 schematisch das erfindungsgemäße Leseverfahren. 1 schematically the reading method according to the invention.

2 den Aufbau einer EEPROM-Speicherebene, 2 the structure of an EEPROM memory level,

3 den Aufbau eines erfindungsgemäßen EEPROM-Speicherblockes, 3 the structure of an EEPROM memory block according to the invention,

4 das elektrische Schaltbild eines in 3 als Block dargestellten Teiles, 4 the electrical diagram of an in 3 as part of a block,

5 den Aufbau eines erfindungsgemäßen seriellen Speichers, ausgehend vom Speicherblock der 3, 5 the structure of a serial memory according to the invention, starting from the memory block of 3 .

6 das elektrische Schaltbild eines in 5 als Block dargestellten Teiles, 6 the electrical diagram of an in 5 as part of a block,

7A bis 7L verschiedene elektrische Signale zur Erläuterung der Arbeitsweise des Speichers der 5, 7A to 7L various electrical signals to explain the operation of the memory of 5 .

8 ist ausgelassen, 8th is left out,

9 zeigt den Aufbau eines erfindungsgemäßen FLASH-Speicherblockes, 9 shows the structure of a FLASH memory block according to the invention,

10 ist ausgelassen, 10 is left out,

11 den Aufbau eines erfindungsgemäßen seriellen Speichers, ausgehend vom Speicherblock der 9, 11 the structure of a serial memory according to the invention, starting from the memory block of 9 .

12 ist ausgelassen, 12 is left out,

13 den Aufbau eines herkömmlichen FLASH-Speicherblockes, der eine erfindungsgemäße Bit-Verschachtelung aufweist, 13 the structure of a conventional FLASH memory block having a bit interleaving according to the invention,

14 den Aufbau eines erfindungsgemäßen seriellen Speichers, ausgehend vom Speicherblock der 13, und 14 the structure of a serial memory according to the invention, starting from the memory block of 13 , and

15 den Aufbau eines erfindungsgemäßen Pufferspeichers, der in 14 als Block dargestellt ist. 15 the construction of a buffer memory according to the invention, the 14 is shown as a block.

I/Beschreibung des erfindungsgemäßen LeseverfahrensI / description of the reading method according to the invention

1 stellt sehr schematisch einen Speicher MEM1 dar und dient der Erläuterung des erfindungsgemäßen Leseverfahrens. Der Speicher MEM1 umfasst einen seriellen Eingang DIN, ein Schieberegister REG1, einen Speicherblock 10, eine Auswahlschaltung MUX1, die am Ausgang des Speicherblockes 10 angeordnet ist, ein Schieberegister REG2 und einen seriellen Ausgang DOUT. Adressen werden am Eingang DIN empfangen und die im Speicher gelesenen Wörter werden am Ausgang DOUT ausgegeben. Das Register REG1 umfasst einen seriellen Eingang, der an den Eingang DIN angeschlossen ist, und einen Parallelausgang, der an den Speicherblock 10 angeschlossen ist. Das Register REG2 umfasst einen Paralleleingang, der über eine Schaltung MUX1 mit dem Ausgang des Speicherblockes 10 verbunden ist, und einen seriellen Ausgang, der mit dem Ausgang DOUT des Speichers MEM1 verbunden ist. Die Daten werden mit Hilfe der Register REG1 und REG2 Bit für Bit im Rhythmus eines Taktsignals CLK empfangen und ausgegeben. 1 represents very schematically a memory MEM1 and serves to explain the reading method according to the invention. The memory MEM1 comprises a serial input DIN, a shift register REG1, a memory block 10 , a selection circuit MUX1, which is at the output of the memory block 10 is arranged, a shift register REG2 and a serial output DOUT. Addresses are received at the input DIN and the words read in the memory are output at the output DOUT. The register REG1 comprises a serial input connected to the input DIN and a parallel output connected to the memory block 10 connected. The register REG2 comprises a parallel input, which via a circuit MUX1 to the output of the memory block 10 is connected, and a serial output, which is connected to the output DOUT of the memory MEM1. The data is received and output bit by bit with the aid of the registers REG1 and REG2 in the rhythm of a clock signal CLK.

Das erfindungsgemäße Leseverfahren umfasst in an sich herkömmlicher Weise einen Schritt des Lesens von M Binärwörtern W₀, W₁, ... W_M zu einem Zeitpunkt, zu dem die empfangene Adresse ADR₁ partiell ist und nur höherwertige Bits A_J, A_J-1, A_J-2, ... A_N+1, A_N umfasst, denen N niederwertige Bits A_N-1, A_N-2, ... A₀ fehlen, um eine vollständige Adresse ADR zu bilden.The reading method according to the invention comprises, in a conventional manner, a step of reading M binary words W ₀ , W ₁ , ... W _M at a time when the received address ADR _{1 is} partial and only higher order bits A _J , A _J-1 , A _J-2 ,... A _{N + 1} , A _N , where N are low-order bits A _N-1 , A _N-2 ,... A ₀ , to form a complete address ADR.

Erfindungsgemäß besteht dieser Schritt darin, die P ersten Bits der Wörter W₀, W₁, ... W_M mit derselben partiellen Adresse ADR1 zu lesen, also Bitgruppen P₁(W₀), P₁(W₁), ... P1(W_M), statt gleichzeitig alle Bits zu lesen, die jedes der M Wörter umfasst. Wenn die empfangene Adresse vollständig ist, wird die Bitgruppe P₁(W_i) des Wortes W_i, das mit der vollständigen Adresse ADR bezeichnet wird, aus der Menge der gleichzeitig gelesenen Bitgruppen ausgewählt, indem an die Auswahlschaltung MUX1 die N niederwertigen Adressenbits A_N-1, A_N-2, ... A₀ angelegt werden, die während des Ablaufs des ersten Lesevorganges empfangen wurden, die eine Auswahladresse ADR₂ bilden.According to the invention, this step consists in reading the P first bits of the words W ₀ , W ₁ ,... W _M with the same partial address ADR ₁ , that is to say bit groups P ₁ (W ₀ ), P ₁ (W ₁ ), ... P1 (W _M ), instead of simultaneously reading all the bits comprising each of the M words. When the received address is complete, the bit group P ₁ (W _i ) of the word W _i denoted by the full address ADR is selected from the set of simultaneously read bit groups by supplying to the selecting circuit MUX1 the N low order address bits A _{N -1} , A _N-2 , ... A ₀ , which were received during the course of the first read, forming a selection address ADR ₂ .

Während die P Bits der Bitgruppe P(W_i) eins nach dem anderen am Ausgang DOUT ausgegeben werden, werden die P folgenden Bits des Wortes im Speicher gelesen, das mit der vollständigen Adresse bezeichnet wird. Dieser zweite Leseschritt erfolgt vorzugsweise wie der erste, indem gleichzeitig die P folgenden Bits der M Wörter des Speichers gelesen werden, die dieselbe partielle Adresse haben, d. h. die Bitgruppen P₂(W₀), P₂(W₁), ... P₂(W_M), und dann eine Bitgruppe P₂(W_i) mit Hilfe der Auswahladresse ADR2 ausgewählt wird. Die Bits der Gruppe P₂(W_i), die dem Wort W_i entsprechen, das mit der vollständigen Adresse ADR bezeichnet wird, werden am Ausgang DOUT ausgegeben, wenn die P ersten Bits ausgegeben worden sind. Dieser Leseschritt wird wiederholt, bis alle Bits des mit der vollständigen Adresse bezeichneten Wortes ausgegeben sind.While the P bits of the bit group P (W _i ) are output one by one at the output DOUT, the P following bits of the word are read in the memory designated by the complete address. This second reading step is preferably the same as the first one by simultaneously reading the P following bits of the M words of the memory having the same partial address, ie, the bit groups P ₂ (W ₀ ), P ₂ (W ₁ ), ... P ₂ (W _M ), and then a bit group P ₂ (W _i ) is selected by means of the selection address ADR2. The bits of the group P ₂ (W _i ) corresponding to the word W _i denoted by the full address ADR are output at the output DOUT when the P first bits have been output. This reading step is repeated until all bits of the word designated by the complete address are output.

Auf diese Weise erfolgt das Lesen eines Binärwortes W_i erfindungsgemäß in K/P gleichzeitigen Leseschritten von M Gruppen zu P Bits P₁(W_i), P₂(W_i), P₃(W_i), ... P_K/P(W_i), wobei K die Anzahl der Bits ist, die jedes der Wörter im Speicher umfasst, wobei K/P notwendigerweise eine ganze Zahl ist. Die Anzahl der Bits, die in jedem Leseschritt gleichzeitig im Speicher gelesen werden, ist gleich dem Produkt von P mit M (wobei M gleich 2^N ist). Vorzugsweise ist P gleich K/M, also K/2^N, so dass die Gesamtzahl der in jedem Leseschritt gleichzeitig im Speicher gelesenen Bits gleich K ist. Mit anderen Worten erfordert das erfindungsgemäße Verfahren nur K Leseschaltungen, d. h. dieselbe Anzahl an Leseschaltungen, wie ein herkömmlicher Speicher, der Wörter zu K Bits enthält und ohne vorgezogenes Lesen arbeitet.In this way, the reading of a binary word W _i according to the invention is carried out in K / P simultaneous reading steps from M groups to P bits P ₁ (W _i ), P ₂ (W _i ), P ₃ (W _i ), ... P _{K / P} (W _i ), where K is the number of bits comprising each of the words in memory, where K / P is necessarily an integer. The number of bits simultaneously read in memory in each read step is equal to the product of P with M (where M equals 2 ^N ). Preferably, P equals K / M, that is K / 2 ^N , so that the total number of bits read in memory simultaneously in each reading step is equal to K. In other words, the method according to the invention requires only K read circuits, ie the same number of read circuits as a conventional memory containing words of K bits and operating without a fast read.

Wenn davon ausgegangen wird, dass die Adressenbits im Maß eines Bits pro Taktzyklus empfangen werden, was in der Praxis der Fall ist, gilt für die Zeit Tr, die zum Lesen der ersten Bitgruppe P₁(W_i) und Ausgeben der ersten Bits am Ausgang DOUT zugewiesen ist: Tr = NT + kT,wobei T die Taktperiode ist und kT die Zeit, die zwischen dem Empfang des letzten Adressenbits A₀ und dem Senden des ersten Datenbits verläuft. Es sei daran erinnert, dass der Parameter k herkömmlicherweise bei einem SPI-Bus (dem schlimmsten Fall) gleich 0,5 ist und bei einem Microwire- oder I2C-Bus gleich 1,5. Die Anzahl N entspricht so der Anzahl an Taktzyklen, die beim ersten Leseschritt gegenüber Verfahren ohne vorgezogenes Lesen gewonnen werden.Assuming that the address bits are received in the order of one bit per clock cycle, which is the case in practice, the time Tr valid for reading the first bit group P ₁ (W _i ) and outputting the first bits at the output DOUT is assigned: Tr = NT + kT, where T is the clock period and kT is the time between the receipt of the last address bit A ₀ and the transmission of the first data bit. Recall that the parameter k is conventionally 0.5 for a worst-case SPI bus and 1.5 for a Microwire or I2C bus. The number N thus corresponds to the number of clock cycles which are obtained in the first reading step compared to methods without a read-ahead.

Im Übrigen ist die Zeit Ts, die zum Lesen der folgenden Bitgruppen P₂(W_i), P₃(W_i), ... P_K/P(W_i) zugeordnet ist, maximal gleich Ts = PTund hängt nur von der Zahl P der Bits jeder Gruppe ab.Incidentally, the time Ts associated with reading the following bit groups P ₂ (W _i ), P ₃ (W _i ), ... P _{K / P} (W _i ) is at most equal Ts = PT and depends only on the number P of bits of each group.

Da die Zahlen N und P Parameter des erfindungsgemäßen Verfahrens sind, steigt die Lesezeit Tr der ersten Bitgruppe in Abhängigkeit von N, bis die Zeit Ts kleiner wird, als die Zeit Tr. Von diesem Wert ab stellt also nicht mehr die Zeit Tr, die zum Lesen der ersten Bitgruppe zur Verfügung steht, eine Begrenzung dar, sondern die Zeit Ts, die zum Lesen der folgenden Bitgruppen zur Verfügung steht.There the numbers N and P are parameters of the method according to the invention increases the reading time Tr of the first group of bits as a function of N until the time Ts becomes smaller than the time Tr. From this value off so sets no longer the time Tr available to read the first bit group, a limitation, but the time Ts, to read the following Bit groups available stands.

Das erfindungsgemäße Verfahren kann also für einen gegebenen Wert N folgendermaßen zusammengefasst werden:

• – M = 2^N
• – K/P ist eine ganze Zahl,
• – P ist vorzugsweise gleich K/M, also K/2^N, um eine konstante Anzahl K an Leseschaltungen im Vergleich zu einem herkömmlichen Speicher beizubehalten, der Wörter zu K Bits umfasst,
• – die Zeit Tr, die für das Lesen der ersten Bitgruppe zugeordnet ist, ist gleich NT + kT,
• – die Zeit Ts, die für das Lesen der folgenden Bitgruppen zugeordnet ist, ist gleich PT, also (K/M)T,
• – die optimale Lesezeit Tr wird erreicht, wenn Ts kleiner wird, als Tr, also: (K/M)T ≤ NT + kT

The method according to the invention can therefore be summarized as follows for a given value N:

• - M = 2 ^N
• - K / P is an integer,
• P is preferably equal to K / M, ie K / 2 ^N , in order to maintain a constant number K of read circuits as compared to a conventional memory comprising words of K bits.
• The time Tr assigned for reading the first bit group is equal to NT + kT,
• The time Ts assigned for reading the following bit groups is equal to PT, that is (K / M) T,
• The optimal reading time Tr is reached when Ts becomes smaller than Tr, thus: (K / M) T ≤ NT + kT

Daraus folgt, dass K/M ≤ N + kalso K/2N ≤ N + koder K ≤ 2N(N + k) It follows that K / M≤N + k so K / 2 N ≤N + k or K ≤ 2 N (N + k)

Wenn beispielsweise K = 8 Bits und k = 0,5 gilt, ist die optimale Zahl N gleich 2, M gleich 4, P gleich 2 und umfasst das erfindungsgemäße Verfahren 4 Lesezyklen von 4 Gruppen zu 2 Bits, die unter 4 Binärwörtern ausgewählt wurden, die dieselbe partielle Adresse haben. Die für das Lesen der ersten Gruppe zugeordnete Zeit Ts beträgt 2,5 Taktzyklen (statt 0,5 Taktzyklen ohne vorgezogenes Lesen) und die für das Lesen der drei folgenden Bitgruppen zugeordnete Zeit beträgt 2 Taktzyklen. In der Praxis ist es jedoch nicht unbedingt erforderlich, die optimale Lesezeit zu suchen. Die Wahl N = 1 führt in den meisten Fällen zu einem ausreichenden Zeitgewinn (1 Taktzyklus), um das eingangs dargestellte Problem zu lösen.If For example, K = 8 bits and k = 0.5, is the optimal number N is 2, M is 4, P is 2 and comprises the process according to the invention 4 read cycles from 4 groups to 2 bits selected from 4 binary words, which have the same partial address. The for reading the first group assigned time Ts is 2.5 clock cycles (instead of 0.5 clock cycles without advanced reading) and the for the time allocated for reading the three following bit groups is 2 clock cycles. In practice, however, it is not absolutely necessary to have the optimal one To seek reading time. The choice N = 1 leads in most cases a sufficient time gain (1 clock cycle) to the above Solve a problem.

Im Folgenden werden verschiedene Ausführungsformen von elektrisch programmierbaren und löschbaren Speichern beschrieben, die erlauben, dieses Verfahren auszuführen, ohne aus den Augen zu verlieren, dass das ursprüngliche Ziel der vorliegenden Erfindung darin besteht, den Aufbau von Speichern mit vorgezogenem Lesen zu vereinfachen, indem die Anzahl an Leseschaltungen verringert wird. Mit anderen Worten darf der Aufbau erfindungsgemäßer Speicher nicht zu komplex sein, weil dadurch der Vorteil verlorenginge, der mit der Verringerung der Anzahl an Leseschaltungen verbunden ist.in the Below are various embodiments of electrical programmable and erasable Save described that allow to perform this procedure without lose sight of the original purpose of the present Invention consists in the construction of memories with early Simplify reading by reducing the number of read circuits becomes. In other words, the structure of inventive memory may not too complex, because it would lose the advantage of associated with the reduction in the number of read circuits.

Zur Vereinfachung wird die unten folgende Beschreibung verschiedener Ausführungsformen erfindungsgemäßer Speicher erfolgen, indem N gleich 1 gewählt wird und M gleich 2. Eine vollständige Adresse wird 16 Bits A₁₅ bis A₀ umfassen, wobei das Bit A₀ die Auswahladresse darstellt und die Bits A₁₅–A₁ die partielle Adresse. Vorzugsweise sind die P ersten Bits jedes der gleichzeitig im Speicher gelesenen Wörter die höherwertigen Bits, die im Allgemeinen als Erste auf einen seriellen Bus gelegt werden.For simplicity, description will be given below of various embodiments of memory in accordance with the invention by selecting N equal to 1 and M equal to 2. A complete address will comprise 16 bits A ₁₅ to A ₀ , bit A _{0 representing} the selection address and bits A ₁₅ -A _{1 is} the partial address. Preferably, the P first bits of each of the words simultaneously read in memory are the high order bits, which are generally first put on a serial bus.

II/Ausführung des Verfahrens in einem EEPROM-SpeicherII / execution of the procedure in one EEPROM memory

A/Aufbau einer EEPROM-SpeicherebeneA / Structure of an EEPROM memory level

Zur Erinnerung zeigt 2 schematisch und teilweise das Herz eines EEPROM-Speichers oder die EEPROM-„Speicherebene” 20. Die Speicherebene 20 umfasst eine Vielzahl von Speicherzellen die matrixförmig angeordnet und mit Wortleitungen WL_i und Bitleitungen BL_j verbunden sind. Jede Zelle CE_i,j umfasst einen Floating-Gate-FGT-Transistor und einen Zugriffstransistor TA. Das Gate G des Zugriffstransistors TA ist mit einer Wortleitung WL_i verbunden, sein Drain D ist mit einer Bitleitung BL_j verbunden, wobei seine Source S mit dem Drain D des Transistors FGT verbunden ist. Das Gate G des Transistors FGT ist über eine Gate-Steuerleitung CGL und einen Gate-Steuertransistor CGT mit einer Leitung zur Spaltenauswahl CLk verbunden und seine Source S ist mit einer Sourceleitung SL verbunden, wobei das Gate des Transistors CGT mit der Wortleitung WL_i verbunden ist. Auf diese Weise sind die Speicherzellen CE_i,j derselben Wortzeile/-leitung WL_i in Spalten des Ranges k angeordnet und bilden Wörter W_i,k, im Allgemeinen Bytes, die mit Hilfe der Spaltenauswahlleitung CL_k und der Wortleitung WL_i zum Lesen ausgewählt werden können, mit der sie verbunden sind.As a reminder shows 2 schematically and partially the heart of an EEPROM memory or the EEPROM "memory level" 20 , The storage level 20 comprises a plurality of memory cells arranged in matrix form and connected to word lines WL _i and bit lines BL _j . Each cell CE _{i, j} comprises a floating gate FGT transistor and an access transistor TA. The gate G of the access transistor TA is connected to a word line WL _i , its drain D is connected to a bit line BL _j , its source S being connected to the drain D of the transistor FGT. The gate G of the transistor FGT is connected through a gate control line CGL and a gate control transistor CGT to a column selection line CLk and its source S is connected to a source line SL, the gate of the transistor CGT being connected to the word line WL _i , In this way, the memory cells CE _{i, j of the} same word line / line WL _{i are arranged} in columns of the rank k and form words W _{i, k} , in general bytes, selected for reading by means of the column selection line CL _k and the word line WL _i can be with whom they are connected.

In einer derartigen EEPROM-Speicherebene besteht ein Lösch- oder Programmiervorgang einer Zelle im Injizieren oder Entfernen elektrischer Ladungen durch den Tunneleffekt in das Floating Gate des Transistors FGT der Zelle. Ein gelöschter FGT-Transistor weist eine positive Schwellenspannung VT1 auf und ein programmierter FGT-Transistor eine negative Schwellenspannung VT2. Wenn eine Lesespannung Vread, die zwischen VT1 und VT2 liegt, an sein Gate angelegt wird, bleibt ein gelöschter Transistor gesperrt, was durch Konvention einer logischen „1" entspricht, und wird ein programmierter Transistor leitend, was durch Konvention einer logischen „0" entspricht. Der Löschvorgang erfolgt durch Anlegen einer Löschspannung Vpp in der Größenordnung von 12 bis 20 V an das Gate G des FGT-Transistors, während die Sourceleitung SL an Masse liegt. Der Programmiervorgang erfolgt durch Anlegen einer Programmierspannung Vpp über den Zugriffstransistor TA an den Drain D des Transistors FGT, während das Gate an Masse liegt. Die Ladungsübergänge durch Tunneleffekt erfolgen mit einem Gitterstrom fast gleich Null, wobei eine große Anzahl an EEPROM-Speicherzellen gleichzeitig gelöscht oder programmiert werden können.In such an EEPROM memory plane, an erase or programming operation of a cell in injecting or removing electrical charges by the tunneling effect into the floating gate of the transistor FGT of the cell. An erased FGT transistor has a positive threshold voltage VT1 and a programmed FGT transistor has a negative threshold voltage VT2. When a read voltage Vread lying between VT1 and VT2 is applied to its gate, an erased transistor remains locked, which by convention corresponds to a logical "1", and a programmed transistor becomes conductive, which by convention The erase operation is performed by applying an erase voltage Vpp of the order of 12 to 20 V to the gate G of the FGT transistor while the source line SL is grounded Access transistor TA to the drain D of the transistor FGT while the gate is grounded, and the tunneling charge transitions are made with a grid current close to zero, whereby a large number of EEPROM memory cells can be erased or programmed simultaneously.

B/Aufbau eines erfindungsgemäßen EEPROM-SpeicherblockesB / construction of an EEPROM memory block according to the invention

3 zeigt einen erfindungsgemäßen Speicherblock 21, der eine EEPROM-Speicherebene 20 ähnlich derjenigen umfasst, die soeben beschrieben wurde. Zur Erhöhung der Klarheit der Figur wurden nur zwei Spalten COL₀, COL₁ der Speicherebene 20 und vier Wortzeilen WL₀ bis WL₄ im Einzelnen dargestellt. Die Spalten COL₀, COL₁ umfassen jeweils acht Bitzeilen, BL₀ bis BL₇ bzw. BL₈ bis BL₁₃. Im Folgenden beschränken wir uns auf die Beschreibung des Aufbaus des Speicherblockes 21 unter Bezug auf die Spalten COL₀ und COL₁, wobei sich dieser Aufbau selbstverständlich in den anderen Spalten der Speicherebene wiederholt. Es sind die Bits b₀ bis b₇ von zwei Binärwörtern W₀, W₁ mit den Koordinaten WL₀/COL₀ bzw. WL₀/COL₁ und den Adressen 0000_H und 0001_H (Hexadezimaldarstellung) dargestellt. Diese Bits werden mit b₀(W₀) bis b₇(W₀) bzw. b₀(W₁) bis b₇(W₁) bezeichnet. 3 shows a memory block according to the invention 21 containing an EEPROM memory level 20 similar to that just described. To increase the clarity of the figure, only two columns COL ₀ , COL _{1 of} the memory level 20 and four word lines WL ₀ to WL _{4 are shown} in detail. The columns COL ₀ , COL ₁ each comprise eight bit lines, BL ₀ to BL ₇ and BL ₈ to BL _13, respectively. In the following, we restrict ourselves to the description of the structure of the memory block 21 with reference to columns COL ₀ and COL ₁ , this structure being of course repeated in the other columns of the memory plane. The bits b ₀ to b ₇ of two binary words W ₀ , W ₁ with the coordinates WL ₀ / COL ₀ and WL ₀ / COL ₁ and the addresses 0000 _H and 0001 _H (hexadecimal representation) are shown. These bits are designated b ₀ (W ₀ ) to b ₇ (W ₀ ) and b ₀ (W ₁ ) to b ₇ (W ₁ ).

Der Speicherblock 21 umfasst in herkömmlicher Weise außer der Speicherebene 20 einen Zeilendecoder ADEC1, einen Spaltendecoder BDEC1, Leseschaltungen SA₀ bis SA₇ und eine Program mierschaltung PGRC1. Der Decoder ADEC1 empfängt am Eingang höherwertige Adressenbits, hier acht Bits A₈ bis A₁₅ (d. h. 256 Wortzeilen) und wählt an seinem Ausgang eine der Wortzeilen WL_i aus, die mit der empfangenen Adresse bezeichnet wird, wobei die Gesamtheit an Wörtern einer Wortzeile eine Seite der Speicherebene 20 bildet. Der Decoder BDEC1 empfängt niederwertige Adressenbits, hier acht Bits A₀ bis A₇ (d. h. 256 Spalten), die die Adresse einer Spalte definieren, d. h. die Adresse eines Wortes in einer Seite.The memory block 21 includes in a conventional manner except the memory plane 20 a row decoder ADEC1, a column decoder BDEC1, read circuits SA ₀ to SA ₇ and a program ming circuit PGRC1. The decoder ADEC1 receives at the input high-order address bits, here eight bits A ₈ to A ₁₅ (ie 256 word lines) and selects at its output one of the word lines WL _i , which is denoted by the received address, wherein the total of words of a word line one Side of the storage level 20 forms. The decoder BDEC1 receives low order address bits, here eight bits A ₀ through A ₇ (ie 256 columns) which define the address of a column, ie the address of a word in a page.

Im Speicherblock 21 sind ein Lesepfad und ein Schreibpfad zu erkennen. Erfindungsgemäß erlaubt der Lesepfad, durch Anlegen einer vollständigen Adresse Gruppen von P Bits von M Binärwörtern auszugeben, die dieselbe partielle Adresse haben, d. h. hier vier Bits von zwei Wörtern. Der Schreibpfad, dessen Aufbau später in Erinnerung gerufen wird, ist an sich bekannt.In the memory block 21 are a read path and a write path to recognize. According to the invention, by applying a complete address, the read path allows groups of P bits of M to output binary words having the same partial address, that is, four bits of two words. The writing path, the structure of which will be recalled later, is known per se.

Lesepfad:Read path:

Der Spaltendecoder BDEC1 umfasst einen Decodierblock CDEC1 und Auswahltransistoren TS₀ bis TS₁₅, die vom Decodierblock CDEC1 gesteuert werden. Jede Bitzeile BL0 bis BL15 ist über einen Auswahltransistor TS₀ bis TS₁₅, einen Lesetransistor TR₀ bis TR₁₅ und einen Verbindungsbus RB mit einer Leseschaltung SA₀ bis SA₇ verbunden. Der Bus RB umfasst acht Leitungen RB₀ bis RB₇, wobei jede Leitung mit einer Leseschaltung SA₀ bis SA₇ verbunden ist. Die Lesetransistoren TR₀ bis TR₁₅, die mit den Transistoren TS₀ bis TS₁₅ in Reihe geschaltet sind, werden durch ein Signal READ (Gatesteuerung) gesteuert, das zum Lesen auf 1 gesetzt wird.The column decoder BDEC1 comprises a decoding block CDEC1 and selection transistors TS ₀ to TS ₁₅ , which are controlled by the decoding block CDEC1. Each bit line BL0 to BL15 is connected via a selection transistor TS ₀ to TS ₁₅ , a read transistor TR ₀ to TR ₁₅ and a connection bus RB to a read circuit SA ₀ to SA ₇ . The bus RB comprises eight lines RB ₀ to RB ₇ , each line being connected to a reading circuit SA ₀ to SA ₇ . The read transistors TR ₀ to TR ₁₅ , which are connected in series with the transistors TS ₀ to TS ₁₅ , are controlled by a signal READ (gate control), which is set to 1 for reading.

Erfindungsgemäß werden die Auswahltransistoren TS₄ bis TS₇ der Bitzeilen BL₄ bis BL₇ der Spalte COL₀ und die Auswahltran sistoren TS₁₂ bis TS₁₅ der Bitzeilen BL₁₂ bis BL₁₅ der Spalte COL₁ durch den Ausgang SCL₁ (Auswahl der Spalte 1) des Decodierblockes CDEC1 gesteuert. Die Auswahltransistoren TS₀ bis TS₃ der Bitzeilen BL₀ bis BL₃ der Spalte COL₀ und die Auswahltransistoren TS₈ bis TS₁₁ der Bitzeilen BL₈ bis BL₁₁ der Spalte COL₁ werden durch den Ausgang SCL₀ (Auswahl der Spalte 0) des Decodierblockes CDEC1 gesteuert. Weiterhin erfindungsgemäß sind die Bitzeilen des Rangs j und j + 4 (also j + P) jeder Spalte durch den Verbindungsbus RB mit derselben Leseschaltung SA_j verbunden, während die Bitzeilen desselben Ranges von zwei Wörtern mit derselben partiellen Adresse (Bits A₁₅–A₁ identisch) mit verschiedenen Leseschaltungen verbunden sind.According to the invention, the selection transistors TS ₄ to TS _{7 of} the bit lines BL ₄ to BL _{7 of} the column COL ₀ and the selection transistors TS ₁₂ to TS _{15 of} the bit lines BL ₁₂ to BL _{15 of} the column COL ₁ through the output SCL ₁ (selection of column 1 ) of the decoding block CDEC1. The selection transistors TS ₀ to TS _{3 of} the bit lines BL ₀ to BL _{3 of} the column COL ₀ and the selection transistors TS ₈ to TS _{11 of} the bit lines BL ₈ to BL _{11 of} the column COL ₁ are defined by the output SCL ₀ (selection of column 0) of Decoding block CDEC1 controlled. Furthermore, according to the invention, the bit sequences of rank j and j + 4 (ie j + P) of each column are connected to the same read circuit SA _j by the connection bus RB, while the bit strings of the same rank of two words are connected to the same partial address (bits A ₁₅ -A ₁ identical) are connected to different read circuits.

Zusammenfassend sind die Bitzeilen hier über einen Auswahltransistor und einen Lesetransistor mit den Leseschaltungen in der Weise verbunden, die unten in der Tabelle 1 beschrieben wird. Tabelle 1 Bitzeilen: Verbunden mit (*): BL₀, BL₄ (Wort W₀) SA₀ BL₁, BL₅ (Wort W₀) SA₁ BL₂, BL₆ (Wort W₀) SA₂ BL₃, BL₇ (Wort W₀) SA₃ BL₄, BL₈ (Wort W₁) SA₄ BL₅, BL₉ (Wort W₁) SA₅ BL₆, BL₁₀(Wort W₁) SA₆ BL₇, BL₁₁(Wort W₁) SA₇ In summary, the bit lines here are connected via a selection transistor and a read transistor to the read circuits in the manner described below in Table 1. Table 1 Bit lines: Attached to (*): BL ₀ , BL ₄ (word W ₀ ) SA ₀ BL ₁ , BL ₅ (word W ₀ ) SA ₁ BL ₂ , BL ₆ (word W ₀ ) SA ₂ BL ₃ , BL ₇ (word W ₀ ) SA ₃ BL ₄ , BL ₈ (word W ₁ ) SA ₄ BL ₅ , BL ₉ (word W ₁ ) SA ₅ BL ₆ , BL ₁₀ (word W ₁ ) SA ₆ BL ₇ , BL ₁₁ (word W ₁ ) SA ₇

So veranlasst beim Lesen (READ = 1) das Anlegen einer geraden Adresse (A₀ = 0) an den Decoder BDEC1 das Lesen der vier höherwertigen Bits von zwei Wörtern, die dieselbe partielle Adresse haben, und das Anlegen einer ungeraden Adresse (A₀ = 1) bewirkt das Lesen der vier niederwertigen Bits zweier Wörter, die dieselbe partielle Adresse haben. Beispielsweise veranlasst das Anlegen der Adresse 0000_H an die Decoder ADEC1, BDEC1 das Lesen der Bits b₇ bis b₄ jedes Wortes W₀, W₁, die an die Ausgänge der Schaltungen SA₇ bis SA₀ gelegt werden, und das Anlegen der Adresse 0001_H an die Decoder veranlasst das Lesen der Bits b₃ bis b₀ jedes Wortes W₀, W₁.Thus, when reading (READ = 1), the application of an even address (A ₀ = 0) to the decoder BDEC1 causes the four high order bits of two words having the same partial address to be read and an odd address (A ₀ = 1) causes the reading of the four least significant bits of two words having the same partial address. For example, the application of the address causes 0000 _H to the decoder ADEC1, BDEC1 reading the bits b ₇ to b ₄ each word W _0, W _1, which are applied to the outputs of the circuits SA ₇ to SA ₀ and the application of the address 0001 _H to the decoder causes the reading of bits b ₃ to b _{0 of} each word W ₀ , W ₁ .

Ganz allgemein unterscheidet sich ein erfindungsgemäßer EEPROM-Speicherblock also vom Stand der Technik durch die Tatsache, dass das Anlegen einer vollständigen oder partiellen Adresse, gefolgt vom Lesesignal READ, das Lesen der Gruppen zu P Bits von M Wörtern mit derselben partiellen Adresse veranlasst.All In general, an inventive EEPROM memory block thus differs from the prior art by the fact that the application of a complete or partial address, followed by read signal READ, reading of groups to P bits of M words with the same partial address.

Schreibpfad:Write path:

Die Programmierschaltung PGRC1 umfasst in herkömmlicher Weise mehrere Latches LT, die während der Zellenprogrammierperioden mit der hohen Spannung Vpp versorgt werden. Die Anzahl an Latches LT ist hier gleich der Anzahl an Bitzeilen der Speicherebene, um die gleichzeitige Programmierung aller Wörter einer Wortzeile zu ermöglichen (Programmierung im Seitenmodus). Der Ausgang jedes Latch LT ist an eine Bitzeile BL angeschlossen und sein Eingang ist an eine Leitung des Datenbusses DB angeschlossen. Die Latches LT, die mit den Bitzeilen BL₀ bis BL₇ der Spalte COL₀ verbunden sind, werden durch den Ausgang SCL₀ des Decodierblockes CDEC1 aktiviert, die Latches LT, die mit den Bitzeilen BL₈ bis BL₁₅ der Spalte COL₁ verbunden sind, werden durch den Ausgang SCL₁ des Decodierblockes CDEC1 aktiviert etc. Jeder Latch LT gibt die Programmierspannung Vpp aus, wenn er vom Decodierblock CDEC1 aktiviert wird, wenn das Bit an seinem Eingang gleich 1 ist.The programming circuit PGRC1 conventionally includes a plurality of latches LT which are supplied with the high voltage Vpp during the cell programming periods. The number of latches LT is here equal to the number of memory level bits in order to allow the simultaneous programming of all the words of a word line (programming in page mode). The output of each latch LT is connected to a bit line BL and its input is connected to a line of the data bus DB. The latches LT connected to the bit lines BL ₀ to BL _{7 of} the column COL ₀ are activated by the output SCL _{0 of} the decoding block CDEC1, the latches LT connected to the bit lines BL ₈ to BL _{15 of} the column COL ₁ are activated by the output SCL _{1 of} the decoder block CDEC1, etc. Each latch LT outputs the program voltage Vpp when it is activated by the decode block CDEC1 when the bit at its input is 1.

Gemeinsame Elemente für Schreiben und Lesen:Common elements for writing and reading:

Die Programmierschaltung PGRC1 umfasst ebenfalls Latches LTC, die die Vorspannung der Zeilen der Spalte COL_j sicherstellen, die mit den Drains der Gatesteuertransistoren CGT verbunden sind. Diese Latches LTC werden hier im Lesemodus verwendet, um die Spannung Vcc auszugeben, und werden im Programmier- oder Löschmodus verwendet, um eine Spannung gleich Null (Programmierung) auszugeben oder die Spannung Vpp (Löschen). Erfindungsgemäß wird jeder Latch LTC im Lesemodus durch irgendeinen der Ausgänge des Decodierblockes CDEC1 aktiviert, die dieselbe partielle Adresse haben, wie die Spalte, der der Latch zugeordnet ist. So werden beispielsweise die Latches LTC₀, LTC₁ der Spalten COL₀, COL₁ durch irgendeinen der beiden Ausgänge SCL₀, SCL₁ des Decodierblockes CDEC1 aktiviert. Im Programmier- oder Löschmodus dagegen wird jeder Latch LTC ausschließlich durch den Ausgang SCL₀, SCL₁ aktiviert, der der Spalte entspricht, der er zugeordnet ist.The programming circuit also includes latches PGRC1 LTC to ensure the biasing of the rows of the COL column _j which are connected to the drains of the gate control transistors CGT. These latches LTC are used here in read mode to output the voltage Vcc and are used in program or erase mode to output a voltage equal to zero (programming) or the voltage Vpp (erase). According to the invention, each latch LTC in the read mode is activated by any of the outputs of the decode block CDEC1 which have the same partial address as the column to which the latch is assigned. For example, the latches LTC ₀ , LTC _{1 of} the columns COL ₀ , COL ₁ are activated by any one of the two outputs SCL ₀ , SCL _{1 of} the decoder block CDEC1. In programming or erase mode, on the other hand, each latch LTC is activated only by the output SCL ₀ , SCL ₁ corresponding to the column to which it is assigned.

Ein Ausführungsbeispiel des Latch LTC₀ ist in 4 schematisch dargestellt. Der Latch LTC₀ umfasst einen Inverterbaustein mit Speicher ICELL, der aus zwei gegeneinander geschalteten Invertern besteht, deren Ausgang das Gate eines Transistors T1 steuert. Die Source des Transistors T1 ist an den Transistor CGT angeschlossen und empfängt während der Zellenlöschvorgänge an seinem Drain die Spannung Vpp, während der Programmiervorgänge eine Spannung gleich Null (Masse) oder während der Lesevorgänge die Spannung Vcc. Der Eingang der Zelle ICELL ist durch zwei Inversionszweige an Masse angeschlossen, wobei der erste Zweig einen Transistor T2 umfasst, der durch das Auswahlsignal SCL₀ gesteuert wird, und der zweite zwei Transistoren T3, T4 in Reihe geschaltet aufweist, die durch das Signal READ bzw. das Auswahlsignal SCL₁ gesteuert werden.An embodiment of the latch LTC ₀ is in 4 shown schematically. The latch LTC ₀ comprises an inverter module with memory ICELL, which consists of two inverters connected in series, the output of which controls the gate of a transistor T1. The source of the transistor T1 is connected to the transistor CGT and receives during its cell erase operations at its drain the voltage Vpp, during the programming operations a voltage equal to zero (ground) or during the readings the voltage Vcc. The input of the cell ICELL is connected to ground by two branches of inversion, the first branch comprising a transistor T2 controlled by the selection signal SCL ₀ and the second two Transistors T3, T4 connected in series, which are controlled by the signal READ and the selection signal SCL ₁ .

Im Programmier- oder Löschmodus ist das Signal READ gleich 0 und nur das Signal SCL₀ kann den Eingang des ICELL-Gatters auf 0 setzen, um den Ausgang des Latch LTC0 zu aktivieren. Der Transistor T1 wird dann leitend und legt den Transistor CGT an Masse (Zellenprogrammierung) oder an die Spannung Vpp (Zellenlöschen). Im Lesemodus (READ = 1) erlaubt der Übergang auf 1 eines beliebigen der Signale SCL₀, SCL₁, den Eingang der Zelle ICELL auf 0 zu setzen. Der Transistor T1 wird leitend und verbindet den entsprechenden Transistor CGT mit der Spannung Vcc.In program or erase mode, the signal READ is equal to 0 and only the signal SCL ₀ can set the input of the ICELL gate to 0 to activate the output of the latch LTC0. The transistor T1 then becomes conductive and sets the transistor CGT to ground (cell programming) or to the voltage Vpp (cell clearing). In the read mode (READ = 1), the transition to 1 of any one of the signals SCL ₀ , SCL ₁ allows the input of the cell ICELL to be set to 0. The transistor T1 becomes conductive and connects the corresponding transistor CGT to the voltage Vcc.

C/Aufbau eines erfindungsgemäßen EEPROM-SpeichersC / construction of an EEPROM memory according to the invention

Im Vorangehenden wurde ein EEPROM-Speicherblock 21 beschrieben, der dafür vorgesehen ist, beim Anlegen einer geraden Adresse (A₀ = 0) vier höherwertige Bits von zwei Wörtern mit derselben partiellen Adresse auszugeben und beim Anlegen einer entsprechenden ungeraden Adresse (A₀ = 1) vier niederwertige Bits dieser beiden Wörter. Wie bereits erwähnt, ist dieser Lesemodus ein besonderer Fall des gleichzeitigen Lesens von Gruppen von P Bits in M Wörtern, die dieselbe partielle Adresse haben, wenn N = 1, M = 2 und P = 4. Im Folgenden wird gezeigt, wie die Eigenschaften des Speicherblockes in dynamischer Weise ausgenutzt werden können, um das erfindungsgemäße Verfahren auszuführen.The foregoing has been an EEPROM memory block 21 described, which is intended, upon application of an even address (A ₀ = 0), four high-order bits of two words output with the same partial address, and upon application of a corresponding odd address (A ₀ = 1) four low order bits of the two words. As already mentioned, this read mode is a special case of simultaneously reading groups of P bits in M words having the same partial address when N = 1, M = 2, and P = 4. The following shows how the properties of the Memory block can be exploited in a dynamic manner to carry out the inventive method.

5 stellt schematisch einen erfindungsgemäßen seriellen Speicher MEM2 dar, der eine serielle Eingangsschnittstelle DIN und eine serielle Ausgangsschnittstelle DOUT umfasst, die hier an einen SPI-Bus angeschlossen sind. Der Speicher MEM2 besteht aus dem EEPROM-Speicherblock 21, dem verschiedene Peripherieteile hinzugefügt wurden, die die Behandlung der Datenströme am Ein- und Ausgang sicherstellen, sowie die Ausführung des erfindungsgemäßen Verfahrens. Unter diesen verschiedenen Peripherieteilen sind Schieberegister RA1, RA2, RIN mit seriellem Eingang und Parallelausgang zu erkennen, eine Adressenabrufschaltung SCAN1, eine Auswahlschaltung MUX1, ein Schieberegister RS mit Paralleleingang und seriellem Ausgang und ein Sperrregister LTS. Die gesamte Einheit wird durch eine Zentraleinheit UC mit festverdrahteter Logik oder Mikroprozessor gesteuert. 5 schematically illustrates a serial memory MEM2 according to the invention, comprising a serial input interface DIN and a serial output interface DOUT, which are connected here to an SPI bus. The memory MEM2 consists of the EEPROM memory block 21 , to which various peripheral parts have been added, which ensure the handling of the data streams at the input and output, as well as the execution of the method according to the invention. Among these various peripheral parts are shift registers RA1, RA2, RIN with serial input and parallel output, an address fetch circuit SCAN1, a selector circuit MUX1, a shift register RS with parallel input and serial output and a lock register LTS. The entire unit is controlled by a central unit UC with hardwired logic or microprocessor.

Der serielle Eingang des Registers RA1, hier von 15 Bits, ist an die Schnittstelle DIN angeschlossen und sein Parallelausgang gibt die Adressenbits A₁₅ bis A₁ aus. Die Bits A₁₅ bis A₈ werden an die entsprechenden Eingänge des Zeilendecoders ADEC1 gelegt und die Bits A₇ bis A₁ an die entsprechenden Eingänge des Spaltendecoders BDEC1. Der serielle Eingang des Registers RA2, hier von 1 Bit, ist mit der Schnittstelle DIN verbunden und sein Ausgang gibt das Adressenbit A₀ aus. Das Bit A₀ wird an den Steuereingang der Schaltung MUX1 angelegt. Das Bit A₀ wird ebenfalls an den Eingang der Schaltung SCAN1 angelegt, deren Ausgang mit dem Adresseneingang A₀ des Spaltendecoders BDEC1 verbunden ist. Der serielle Eingang des Registers RIN von 8 Bits ist an die Schnittstelle DIN angeschlossen und sein Parallelausgang mit dem Eingang der Zentraleinheit UC und dem Eingang der Programmierschaltung PGRC1 (Speicherblock 21) verbunden. Der Eingang der Auswahlschaltung MUX1 ist mit den Ausgängen der Leseschaltungen SA₀ bis SA₇ (Speicherblock 21) verbunden und ihr Ausgang ist an den Paralleleingang des Schieberegisters RS angeschlossen. Der serielle Ausgang des Registers RS ist an den Eingang des Registers LTS angeschlossen, dessen Ausgang mit der Schnittstelle DOUT verbunden ist.The serial input of the register RA1, here of 15 bits, is connected to the interface DIN and its parallel output outputs the address bits A ₁₅ to A ₁ . The bits A ₁₅ to A ₈ are applied to the corresponding inputs of the row decoder ADEC1 and the bits A ₇ to A ₁ to the corresponding inputs of the column decoder BDEC1. The serial input of the register RA2, here of 1 bit, is connected to the interface DIN and its output outputs the address bit A ₀ . The bit A ₀ is applied to the control input of the circuit MUX1. The bit A ₀ is also applied to the input of the circuit SCAN1 whose output is connected to the address input A _{0 of} the column decoder BDEC1. The serial input of the register RIN of 8 bits is connected to the interface DIN and its parallel output to the input of the central unit UC and the input of the programming circuit PGRC1 (memory block 21 ) connected. The input of the selection circuit MUX1 is connected to the outputs of the read circuits SA ₀ to SA ₇ (memory block 21 ) and its output is connected to the parallel input of the shift register RS. The serial output of the register RS is connected to the input of the register LTS whose output is connected to the interface DOUT.

Die Schaltung SCAN1, die in 6 im Einzelnen dargestellt ist, umfasst einen Frequenzteiler 23, der am Eingang das Taktsignal CLK des SPI-Busses empfängt, sowie zwei „UND"-Gatter 24, 25, einen Inverter 26 und ein „ODER"-Gatter 27. Der Teiler 23, hier ein Teiler durch 4 (da P = 4), empfängt das Signal READ an seinem Rückstellungseingang RST und gibt ein Signal QCLK aus, dessen Frequenz viermal langsamer ist, als das Taktsignal CLK. Das Signal QCLK wird an einen Eingang des Gatters 24 angelegt, dessen anderer Eingang das Signal READ empfängt. Das Gatter 25 empfängt an seinen Eingängen das niederwertige Adressenbit A₀ und das invertierte Signal/READ, das vom Gatter 26 ausgegeben wird. Das Gatter 27 empfängt am Eingang die Ausgänge der Gatter 24, 25 und gibt ein Bit A₀' aus.The circuit SCAN1, which in 6 is shown in detail, comprises a frequency divider 23 , which receives at the input the clock signal CLK of the SPI bus, as well as two "AND" gates 24 . 25 , an inverter 26 and an "OR" gate 27 , The divider 23 , here a divider by 4 (since P = 4), receives the signal READ at its reset input RST and outputs a signal QCLK whose frequency is four times slower than the clock signal CLK. The signal QCLK is applied to an input of the gate 24 whose other input receives the signal READ. The gate 25 receives at its inputs the low order address bit A ₀ and the inverted signal / READ from the gate 26 is issued. The gate 27 receives at the entrance the outputs of the gates 24 . 25 and outputs a bit A ₀ '.

Am Ausgang der Schaltung SCAN1 kopiert das Bit A₀' das niederwertige Bit A₀, wenn das Signal READ auf 0 liegt (Gatter 24 gesperrt, Schaltung SCAN1 transparent) oder kopiert das Signal QCLK, wenn das Signal READ auf 1 liegt (Gatter 25 gesperrt, Schaltung SCAN1 aktiv). Das Signal QCLK hegt während der ersten vier Taktzyklen nach dem Übergang des Signals READ auf 1 auf 0, und geht dann für die vier folgenden Taktzyklen auf 1 über etc.At the output of the circuit SCAN1, the bit A ₀ 'copies the low-order bit A ₀ when the signal READ is at 0 (gate 24 disabled, circuit SCAN1 transparent) or copies the signal QCLK when the signal READ is at 1 (gate 25 disabled, circuit SCAN1 active). The signal QCLK is at 1 during the first four clock cycles after the transition of the signal READ, and then goes to 1 for the next four clock cycles, etc.

Im Folgenden wird wieder auf 5 Bezug genommen. Die allgemeine Arbeitsweise des Speichers MEM2, was die Behandlung der Datenströme am Eingang angeht und die Ausführung von Schreibvorgängen, ist an sich bekannt und wird nicht im Einzelnen beschrieben. Die Operationscodes [CODE_OP] der auszuführenden Befehle werden Bit für Bit im Register RIN durch aufeinanderfolgende Lade- und Registerschiebevorgänge empfangen und dann zum Decodieren an die Zentraleinheit UC gesandt. Die empfangenen, im Speicherblock abzuspeichernden Daten [DATA_IN] werden ebenfalls im Register RIN empfangen und dann an den Eingang der Programmierschaltung PGRC1 angelegt. Die Speicher- oder Leseadressen von Wörtern werden in den Registern RA1 und RA2 empfangen.The following will be up again 5 Referenced. The general operation of the memory MEM2, as far as the handling of the data streams at the input and the execution of write operations, is known per se and is not described in detail. The operation codes [CODE _OP ] of the instructions to be executed are received bit by bit in the register RIN by successive load and register shift operations and then sent to the central unit UC for decoding. The received data [DATA _IN ] to be stored in the memory block is also received in the register RIN and then applied to the input of the programming circuit PGRC1. The memory or read addresses of words are received in the registers RA1 and RA2.

Die Arbeitsweise des Speichers MEM2 im Lesemodus ist in den 7A bis 7L dargestellt, die die folgenden Signale zeigen, die von der Zentraleinheit UC ausgegeben werden:

• – CLK: Synchronisationstaktsignal
• – DIN: Daten (Adressenbits), die an der Schnittstelle DIN empfangen werden
• – LRA1: Laden eines Bits in das Register RA1
• – SRA1: Verschieben des Registers RA1 um ein Bit
• – READ: Lesesignal
• – LRA2: Laden eines Bits in das Register RA2
• – A₀': von der Schaltung SCAN1 ausgegebenes Signal
• – INCR: Inkrementieren des Registers RA2
• – LRS: paralleles Laden des Registers RS
• – SRS: Verschieben des Registers RS um ein Bit
• – LLTS: Laden eines Bits in das Register LTS
• – DOUT: Daten (Bits eines Wortes), die an die Schnittstelle DIN geschickt werden.

The operation of the memory MEM2 in the read mode is in the 7A to 7L showing the following signals output from the central unit UC:

• - CLK: synchronization clock signal
• - DIN: data (address bits) received at the interface DIN
• LRA1: Loading a bit into register RA1
• - SRA1: Shift register RA1 by one bit
• - READ: read signal
• LRA2: Loading a bit into register RA2
• A ₀ ': signal output from the circuit SCAN1
• INCR: increment the register RA2
• - LRS: parallel loading of register RS
• - SRS: Move register RS by one bit
• LLTS: Load a bit in the register LTS
• - DOUT: Data (bits of a word) sent to the DIN interface.

Diese Figuren zeigen den Lesevorgang nach Empfang des Operationscodes [CODE_READ] des Lesebefehls und Empfang der ersten Adressenbits A₁₅ bis A₄. Der Empfang dieser Adressenbits, dargestellt in den 7A bis 7D, erfolgt durch die Schritte Laden (LRA1) des Registers RA1 in der Mitte eines Taktzyklus und Verschieben (SRA1) des Registers RA1 am Ende des Taktzyklus. Das vorletzte Adressenbit A1 wird im Register RA1 gespeichert und das letzte Bit A₀ wird im Register RA2 gespeichert (Signal LRA2, 7F).These figures show the reading operation after receiving the operation code [CODE _READ ] of the read command and receiving the first address bits A ₁₅ to A ₄ . The receipt of these address bits, represented in the 7A to 7D is done by the steps Loading (LRA1) of the register RA1 in the middle of a clock cycle and shifting (SRA1) of the register RA1 at the end of the clock cycle. The penultimate address bit A1 is stored in the register RA1 and the last bit A ₀ is stored in the register RA 2 (signal LRA2, 7F ).

Das Signal READ (7E) wird im Wesentlichen zu dem Zeitpunkt gesendet, zu dem das Bit A₁ ins Register RA1 geladen wird. Zu diesem Zeitpunkt ist das Register RA1 voll und enthält die partielle Adresse A₁₅–A₁. Der Übergang des Signals READ auf 1 aktiviert die Schaltung SCAN1, die für eine Dauer von vier Taktzyklen CLK ein Bit A₀' gleich 0 ausgibt (7G). Der Speicherblock 21 empfängt so eine gerade Adresse, während der Eingang A₀ des Decodierblockes auf 0 gesetzt wird. Der Speicherblock gibt die vier höherwertigen Bits b₇ bis b₄ jedes Wortes W₀, W₁ mit derselben partiellen Adresse aus, die sich an den Ausgängen der Schaltungen SA₇ bis SA₀ wiederfinden (5). Wenn das Bit A₀ empfangen und im Register RA2 gespeichert ist (7F), liegt das Bit A₀ für die Auswahl der Bitgruppe b₇–b₄ des durch die vollständige Adresse bezeichneten Wortes am Steuereingang der Schaltung MUX1 an. Im Wesentlichen zum selben Zeitpunkt wird das Ladesignal LRS ans Register RS angelegt (7J). Dieses wird also mit der ausgewählten Bitgruppe b₇–b₄ geladen und das Bit b₇ an seinem Ausgang ausgegeben. Auf der abfallenden Flanke des Taktzyklus, d. h. 0,5 Taktzyklen nach Empfang des letzten Adressenbits A₀, wird das Signal LLTS des Ladens des Ausgangsregisters LTS ausgegeben (7K) und das Bit b₇ wird an der Schnittstelle DOUT ausgegeben.The signal READ ( 7E ) is sent substantially at the time the bit A _{1 is} loaded into the register RA1. At this time, the register RA1 is full and contains the partial address A ₁₅ -A ₁ . The transition of the signal READ to 1 activates the circuit SCAN1, which outputs a bit A ₀ 'equal to 0 for a duration of four clock cycles CLK ( 7G ). The memory block 21 thus receives an even address while the input A _{0 of} the decoder block is set to 0. The memory block outputs the four high-order bits b ₇ to b _{4 of} each word W ₀ , W ₁ with the same partial address, which are found at the outputs of the circuits SA ₇ to SA ₀ ( 5 ). If bit A _{0 is} received and stored in register RA2 ( 7F ), bit A ₀ for selecting bit group b ₇ -b ₄ of the word designated by the complete address is present at the control input of circuit MUX1. At substantially the same time, the load signal LRS is applied to the register RS ( 7J ). This is thus loaded with the selected bit group b ₇ -b ₄ and the bit b _{7 is} output at its output. On the falling edge of the clock cycle, ie 0.5 clock cycles after receiving the last address bit A ₀ , the signal LLTS of loading the output register LTS is output ( 7K ) and the bit b ₇ is output at the interface DOUT.

Die hier für das Lesen der ersten Bitgruppe b₇–b₄ gewonnene Zeit Δt beträgt 1 Taktzyklus (N = 1) und addiert sich zum halben Taktzyklus, der den Empfang des letzten Adressenbits von der Sendung des ersten Datenbits trennt. Dieses Ergebnis wird mit nur acht Leseschaltungen SA₀–SA₇ erreicht gegenüber sechzehn in einem herkömmlichen Speicher mit vorgezogenem Lesen und mit einem Ausgangsregister RS, das nur vier Bits umfasst.The time Δt obtained here for reading the first bit group b ₇ -b ₄ is 1 clock cycle (N = 1) and adds to the half clock cycle which separates the reception of the last address bit from the transmission of the first data bit. This result is achieved with only eight read circuits SA ₀ -SA ₇ versus sixteen in a conventional read-ahead memory and with an output register RS comprising only four bits.

Nach dem Senden des ersten Bits b₇ werden die folgenden Bits b₆ bis b₄ durch aufeinanderfolgende Verschiebungen des Registers RS und Laden des Registers LTS ausgegeben (7J, 7K). Im fünften Taktzyklus nach dem Beginn des vorgezogenen Leseschrittes, d. h. während des Sendens des Bits b₅, geht das Bit A₀' am Ausgang der Abrufschaltung SCAN automatisch auf 1 über (7G) und der Lesevorgang wird zum Lesen der folgenden Bits, hier der niederwertigen Bits b₃ bis b₀ jedes der Wörter W₀, W₁, erneut begonnen. Wenn das Bit b₄ ausgegeben ist, wird das Signal LRS zum Laden des Registers RS erneut auf der abfallenden Flanke des Taktsignals abgegeben und die Bits b₃ bis b₀ werden in derselben Weise, wie die vorangehenden, an die Schnittstelle DOUT geschickt.After the transmission of the first bit b ₇ , the following bits b ₆ to b ₄ are output by successive shifts of the register RS and loading of the register LTS ( 7J . 7K ). In the fifth clock cycle after the beginning of the preferred reading step, ie during the transmission of the bit b ₅ , the bit A ₀ 'at the output of the fetch circuit SCAN automatically changes to 1 (FIG. 7G ) and the read operation is started again to read the following bits, here the low-order bits b ₃ to b _{0 of} each of the words W ₀ , W ₁ . When the bit b ₄ is asserted, the signal LRS for loading the register RS is again output on the falling edge of the clock signal, and the bits b ₃ to b ₀ are sent to the interface DOUT in the same manner as the preceding ones.

Optional kann der Speicher MEM1 im sequentiellen Lesemodus arbeiten und nach dem Lesen des mit der empfangenen Adresse bezeichneten Wortes eine Vielzahl an Wörtern zu lesen fortfahren, deren Anzahl im Lesebefehl angegeben ist. In diesem Fall wird, wie in den 5 und 7H gezeigt, während des Sendens der niederwertigen Bits des vorangehenden Wortes ein Inkrementierungssignal INCR an das Register RA2 angelegt. Das Überlaufsignal CRY des Registers RA2 wird als Inkrementierungssignal über ein „UND"-Gatter, das an seinem anderen Eingang ein Validierungssignal VINCR empfängt, das von der Zentraleinheit UC ausgegeben wird, an das Register RA1 angelegt. Das Signal VINCR muss auf 1 liegen, damit der sequentielle Lesemodus validiert ist.Optionally, the memory MEM1 may operate in the sequential read mode, and after reading the word designated by the received address, continue to read a plurality of words, the number thereof specified in the read command. In this case, as in the 5 and 7H shown during the transmission of the low-order bits of the preceding word, an incrementing signal INCR applied to the register RA2. The overflow signal CRY of the register RA2 is applied as an incrementing signal via an "AND" gate which receives at its other input a validation signal VINCR output from the central processing unit UC to the register RA1 the sequential read mode is validated.

III/Ausführung des Verfahrens in einem FLASH-SpeicherIII / execution of the procedure in one Flash memory

III-I/EinleitungIII-I / Introduction

A/Aufbau einer FLASH-SpeicherebeneA / Structure of a FLASH memory level

Zur Erinnerung zeigt die 8 schematisch das Herz eines FLASH-Speichers oder eine FLASH-Speicherebene 30. Die Speicherebene 30 umfasst eine Vielzahl von Speicherzellen CE_i,j bzw. die matrixförmig angeordnet und an Wortleitungen WL_i und Bitleitungen BL_j angeschlossen sind. Die Zellen CF_i,j der FLASH-Speicherebene haben einen einfacheren Aufbau, als EEPROM-Speicherzellen und weisen nur einen Floating-Gate-Transistor FGT auf. Das Gate G des Transistors FGT ist an eine Wortleitung WL_i angeschlossen, sein Drain D mit einer Bitleitung BL_j verbunden und seine Source S mit einer Sourceleitung SL. Die Anordnung der Zellen eines Wortes kann fortlaufend oder verschachtelt sein, so dass ein Wort W_i,k, das einer Zeile des Ranges i und einer Spalte des Ranges k zugeordnet ist, acht Zellen umfassen kann, die nebeneinander angeordnet sind, wie in 8 dargestellt, oder im Fall von Verschachtelung nicht nebeneinander liegende Zellen. Auf dem Stand der Technik sind die physisch nebeneinander liegenden Zellen im Allgemeinen die Zellen gleichen Ranges der Wörter derselben Wortzeile.As a reminder, the 8th schematically the heart of a FLASH memory or a FLASH memory level 30 , The storage level 30 comprises a multiplicity of memory cells CE _{i, j} or arranged in the form of a matrix and connected to word lines WL _i and bit lines BL _j . The cells CF _{i, j of} the FLASH memory plane have a simpler structure than EEPROM memory cells and have only one floating gate transistor FGT. The gate G of the transistor FGT is connected to a word line WL _i , its drain D is connected to a bit line BL _j , and its source S is connected to a source line SL. The arrangement of the cells of a word may be continuous or interleaved such that a word W _{i, k associated} with a row of rank i and a column of rank k may comprise eight cells arranged side by side, as in FIG 8th represented, or in the case of nesting not adjacent cells. In the prior art, the physically adjacent cells are generally the cells of the same rank of the words of the same wordline.

In einer derartigen FLASH-Speicherebene besteht ein Löschvorgang einer Zelle in der Entnahme elektrischer Ladungen durch Tunneleffekt, die im Floating-Gate eingeschlossen sind, während ein Programmiervorgang im Injizieren von Ladungen in das Floating-Gate durch einen Effekt besteht, der „heiße Elektroneninjektion" (Hot electron injection) genannt wird. Ein gelöschter FGT-Transistor weist eine positive Schwellenspannung VT1 geringen Betrages auf und ein programmierter Transistor weist eine Schwellenspannung VT2 auf, die höher ist, als VT1. Wenn eine Lesespannung Vread zwischen VT1 und VT2 an sein Gate angelegt wird, ist ein gelöschter Transistor leitend, was durch Konvention einer logischen „1" entspricht, und bleibt ein programmierter Transistor gesperrt, was durch Konvention einer logischen „0" entspricht.In There is an erase process in such a FLASH memory level a cell in the removal of electrical charges by tunnel effect, which are included in the floating gate during a programming process in injecting charges into the floating gate by an effect exists, the "hot electron injection" (hot electron injection) is called. A deleted one FGT transistor points a positive threshold voltage VT1 small amount on and programmed transistor has a threshold voltage VT2, the higher is, as VT1. If a read voltage Vread between VT1 and VT2 is applied to its gate, an erased transistor is conductive, which by convention corresponds to a logical "1", and remains a programmed one Transistor locked, which by convention corresponds to a logical "0".

Aufgrund ihrer Einfachheit weisen die FLASH-Speicher den Vorteil großer Kompaktheit auf, was die belegte Siliziumoberfläche betrifft, und weisen so bei konstanter Siliziumoberfläche eine erheblich höhere Speicherkapazität auf, als EEPROM-Speicher, und dies bei niedrigeren Herstellungskosten.by virtue of their simplicity, the FLASH memory have the advantage of great compactness on what the occupied silicon surface concerns, and show so at a constant silicon surface a much higher storage capacity than EEPROM memory, and this at lower production costs.

Dagegen bieten die FLASH-Speicher eingeschränktere Programmiermöglichkeiten, als EEPROM-Speicher, insbesondere was die Möglichkeit betrifft, gleichzeitig mehrere Wörter zu speichern. Die Programmierung einer FLASH-Zelle durch heiße Elektroneninjektion erfolgt nämlich mit einem nicht vernachlässigbaren Strom, indem an den FGT-Transistor der Zelle eine Drainspannung Vppd in der Größenordnung von 6 V angelegt wird und eine Gatespannung Vppg in der Größenordnung von 12 V, wobei der FGT-Transistor während des Vorganges leitend und stark vorgespannt ist.On the other hand FLASH memory offers more limited programming options, as EEPROM memory, especially in terms of possibility, simultaneously several words save. Programming a FLASH cell by hot electron injection namely with a not negligible Current by applying a drain voltage to the FGT transistor of the cell Vppd in the order of magnitude of 6 V is applied and a gate voltage Vppg of the order of magnitude of 12V, the FGT transistor conducting during the process and is strongly biased.

So erweist sich die gleichzeitige Programmierung einer großen Anzahl an FLASH-Zellen aufgrund des starken Stromes als unmöglich, der sich in den Sourceleitungen SL summiert und der in der Lage ist, die Metallbahnen zu zerstören, die die Transistoren des Speichers verbinden, und/oder die Verbindungen zwischen Bahnen unterschiedlichen Niveaus. Die Anzahl an Zellen, die gleichzeitig programmiert werden können, ist in der Praxis im Allgemeinen auf acht beschränkt, so dass ein FLASH-Speicher nicht die gleichzeitige Speicherung mehrerer Wörter erlauben kann und immer im Programmiermodus „Wort für Wort" arbeitet.So proves the simultaneous programming of a large number at FLASH cells because of the strong current as impossible, the is summed up in the source lines SL and that is able to to destroy the metal tracks, which connect the transistors of the memory, and / or the connections between tracks of different levels. The number of cells, which can be programmed at the same time is in practice in the Generally limited to eight, so a FLASH memory does not have multiple storage at the same time words and always works in "word by word" programming mode.

B/Lösungen zur Ausführung des erfindungsgemäßen VerfahrensB / Solutions for execution the method according to the invention

Die Ideen und Prinzipien, die im oben beschriebenen EEPROM-Speicherblock ausgeführt wurden, können auf den Aufbau eines FLASH-Speichers übertragen werden, um das gleichzeitige Lesen von Gruppen zu P Bits von M Binärwörtern zu erreichen. Eine derartige Übertragung führt jedoch zu einem komplexen FLASH-Speicher (der insbesondere mit einem Lesebus versehen ist) und zum Verlust der Vorteile, die diese Speicherart in Bezug auf die Kompaktheit bietet.The Ideas and principles that have been implemented in the EEPROM memory block described above may occur the construction of a FLASH memory can be transferred to the simultaneous Reading groups to achieve P bits of M binary words. Such a transmission leads however to a complex FLASH memory (which in particular is provided with a read bus) and to the loss the advantages that this type of memory in terms of compactness offers.

Hier besteht die Idee der vorliegenden Erfindung darin, die Möglichkeit der Verschachtelung von Bits zu nutzen, die die FLASH-Speicher bieten, und eine Verschachtelung vorzusehen, die erlaubt, gleichzeitig Gruppen zu P Bits von M Binärwörtern zu lesen, ohne den Aufbau des Speichers übermäßig zu komplizieren. Eine derartige Bitverschachtelung muss im Schritt der Speicherung der Binärwörter im FLASH-Speicher erfolgen, während sie im oben beschriebenen EEPROM-Speicher zum Zeitpunkt des Lesens der Binärwörter erfolgte.Here The idea of the present invention is the possibility to use the nesting of bits that the FLASH memory provides, and to provide nesting that allows groups to be concurrently to P bits of M binary words too read without unduly complicating the construction of the memory. Such Bit interleaving must be done in the step of storing the binary words in the FLASH memory is done while in the EEPROM memory described above at the time of reading the binary words took place.

Die vorliegende Erfindung sieht hier zwei Lösungen vor, die je nach beabsichtigter Anwendung jeweils Vorteile haben. Die erste Lösung besteht darin, den Schreibpfad innerhalb eines FLASH-Speicherblockes zu ändern, um die gewünschte Verschachtelung zum Zeitpunkt des Speicherns der Binärwörter zu erreichen. Eine dieser Lösung entsprechende Ausführungsform wird hierunter im Abschnitt III-2 beschrieben. Die zweite Lösung besteht darin, äußere Mittel vorzusehen, die auf dem Datenpfad angeordnet sind, der zum Eingang des Speichers führt, die für die Verschachtelung der Binärwörte vor ihrer Eintragung in den Speicher sorgen. Eine Ausführungsform entsprechend dieser Lösung wird weiter unten im Abschnitt III-3 beschrieben.The present invention provides here two solutions, depending on the intended Application each have advantages. The first solution is to write path within a FLASH memory block to change, to the desired Nesting at the time of saving the binary words to reach. One of these solution corresponding embodiment is described below in Section III-2. The second solution exists in it, external means provided on the data path leading to the input of the Memory leads, the for the nesting of the binary words take care of their entry into the store. An embodiment according to this solution will be described later in Section III-3.

III-2/Erste AusführungsformIII-2 / First Embodiment

A/Aufbau eines erfindungsgemäßen FLASH-SpeichersA / construction of a FLASH memory according to the invention

9 zeigt den Aufbau eines erfindungsgemäßen FLASH-Speicherblockes 31, der eine Speicherebene 30 vom oben beschriebenen Typ umfasst, einen Wortzeilendecoder ADEC2, einen Bitzeilendecoder BDEC2, der einen Decodierblock CDEC2 und Auswahltransistoren TS umfasst, eine Programmierschaltung PGRC2, eine Auswahlschaltung MUX2 und acht Leseschaltungen SA₀–SA₇. 9 shows the structure of a FLASH memory block according to the invention 31 , which is a storage level 30 of the type described above comprises a word line decoder ADEC2, a bit line decoder BDEC2 comprising a decoding block CDEC2 and selection transistors TS, a programming circuit PGRC2, a selecting circuit MUX2 and eight reading circuits SA ₀ -SA ₇ .

Die Speicherebene 30 weist eine Bitverschachtelung auf, wie sie in der Tabelle 2 im Anhang beschrieben wird, der vollgültiger Bestandteil der Beschreibung ist. Diese Tabelle beschreibt eine erfindungsgemäße Verschachtelung in dem Fall, dass N = 1, M = 2, P = 4, K = 8 ist. Die Binärwörter W₀, W₁, W₂, W₃, die als Beispiele erwähnt werden, haben die Adressen 0000_H, 0001_H, 0002_H bzw. 0003_H, wobei die Wörter W₀, W₁ einerseits und die Wörter W₂, W₃ andererseits dieselbe partielle Adresse haben. Die Verschachtelung der Bits in der Speicherebene 30 erfolgt nach den folgenden Regeln:

• 1) jede Speicherseite, d. h. jede Wortzeile WL₀, WL₁, WL₂, WL₃, ... ist in M Unterseiten unterteilt, hier zwei Unterseiten SP₀, SP₁,
• 2) die Wörter mit derselben partiellen Adresse sind in aneinander anschließenden Unterseiten angeordnet. Die Wörter W₀, W₂ beispielsweise sind in der Unterseite SP₀ angeordnet und die Wörter W₁, W₃ in der Unterseite SP₁,
• 3) jede Unterseite umfasst P Zellengruppen, d. h. hier vier Gruppen GP₀ bis GP₃ für die Unterseite SP₀ und vier Gruppen GP₄ bis GP₇ für die Unterseite SP₁,
• 4) jede Gruppe ist in K/P Zellenuntergruppen unterteilt, hier zwei Untergruppen (K = 8, P = 4). Beispielsweise umfasst die Gruppe GP₀ zwei Untergruppen SGP₀₀, SGP₀₁, die Gruppe GP₁ umfasst zwei Untergruppen SGP₁₀, SGP₁₁ etc.,
• 5) die Bits des Ranges j und j + 1 desselben Wortes sind in aneinander anschließende Gruppen derselben Unterseite eingeordnet; beispielsweise sind die Bits b₇, b₆, b₅, b₄ des Wortes W₀ in den Gruppen GP₀, GP₁, GP₂, GP₃ der Unterseite SP₀ angeordnet und die Bits b₇ bis b₄ des Wortes W₁ sind in den Gruppen GP₄ bis GP₇ der Unterseite SP₁ angeordnet,
• 6) die Bits des Ranges j und j + P, hier des Ranges j und j + 4, sind in aneinander anschließenden Untergruppen derselben Gruppe angeordnet; beispielsweise sind die Bits b₇ der Wörter W₀, W₂, ... in der Untergruppe SGP₀₀ der Gruppe GP₀ angeordnet und die Bits b₃ der Wörter W₀, W₂, ... sind in der Untergruppe SGP₀₁, angeordnet;
• 7) schließlich umfasst jede Untergruppe Bits desselben Ranges, die Wörtern angehören, die Adressen aufweisen, die Sprünge des Betrages M aufweisen, hier Sprünge des Wertes 2. Beispielsweise umfasst die Untergruppe SGP₀₀ das Bit b₇ jedes der Wörter W₀ und W₂.

The storage level 30 has a bit interleaving as described in Table 2 in the Appendix, which is a fully integral part of the description. This table describes an interleaving according to the invention in the case where N = 1, M = 2, P = 4, K = 8. The binary words W ₀ , W ₁ , W ₂ , W ₃ , which are mentioned as examples, have the addresses 0000 _H , 0001 _H , 0002 _H and 0003 _H , respectively, the words W ₀ , W ₁ on the one hand and the words W ₂ On the other hand, W _{3 have the} same partial address. The nesting of the bits in the memory plane 30 is done according to the following rules:

• 1) each memory page, ie each word line WL ₀ , WL ₁ , WL ₂ , WL ₃ , ... is divided into M subpages, here two subpages SP ₀ , SP ₁ ,
• 2) the words with the same partial address are arranged in consecutive subpages. The words W ₀ , W _2, for example, are located in the bottom SP ₀ and the words W ₁ , W ₃ in the bottom SP ₁ ,
• 3) each subpage comprises P cell groups, ie here four groups GP ₀ to GP ₃ for the underside SP ₀ and four groups GP ₄ to GP ₇ for the underside SP ₁ ,
• 4) Each group is divided into K / P cell subgroups, here two subgroups (K = 8, P = 4). For example, the group GP ₀ comprises two subgroups SGP ₀₀ , SGP ₀₁ , the group GP ₁ comprises two subgroups SGP ₁₀ , SGP _11, etc.
• 5) the bits of rank j and j + 1 of the same word are arranged in adjacent groups of the same subpage; For example, the bits b ₇ , b ₆ , b ₅ , b _{4 of} the word W _{0 are arranged} in the groups GP ₀ , GP ₁ , GP ₂ , GP _{3 of} the bottom SP ₀ and the bits b ₇ to b _{4 of} the word W ₁ are arranged in the groups GP ₄ to GP _{7 of} the underside SP ₁ ,
• 6) the bits of rank j and j + P, here of rank j and j + 4, are arranged in adjacent subgroups of the same group; for example, the bits b _{7 of} the words W ₀ , W ₂ , ... are arranged in the subgroup SGP _{00 of} the group GP ₀ and the bits b _{3 of} the words W ₀ , W ₂ ,... are in the subgroup SGP ₀₁ , arranged;
• 7), each subgroup comprises bits of the same rank which belong to words having addresses which have jumps of the magnitude M, here jumps of the value 2. For example, the subgroup SGP ₀₀ comprises the bit b _{7 of} each of the words W ₀ and W ₂ .

Mit anderen Worten werden die Binärwörter mit derselben partiellen Adresse in aneinander anschließende Unterseiten derselben Seite gespeichert und sind in jeder Unterseite in P Bitgruppen „umgefaltet", wobei das Umfalten im Vorsehen von K/P Untergruppen besteht. Indem jeder Bitgruppe eine und nur eine Leseschaltung zugeordnet wird, wie hierunter dargestellt wird, erlaubt diese Verschachtelung, die Anzahl an Leseschaltungen zu begrenzen.With in other words, the binary words are with the same partial address in adjacent subpages the same page and are "folded over" in each subpage in P bit groups, with the refolding in the provision of K / P subgroups. By each bit group one and only one read circuit is assigned, as shown below If this nesting is allowed, the number of read circuits is allowed to limit.

Eine derartige Bitverschachtelung wird hier dadurch erhalten, dass im Speicherblock 31 ein besonderer Schreibpfad vorgesehen wird, der weiter unten beschrieben wird. Außerdem umfasst der Speicherblock 31 einen Lesepfad in Übereinstimmung mit der Bitverschachtelung, dafür vorgesehen, beim Anlegen einer vollständigen Adresse Gruppen zu P Bits von M Binärwörtern mit derselben partiellen Adresse auszugeben, hier Gruppen zu vier Bits.Such a bit interleaving is obtained here by the fact that in the memory block 31 a special write path is provided, which will be described below. In addition, the memory block includes 31 a read path in accordance with bit interleaving, intended to output groups of P bits of M binary words having the same partial address when generating a complete address, here groups of four bits.

Lesepfad:Read path:

Die Bitleitungen der Speicherzellen jeder Untergruppe von Bits SGP₀₀, SGP₀₁, SGP₁₀, SGP₁₁, SGP20, ... SGP₇₁ sind über einen Auswahltransistor TS des Decoders BDEC2 mit einer gemeinsamen Leitung, L₀₀, L₀₁, L₁₀, L₁₁, L₂₀, ... L₇₁, verbunden. Die Leitungen L₀₀ bis L₇₁ sind über die Auswahlschaltung MUX2 mit ein und derselben Leseschaltung verbunden. Diese umfasst Transistoren MT₀₁, MT₁₁, MT₂₁, ... MT₇₁, die durch ein Signal AX gesteuert werden, und Transistoren MT₀₀, MT₁₀, MT₂₀, ... MT₇₀, die durch ein Signal BX gesteuert werden, das zum Signal AX invers ist und das von einem Inverter ausgegeben wird. Die gemeinsamen Leitungen, die mit Zellenuntergruppen derselben Gruppe verbunden sind, hier die Leitungspaare L₀₀/L₀₁, L₁₀/L₁₁, ... L₇₀/L₇₁, sind über Transistoren der Schaltung MUX2, die mit entgegengesetzter Phase arbeiten, mit ein und derselben Leseschaltung SA₇, SA₆, ... SA₀ verbunden. So sind die Leitungen L₀₀/L₀₁ durch die Transistoren MT₀₀/MT₀₁ mit der Leseschaltung A₇ verbunden, sind die Leitungen L₁₀/L₁₁ durch die Transistoren MT₁₀/MT₁₁ mit der Leseschaltung A₆ verbunden, etc.The bit lines of the memory cells of each subgroup of bits SGP ₀₀ , SGP ₀₁ , SGP ₁₀ , SGP ₁₁ , SGP20, ... SGP ₇₁ are connected via a selection transistor TS of the decoder BDEC2 with a common line, L ₀₀ , L ₀₁ , L ₁₀ , L ₁₁ , L ₂₀ , ... L ₇₁ , connected. The lines L ₀₀ to L ₇₁ are connected via the selection circuit MUX2 with one and the same read circuit. This includes transistors MT ₀₁ , MT ₁₁ , MT ₂₁ , ... MT ₇₁ , which are controlled by a signal AX, and transistors MT ₀₀ , MT ₁₀ , MT ₂₀ , ... MT ₇₀ , which are controlled by a signal BX which is inverse to the signal AX and which is output from an inverter. The common lines, which are connected to cell subgroups of the same group, here the line pairs L ₀₀ / L ₀₁ , L ₁₀ / L ₁₁ , ... L ₇₀ / L ₇₁ , are via transistors of the circuit MUX2, which work with opposite phase, with one and the same reading circuit SA ₇ , SA ₆ , ... SA ₀ connected. Thus, the lines L ₀₀ / L ₀₁ through the transistors MT ₀₀ / MT ₀₁ connected to the read circuit A ₇ , the lines L ₁₀ / L ₁₁ through the transistors MT ₁₀ / MT _{11 are} connected to the read circuit A ₆ , etc.

Die Verbindungen der Ausgänge SCL₀, SCL₁, ... des Decodierblockes CDEC2 mit den Auswahltransistoren TS erfolgt derart, dass das Anlegen einer gegebenen Adresse an den Decodier block CDEC2 zur Auswahl aller Bitzeilen des Wortes führt, das mit dieser Adresse bezeichnet wird, wobei die Trennung zwischen den höherwertigen Bits und den niederwertigen Bits durch die Transistoren MT der Schaltung MUX2 entsprechend dem Wert des Signals AX sichergestellt wird.The connections of the outputs SCL ₀ , SCL ₁ ,... Of the decoding block CDEC2 to the selection transistors TS are made such that the application of a given address to the decoding block CDEC2 results in the selection of all the bit lines of the word denoted by this address the separation between the high-order bits and the low-order bits is ensured by the transistors MT of the circuit MUX2 corresponding to the value of the signal AX.

Außerdem ist der Decodierblock CDEC2, damit zwei Gruppen zu vier Bits zweier verschiedener Wörter gleichzeitig ausgewählt werden können, derart angeordnet, dass er gleichzeitig zwei Ausgänge mit derselben partiellen Adresse zum Lesen aktiviert. Beispielsweise werden die Ausgänge SCL₀ und SCL₁ nach Anlegen der Adresse 0000_H oder der Adresse 0001_H an den Decodierblock CDEC2 gleichzeitig aktiviert. Das gleichzeitige Aktivieren aller Ausgänge des Decodierblockes CDEC2 mit derselben partiellen Adresse kann folgendermaßen erreicht werden: Jeder Haupteingang A₀, A₁, ... des Decodierblockes CDEC2 umfasst einen komplementären Eingang/A₀, /A₁, ..., der das Inverse des Adressenbits empfängt, das an den Haupteingang angelegt wird. Dieses Merkmal ist bei einem Decoder an sich bekannt. Erfindungsgemäß werden die Eingänge A₀ und/A₀ durch das Signal READ im Lesemodus mit Hilfe zweier „ODER"-Gatter auf "1" gesetzt, die am Eingang das Signal READ und das Bit A₀ oder/A₀ empfangen. Wenn eine Adresse an den Decodierblock CDEC2 angelegt wird, und das Signal READ auf 1 liegt, werden auf diese Weise die beiden Ausgänge des Decodierblockes CDEC2 mit derselben partiellen Adresse gleichzeitig aktiviert, beispielsweise die Ausgänge SCL₀, SCL₁ der 9.In addition, in order for two groups of four bits of two different words to be simultaneously selected, the decoding block CDEC2 is arranged to simultaneously activate two outputs with the same partial address for reading. For example, the outputs SCL ₀ and SCL _{1 are} simultaneously activated after the address 0000 _H or the address 0001 _{H has been applied} to the decoding block CDEC2. The simultaneous activation of all outputs of the decoding block CDEC2 with the same partial address can be achieved as follows: Each main input A ₀ , A ₁ ,... Of the decoding block CDEC 2 comprises a complementary input / A ₀ , / A ₁ , of the address bit applied to the main input. This feature is known per se in a decoder. According to the invention, the inputs A ₀ and / A ₀ are set to "1" by the signal READ in the read mode with the aid of two "OR" gates which receive the signal READ and the bit A ₀ or / A ₀ at the input is applied to the decoder block CDEC2, and the signal READ is at 1, the two outputs of the decoding block CDEC2 with the same partial address are simultaneously activated in this way, for example the outputs SCL ₀ , SCL ₁ of FIG 9 ,

Wenn wieder 9 betrachtet wird, ist zu erkennen, dass das Anlegen einer Adresse A₁₅–A₀, die acht Bits A₁₅–A₈ umfasst, die an den Decoder ADEC2 angelegt werden und acht Bits A₇–A₀, die an den Decodierblock CDEC2 angelegt werden, auf diese Weise zur Auswahl aller Bitleitungen der Wörter führt, die dieselbe partielle Adresse A₁₅–A₁ haben, wobei die Trennung zwischen den höherwertigen Bits und den niederwertigen Bits jedes der Wörter am Eingang der Leseschaltungen durch die Transistoren MT der Schaltung MUX2 sichergestellt wird. In der Praxis genügt das Anlegen einer partiellen Adresse A₁₅–A₁, um dieses Ergebnis zu erreichen, da das niederwertige Bit A₀ durch das Signal READ inhibiert wird. So bewirkt beispielsweise das Anlegen einer partiellen Adresse A15–A1, deren sämtliche Bits auf 0 liegen, die gleichzeitige Auswahl der Wörter W₀ und W₁ mit den Adressen 0000_H bzw. 0001_H. Die Leseschaltungen SA₇–SA₀ geben die Bits b₇(W₀) – b₄(W₀)b₇(W₁) – b₄(W₁) aus, wenn das Signal AX auf 0 liegt, oder geben die Bits b₃(W₀) – b₀(W₀)b₃(W₁) – b₀(W₁) aus, wenn das Signal AX auf 1 liegt.If again 9 5, it can be seen that the application of an address A ₁₅ -A ₀ comprising eight bits A ₁₅ -A ₈ applied to the decoder ADEC2 and eight bits A ₇ -A _{0 applied} to the decoding block CDEC2 , thus leading to the selection of all bitlines of the words having the same partial address A ₁₅ -A ₁ , the separation between the more significant bits and the least significant bits of each of the words at the input of the sense circuits ensured by the transistors MT of the circuit MUX2 becomes. In practice, the application of a partial address A ₁₅ -A ₁ is sufficient to achieve this result, since the low-order bit A ₀ is inhibited by the signal READ. For example, applying a partial address A15-A1 whose all bits are at 0 causes simultaneous selection of words W ₀ and W ₁ with addresses 0000 _H and 0001 _H, respectively. The sense circuits SA ₇ -SA ₀ output the bits b ₇ (W ₀ ) -b ₄ (W ₀ ) b ₇ (W ₁ ) -b ₄ (W ₁ ) when the signal AX is at 0 or input the bits b ₃ (W ₀ ) - b ₀ (W ₀ ) b ₃ (W ₁ ) - b ₀ (W ₁ ) off, when the signal AX is at 1.

Schreibpfad:Write path:

Die Programmierschaltung PGRC2 umfasst soviele Latches, wie Zellenuntergruppen, d. h. hier sechzehn Latches LT₀₀, LT₀₁, LT₁₀, LT₁₁, ... LT₇₁. Der Ausgang jeder Latch ist mit einer gemeinsamen Leitung L₀₀, L₀₁, L₁₀, L₁₁, ... L₇₁ verbunden und sein Eingang mit einer Leitung des Datenbusses DB. Diese Leitung des Datenbusses ist diejenige, deren Rang dem Rang der in der Untergruppe von Zellen, die mit derselben gemeinsamen Leitung verbunden sind, gespeicherten Bits entspricht. Beispielsweise ist der Eingang des Latch LT₀₀ an die Leitung „b₇" des Busses DB angeschlossen (Leitung, die die Bits des Ranges 7 befördert), denn sein Ausgang ist mit der gemeinsamen Leitung LT₀₀ der Untergruppe SGP₀₀ verbunden, die die Bits b₇ der Wörter mit gerader Adresse umfasst. Außerdem sind die Latches LT, die Untergruppen desselben Ranges in jeder Unterseite zugeordnet sind, an dieselbe Leitung des Datenbusses DB angeschlossen. So sind beispielsweise die Latches LT₀₀ und LT₄₀ an die Leitung „b7" des Busses DB angeschlossen, denn ihre Ausgänge sind mit den gemeinsamen Leitunge L₀₀ und L₄₀ der Zellen der Untergruppen SGP₀₀ und SGP₄₀ verbunden, die Bits b₇ enthalten.The programming circuit PGRC2 contains as many latches as cell subgroups, ie here sixteen latches LT ₀₀ , LT ₀₁ , LT ₁₀ , LT ₁₁ , ... LT ₇₁ . The output of each latch is connected to a common line L ₀₀ , L ₀₁ , L ₁₀ , L ₁₁ , ... L ₇₁ and its input to a line of the data bus DB. This data bus line is the one whose rank corresponds to the rank of bits stored in the subset of cells connected to the same common line. For example, the input of the latch LT _{00 is connected} to the line "b ₇ " of the bus DB (line carrying the bits of the rank 7) because its output is connected to the common line LT _{00 of} the subgroup SGP ₀₀ which contains the bits comprises b ₇ of the words starting with an even address. in addition, the latches are LT, the sub-groups of the same rank in each sub- page are connected to the same line of the data bus DB. For example, the latches LT ₀₀ and LT _{40 are connected} to the line "b7" of the bus DB, because their outputs are connected to the common lines L ₀₀ and L _{40 of} the cells of the subgroups SGP ₀₀ and SGP ₄₀ , which contain bits b ₇ ,

Während eines Zellenprogrammiervorganges, dem immer das Löschen der betreffenden Seite vorangeht oder das gleichzeitige Löschen mehrerer Seiten, sind alle Latches LT durch die hohe Drainspannung Vppd vorgespannt und empfangen am Eingang die zu programmierenden Bits b₇–b₀. Die Auswahl der acht Speicherzellen, die die Spannung Vppd empfangen, erfolgt durch die Auswahltransistoren TS des Decoders BDEC2, die zwischen der Programmierschaltung PGRC2 und der Speicherebene 30 angeordnet sind. Es ist zu beachten, dass diese Anordnung der Programmierschaltung PGRC2 vor den Auswahltransistoren TS des Decoders BDEC2 darauf beruht, dass aus den oben erwähnten Gründen die gleichzeitige Programmierung mehrerer Wörter in einem FLASH-Speicher nicht in Betracht gezogen werden kann. Die Zuordnung eines Latch LT zu jeder Bitzeile, wie dies im oben beschriebenen EEPROM-Speicher der Fall ist, ist hier also nicht möglich.During a cell programming operation, which is always preceded by the clearing of the page in question or the simultaneous deletion of multiple pages, all latches LT are biased by the high drain voltage Vppd and receive at input the bits b ₇ -b ₀ to be programmed. The selection of the eight memory cells which receive the voltage Vppd is made by the selection transistors TS of the decoder BDEC2, that between the programming circuit PGRC2 and the memory level 30 are arranged. It should be noted that this arrangement of the programming circuit PGRC2 before the selection transistors TS of the decoder BDEC2 is based on the fact that for the reasons mentioned above, the simultaneous programming of multiple words in a FLASH memory can not be considered. The assignment of a latch LT to each bit line, as is the case in the above-described EEPROM memory, is therefore not possible here.

C/Aufbau eines erfindungsgemäßen FLASH-SpeichersC / construction of a FLASH memory according to the invention

11 zeigt den Aufbau eines erfindungsgemäßen Speichers MEM3, der ausgehend vom oben beschriebenen Speicherblock 31 und verschiedenen Peripherieteilen konstruiert ist. Der Aufbau des Speichers MEM3 ist im Wesentlichen derselbe, wie der des Speichers MEM2. Hier finden sich wieder die Schnittstellen DIN, DOUT, die Eingangsregister RA1, RA2 (für die Adressen) und RIN (für die Daten und die Operationscodes), die Auswahlschaltung MUX1, die an den Ausgang der Leseschaltungen SA₇–SA₁ angeschlossen ist, die Ausgangsregister RS, LS und die Zentraleinheit UC. 11 shows the structure of a memory MEM3 according to the invention, starting from the memory block described above 31 and various peripheral parts. The structure of the memory MEM3 is substantially the same as that of the memory MEM2. Here again are the interfaces DIN, DOUT, the input registers RA1, RA2 (for the addresses) and RIN (for the data and the operation codes), the selection circuit MUX1, which is connected to the output of the read circuits SA ₇ -SA ₁ , the Output register RS, LS and the central unit UC.

Das vom Register RA2 ausgegebene Bit A₀ wird hier direkt an den Decoder BDEC2 angelegt, während die Schaltung SCAN1 weggelassen wird. Die Schaltung SCAN1 wird durch eine Abrufschaltung SCAN2 ersetzt, die das Signal AX ausgibt, das die Auswahlschaltung MUX2 des Speicherblockes 31 steuert.The bit A ₀ output from the register RA2 is here applied directly to the decoder BDEC2 while the circuit SCAN1 is omitted. The circuit SCAN1 is replaced by a polling circuit SCAN2 which outputs the signal AX representing the selection circuit MUX2 of the memory block 31 controls.

Die Schaltung SCAN2 umfasst den oben beschriebenen Teiler 23, wieder ein Teiler durch 4, dessen Ausgang das Signal QCLK ausgibt. Das Signal QCLK wird über einen Schalttransistor SWT, der durch das Signal READ gesteuert wird, an den Ausgang der Schaltung SCAN2 angelegt. Auf diese Weise kopiert das Signal AX am Ausgang der Schaltung SCAN2 das Signal QCLK während der Leseperioden (READ = 1). Außerhalb der Leseperioden ist der Transistor SWT geschlossen und liegt das Signal AX auf hoher Impedanz, womit die Auswahltransistoren MT der Schaltung MUX2 gesperrt bleiben.The circuit SCAN2 comprises the divider described above 23 , again a divider by 4, the output of which outputs the signal QCLK. The signal QCLK is applied to the output of the circuit SCAN2 via a switching transistor SWT controlled by the signal READ. In this way, the signal AX at the output of the circuit SCAN2 copies the signal QCLK during the read periods (READ = 1). Outside the reading periods, the transistor SWT is closed and the signal AX is at high impedance, whereby the selection transistors MT of the circuit MUX2 remain blocked.

Die Arbeitsweise des Speichers MEM3 ähnelt der des Speichers MEM2. Es sei auf die Erläuterungen verwiesen, die oben im Zusammenhang mit den 7A bis 7L gemacht wurden, wobei zu beachten ist, dass das Signal A₀' hier das Signal AX ist.The operation of the memory MEM3 is similar to that of the memory MEM2. Reference should be made to the explanations given above in connection with 7A to 7L It should be noted that the signal A ₀ 'here is the signal AX.

III-3/Zweite AusführungsformIII-3 / Second Embodiment

A/Aufbau eines FLASH-Speicherblockes mit erfindungsgemäßer BitverschachtelungA / Construction of a FLASH memory block with inventive bit interleaving

13 zeigt einen FLASH-Speicherblock 41, der wie der vorangehende eine Speicherebene 40 umfasst, einen Wortzeilendecoder ADEC3, einen Bitzeilendecoder BDEC3, eine Programmierschaltung PGRC3, die nur acht Latches LT₀ bis LT₇ umfasst, deren Eingang mit einem Datenbus DB verbunden ist, und acht Leseschaltungen SA₀ bis SA₇. Die Speicherebene 40 ist mit der oben beschriebenen Speicherebene 30 identisch, wobei die Wörter mit der in Tabelle 2 im Anhang beschriebenen Verschachtelung gespeichert werden. 13 shows a FLASH memory block 41 like the previous one storage level 40 comprises a word line decoder ADEC3, a bit line decoder BDEC3, a programming circuit PGRC3 comprising only eight latches LT ₀ to LT ₇ whose input is connected to a data bus DB, and eight reading circuits SA ₀ to SA ₇ . The storage level 40 is with the memory level described above 30 identical, the words being stored with the nesting described in Table 2 in the Appendix.

Der Speicherblock 41 unterscheidet sich vom Speicherblock 31 der 9 durch einen vereinfachten Aufbau, der eigentlich der eines herkömmlichen FLASH-Speicherblockes ist, der in der bekannten Technik verwendet wird, um Wörter in acht Zellengruppen steigenden Ranges zu speichern, die jeweils Bits desselben Ranges aufweisen. Alle Bitleitungen der Zellen einer selben Gruppe GP₀, GP₁, ... GP₇ sind über Auswahltransistoren TS des Decoders BDEC3 an eine gemeinsame Leitung L₀, L₁, ... L₇ angeschlossen und jede gemeinsame Leitung L₀ bis L₇ ist ohne die oben beschriebene Multiplexerschaltung MUX2 mit einer Leseschaltung SA₀ bis SA₇ verbunden. Dementsprechend werden zwei Zellen, die zwei Untergruppen SGP derselben Gruppe GP angehören, nicht unterschieden und sind mit derselben Leseschaltung SA verbunden. Hier erfolgt die Auswahl der höherwertigen oder der niederwertigen Zellen innerhalb der Gruppen (siehe Tabelle 2) ausschließlich durch die Transistoren TS des Decoders BDEC3, wobei jeder Ausgang SCL₀, SCL₁, ... des Decodierblockes CDEC3 nur acht Auswahltransistoren TS steuert. Der Schreibpfad des Speicherblockes 41 ist ebenfalls bekannter Art, indem der Eingang jedes Latch LT₀, LT₁, ... LT₈ an eine Leitung des Datenbusses DB angeschlossen ist und sein Ausgang an eine der gemeinsamen Leitungen L₀, L₁, ... L₈.The memory block 41 is different from the memory block 31 of the 9 by a simplified construction, which is actually that of a conventional FLASH memory block used in the known art to store words in eight cell groups of increasing rank, each having bits of the same rank. All bit lines of the cells of a same group GP ₀ , GP ₁ ,... GP ₇ are connected via selection transistors TS of the decoder BDEC3 to a common line L ₀ , L ₁ ,... L ₇ and each common line L ₀ to L ₇ is connected to a read circuit SA ₀ to SA ₇ without the above-described multiplexer circuit MUX2. Accordingly, two cells belonging to two subgroups SGP of the same group GP are not discriminated and are connected to the same reading circuit SA. Here, the selection of the high-order or low order of the cells is carried out within the groups (see Table 2) solely by the transistors TS decoder BDEC3, each output SCL _0, SCL _1, ... of the decoding block CDEC3 controls only eight select transistors TS. The write path of the memory block 41 is also known type, in that the input of each latch LT ₀ , LT ₁ , ... LT _{8 is connected} to a line of the data bus DB and its output to one of the common lines L ₀ , L ₁ , ... L ₈ .

Schließlich erlaubt der Aufbau des Speicherblockes 41 nicht die erfindungsgemäße Verschachtelung der Wörter bei ihrer Speicherung. Diese Verschachtelung wird hier durch ein äußeres Mittel erreicht, das zusammengesetzte Wörter auf den Datenbus DB der Programmierschaltung legt, die bereits in folgender Weise verschachtelt sind: b7(Wj) – b4(Wj)b7(Wj+1) – b4(Wj+1) oder folgendermaßen: b3(Wj) – b0(Wj)b3(Wj+1) – b0(Wj+1). Finally, the structure of the memory block allows 41 not the interleaving of the words according to the invention when they are stored. This interleaving is achieved here by an external means which places compound words on the data bus DB of the programming circuit, which are already nested in the following way: b 7 (W j ) - b 4 (W j ) b 7 (W j + 1 ) - b 4 (W j + 1 ) or like this: b 3 (W j ) - b 0 (W j ) b 3 (W j + 1 ) - b 0 (W j + 1 ).

Auf diese Weise sind die ursprünglichen Binärwörter in Gruppen zu P Bits „aufgespalten", die sich in zusammengesetzten Wörtern unterschiedlicher Adressen finden. Es gibt nur noch eine prinzipielle Entsprechung zwischen der ursprünglichen Adresse eines Wortes und seiner physischen Adresse im Speicher, da das Wort am Ausgang des Speicherblockes durch den Vorgang der Auswahl von Gruppen zu P Bits und deren Ausgabe als serielle Daten wiederhergestellt wird.On These are the original ones Binary words in Groups "split" into P bits that are in composite words find different addresses. There is only one principal Correspondence between the original Address of a word and its physical address in memory, because the word at the output of the memory block through the process of Selection of groups to P bits and their output as serial data is restored.

B/Aufbau eines erfindungsgemäßen FLASH-SpeichersB / Construction of a FLASH memory according to the invention

14 zeigt den Aufbau eines Speichers MEM4 auf der Grundlage des FLASH-Speicherblockes 41 und verschiedener, bereits oben beschriebener Peripherieteile, wie der Schnittstellen DIN, DOUT, der Eingangsregister RA1, RA2 (für die Adressen) und RIN (für die Daten und die Operationscodes), der Auswahlschaltung MUX1, die an die Leseschaltungen SA₇–SA₁ angeschlossen ist, der Ausgangsregister RS, LS und der Zentraleinheit UC. Das Eingangsregister RIN ist hier ein Register zu 4 Bits. 14 shows the structure of a memory MEM4 based on the FLASH memory block 41 and various peripheral parts already described above, such as the interfaces DIN, DOUT, the input registers RA1, RA2 (for the addresses) and RIN (for the data and the operation codes), the selection circuit MUX1 connected to the sense circuits SA ₇ -SA ₁ is, the output register RS, LS and the central unit UC. The input register RIN is here a register of 4 bits.

Der FLASH-Speicher MEM4 umfasst, wie der EEPROM-Speicher MEM2, die Schaltung SCAN1, aktiviert oder inhibiert durch das Signal READ, dessen Ausgang am Adresseneingang A₀ des Decoders BDEC3 ansetzt und während der Lesevorgänge das zyklische Bit A₀' ausgibt. Der Speicher MEM4 arbeitet also zum Lesen wie der Speicher MEM2, auch wenn die Mittel, die zum Erreichen dieses Ergebnisses angewandt wurden, andere sind.The FLASH memory MEM4 comprises, like the EEPROM memory MEM2, the circuit SCAN1, activated or inhibited by the signal READ whose output attaches to the address input A _{0 of} the decoder BDEC3 and outputs the cyclic bit A ₀ 'during the read operations. The memory MEM4 thus operates to read as the memory MEM2, even if the means used to achieve this result are different.

Der Speicher MEM4 unterscheidet sich im Wesentlichen darin von den Speichern MEM2, MEM3, dass er Verschachtelungsmittel für Wörter aufweist, die sich außerhalb des Speicherblockes 41 befinden, die auf dem Datenpfad des Speichers MEM4 angeordnet sind, d. h. zwischen der Schnittstelle DIN und dem Eingang des Speicherblockes 41. Diese äußeren Verschachtelungsmittel umfassen einen flüchtigen Pufferspeicher, hier einen SRAM-Speicher, dessen Ausgang SDOUT mit dem Datenbus DB der Programmierschaltung PGRC3 verbunden ist. Der Eingang SDIN des Speichers SRAM ist über ein Pufferregister RBUF zu vier Bits mit dem Parallelausgang des Eingangsregisters RIN verbunden. Der Adresseneingang des Pufferspeichers SRAM empfängt die Adressenbits A₇–A₁, die vom Register RA1 ausgegeben werden, und empfängt das niedrigstwertige Adressenbit A₀ über eine Schaltung SCAN3, deren Aufbau mit dem der Schaltung SCAN1 identisch ist, wobei die Schaltung SCAN3 jedoch durch ein Signal WRSR des Schreibens in den Speicher SRAM aktiviert oder inhibiert wird, statt durch das Signal READ aktiviert zu werden, wie die Schaltung SCAN1.Essentially, the memory MEM4 differs from the memories MEM2, MEM3 in that it has interleaving means for words that are outside the memory block 41 located on the data path of the memory MEM4, ie between the interface DIN and the input of the memory block 41 , These outer interleaving means comprise a volatile buffer memory, here an SRAM memory whose output SDOUT is connected to the data bus DB of the programming circuit PGRC3. The input SDIN of the memory SRAM is connected to the parallel output of the input register RIN via a buffer register RBUF of four bits. The address input of the buffer memory SRAM receives the address bits A ₇ -A ₁ , which are output from the register RA1, and receives the least significant address bit A ₀ via a circuit SCAN3, whose structure is identical to that of the circuit SCAN1, but the circuit SCAN3 by a Signal WRSR of writing to the memory SRAM is activated or inhibited, instead of being activated by the signal READ, as the circuit SCAN1.

Der Aufbau des Speichers SRAM ist in 15 dargestellt und an sich bekannt. Der Speicher SRAM umfasst eine Speicherebene 50, Lese-/Schreibschaltungen SSA₀ bis SSA₇, einen Datenbus SDB, der an den Eingang SDIN des Speichers SRAM angeschlossen ist, der vier Leitungen SDB₀ bis SDB₃ umfasst, und einen Adressendecoder SDEC, der Auswahltransistoren STS aufweist, die von einem Decodierblock SDEC1 gesteuert werden. Jede Lese-/Schreibschaltung SSA₀ bis SSA₇ umfasst einen Eingang zum Veranlassen des Schreibens DWR, einen Dateneingang SDI₀ bis SDI₇, einen Datenausgang SDO₀ bis SDO₇. Die Speicherebene 50 umfasst vorzugsweise genausoviele flüchtige Speicherzellen, wie es FLASH-Speicherzellen in einer Seite der FLASH-Speicherebene 40 gibt. Die Zellen sind in acht Zellengruppen GP₀ bis GP₇ angeordnet. Die Zellen jeder Gruppe GP₀ bis GP₇ sind über Auswahltransistoren STS des Decoders SDEC mit einer gemeinsamen Leitung DL₀ bis DL₇ verbunden, wobei jede gemeinsame Leitung DL₀ bis DL₇ mit einer der Lese-/Schreibschaltungen SSA₀ bis SSA₇ verbunden ist. Die Anordnung des Decoders SDEC ist bekannter Art, wobei die Verbindungen zwischen den Ausgängen SCL₀, SCL₁, ... des Decodierblockes SDEC2 und den Auswahltransistoren STS derart sind, dass das Anlegen einer angelegten Adresse zur Auswahl einer Zelle jeder Gruppe führt.The structure of the memory SRAM is in 15 shown and known. The memory SRAM comprises a memory level 50 , Read / write circuits SSA ₀ to SSA ₇ , a data bus SDB connected to the input SDIN of the memory SRAM comprising four lines SDB ₀ to SDB ₃ , and an address decoder SDEC having selection transistors STS received from a decoding block Be controlled SDEC1. Each read / write circuit SSA ₀ to SSA ₇ comprises an input for initiating writing PWR, a data input SDI ₀ to SDI ₇ , a data output SDO ₀ to SDO ₇ . The storage level 50 preferably comprises as many volatile memory cells as there are FLASH memory cells in one side of the FLASH memory plane 40 gives. The cells are arranged in eight cell groups GP ₀ to GP ₇ . The cells of each group GP ₀ to GP ₇ are connected via selection transistors STS of the decoder SDEC to a common line DL ₀ to DL ₇ , each common line DL ₀ to DL _{7 being} connected to one of the read / write circuits SSA ₀ to SSA ₇ , The arrangement of the decoder SDEC is of a known type, the connections between the outputs SCL ₀ , SCL ₁ , ... of the decoding block SDEC2 and the selection transistors STS being such that the application of an applied address results in the selection of one cell of each group.

Erfindungsgemäß sind die Lese-/Schreibschaltungen des Ranges j + P, hier des Ranges j + 4, an dieselbe Leitung des Datenbusses SDB angeschlossen. So sind die Schaltungen SSA₇ und SSA₃ mit der Leitung SDB3 verbunden, die Schaltungen SSA₆ und SSA₂ mit der Leitung SDB2, die Schaltungen SSA₅ und SSA₁ mit der Leitung SDB1, und die Schaltungen SSA₄ und SSA₀ mit der Leitung SDB0. Im Übrigen empfangen die Eingänge DWR der Schaltungen SSA₇ bis SSA₄ das Schreibsignal WRSR über ein „UND"-Gatter, das an seinem anderen Eingang das Inverse/A₀ des niedrigstwertigen Adressenbits A0 empfängt, das vom Ausgang des Registers RA2 stammt. Die Eingänge DWR der Schaltungen SSA₃ bis SSA₀ empfangen das Schreibsignal WRSR über ein „UND"-Gatter, das an seinem anderen Eingang das Bit A₀ empfängt. So wird eine Gruppe von 4 Bits, die am Eingang SDIN des Speichers SRAM anliegt, in Zellen der Gruppen GP₀ bis GP₃ gespeichert, wenn das Bit A₀ auf 0 liegt (gerade Adresse), und wird in Zellen der Gruppen GP₄ bis GP₇ gespeichert, wenn das Bit A₀ auf 1 liegt (ungerade Adresse).According to the invention, the read / write circuits of the rank j + P, here of the rank j + 4, are connected to the same line of the data bus SDB. Thus, circuits SSA ₇ and SSA _{3 are} connected to line SDB3, circuits SSA ₆ and SSA ₂ to line SDB2, circuits SSA ₅ and SSA ₁ to line SDB1, and circuits SSA ₄ and SSA ₀ to line SDB0. Incidentally, the inputs DWR of the circuits SSA ₇ to SSA ₄ receive the write signal WRSR via an "AND" gate which receives at its other input the inverse / A _{0 of} the least significant address bit A0 originating from the output of the register RA2 PWR circuits SSA ₃ to SSA ₀ receive the write signal WRSR via an "AND" gate, which receives the bit A ₀ at its other input. Thus, a group of 4 bits applied to the input SDIN of the memory SRAM is stored in cells of the groups GP ₀ to GP ₃ when the bit A _{0 is} at 0 (even address), and is stored in cells of the groups GP ₄ to GP ₇ stored when the bit A ₀ is 1 (odd address).

Im Folgenden wird unter Bezug auf die 14 und 15 ein Schreibvorgang eines Wortes beschrieben. Der eigentliche Schreibvorgang beginnt nach Empfang des Codes [CODE_OP] des Befehls, der Speicheradresse A₁₅–A₀ des Wortes und dem Empfang der vier ersten Bits des Wortes im Register RA1.The following is with reference to the 14 and 15 a writing of a word described. The actual writing operation begins upon receipt of the code [CODE _OP ] of the instruction, the memory address A ₁₅ -A _{0 of} the word, and the reception of the four first bits of the word in the register RA1.

Beispielsweise wird hier angenommen, dass das Adressenbit A₀ gleich 0 ist. Das Schreibsignal WRSR wird auf 1 gesetzt, die Schaltung SCAN3 beginnt und das Bit A₀' wird für eine Dauer von vier Taktzyklen auf 0 gesetzt. Die vier Bits des Wortes werden mit Hilfe des Puffers RBUF an den Eingang SDIN des Speichers SRAM übertragen, während das erste Bit der vier folgenden Bits empfangen wird. Da das Adressenbit A₀ gleich 0 ist, wird das Schreibsignal WRSR durch eins der „UND"-Gatter gefiltert und gelangt nur zu den Schaltungen SSA₇ bis SSA₄. Auf diese Weise werden die vier ersten Bits durch die Schaltungen SSA₇ bis SSA₄ (15) in Zellen der Gruppen GP₇ bis GP₄ des Speichers SRAM gespeichert. Wenn die vier Taktzyklen CLK abgelaufen sind, werden die vier folgenden Bits des Wortes an den Eingang SDIN übertragen, während die Schaltung SCAN3 das Bit A₀' auf 1 legt. Die zweite Bitgruppe wird wieder in Zellen der Gruppen GP₇ bis GP₄ gespeichert, da das Adressenbit A₀ noch gleich 0 ist. Die Speicheradresse ist jedoch eine andere, da das Bit A₀', das an den Adressendecoder SDEC angelegt wird, jetzt auf 1 liegt. Es handelt sich um die ungerade Adresse, die unmittelbar auf die gerade Speicheradresse der ersten vier Bits folgt.For example, it is assumed here that the address bit A _{0 is} equal to 0. The write signal WRSR is set to 1, the circuit SCAN3 starts, and the bit A ₀ 'is set to 0 for a duration of four clock cycles. The four bits of the word are transferred by means of the buffer RBUF to the input SDIN of the memory SRAM while the first bit of the four following bits is received. Since the address bit A _{0 is} equal to 0, the write signal WRSR is filtered by one of the "AND" gates and passes only to the circuits SSA ₇ to SSA _4. Thus, the four first bits are switched by the circuits SSA ₇ to SSA ₄ ( 15 ) are stored in cells of groups GP ₇ to GP _{4 of} the memory SRAM. When the four clock cycles CLK have expired, the four following bits of the word are transferred to the input SDIN, while the circuit SCAN3 sets the bit A ₀ 'to 1. The second bit group is again stored in cells of groups GP ₇ to GP ₄ , since the address bit A _{0 is} still 0. However, the memory address is different because the bit A ₀ 'applied to the address decoder SDEC is now 1. It is the odd address immediately following the even memory address of the first four bits.

Diese Vorgänge erfolgen gesteuert durch die Zentraleinheit UC, die die erforderlichen Signale ausgibt. Im Ergebnis ist das Wort in zwei Bitgruppen gespalten, die an zwei aufeinanderfolgenden Adressen des Speichers SRAM gespeichert sind. Wenn ein zweites Binärwort mit ungerader Adresse (A₀ = 1) mit derselben partiellen Adresse, wie das erste, im Speicher SRAM gespeichert wird, werden die beiden Bitgruppen des zweiten Wortes in Zellen der Gruppen GP₃ bis GP₀ gespeichert, denn das Adessenbit A₀ ist gleich 1. Nach Abschluss der Speicherung des zweiten Wortes befinden sich im Speicher zwei zusammengesetzte Wörter mit gerader bzw. ungerader Adresse, die jeweils vier höherwertige oder niederwertige Bits der beiden ursprünglichen Wörter umfassen.These operations are controlled by the central unit UC, which outputs the required signals. As a result, the word is split into two groups of bits stored at two consecutive addresses of the memory SRAM. When a second odd-address binary word (A ₀ = 1) having the same partial address as the first is stored in the memory SRAM, the two bit-groups of the second word are stored in cells of the groups GP ₃ to GP ₀ , because the address bit A ₀ equals 1. Upon completion of storage of the second word, there are two composite even and odd address words in the memory, each comprising four high order or low order bits of the two original words.

Schließlich weist der Speicher SRAM eine Bitverschachtelung entsprechend der in Tabelle 2 im Anhang beschriebenen auf. Wenn mehrere Wörter nacheinander in den Speicher SRAM gespeichert werden, überträgt sie die Zentraleinheit UC anschließend eins nach dem anderen in aufeinanderfolgenden Schritten des Lesens des Speichers SRAM und Schreibens in den FLASH-Speicherblock 41. Jeder Übertragungsschritt erfolgt durch Anlegen derselben niederwertigen Adresse A₇–A₀ an den Speicher SRAM und an den Decoder BDEC3 des FLASH-Speicherblockes. Da die gelesenen Wörter zusammengesetzte Wörter sind, wird die im Speicher SRAM vorliegende Verschachtelung ungeändert in den FLASH-Speicherblock übertragen.Finally, the memory SRAM has a bit interleaving corresponding to that described in Table 2 in the appendix. When several words are sequentially stored in the memory SRAM, it then transmits the central unit UC one by one in successive steps of reading the memory SRAM and writing to the FLASH memory block 41 , Each transfer step is performed by applying the same low-order address A ₇ -A ₀ to the memory SRAM and to the decoder BDEC3 of the FLASH memory block. Since the words read are compound words, the interleaving present in the SRAM memory is transferred into the FLASH memory block unaltered.

Diese Ausführungsform der vorliegenden Erfindung hat verschiedene Vorteile. Einerseits erlaubt sie, das erfindungsgemäße Verfahren mit Hilfe eines herkömmlichen FLASH-Speicherblockes auszuführen, der aus einer Bibliothek von integrierten Standardschaltungen ausgewählt werden kann. In der Praxis kann sich die Ausführung eines Pufferspeichers SRAM der oben genannten Art als einfacher erweisen, als die Tatsache, einen spezifischen FLASH-Speicherblock fertigen zu müssen, wie den des oben beschriebenen Speichers MEM3. Ein anderer Vorteil dieser Ausführungsform besteht darin, vor Übertragung der Wörter in den FLASH-Speicherblock die sequentielle Speicherung einer Folge von Wörtern im Pufferspeicher zuzulassen. Der Pufferspeicher erlaubt so, den Seitenmodus der EEPROM-Speicher zu simulieren, was weder herkömmliche FLASH-Speicher können, noch die der oben beschriebenen Speicher MEM3. Der Speicher MEM3 könnte trotzdem dem Speicher MEM4 in Anwendungen vorgezogen werden, in denen der Seitenmodus unnütz ist.These embodiment The present invention has several advantages. On the one hand allows them, the inventive method with the help of a conventional To execute FLASH memory block selected from a library of standard integrated circuits can. In practice, the execution of a buffer memory SRAM of the above type will prove easier than the fact one specific FLASH memory block, such as that described above Memory MEM3. Another advantage of this embodiment is that before transmission of the words in the FLASH memory block the sequential storage of a sequence of words in the buffer memory. The cache thus allows the Page mode to simulate the EEPROM memory, which is neither conventional FLASH memory can, nor the memory MEM3 described above. The memory MEM3 could anyway the memory MEM4 be preferred in applications in which the Page mode useless is.

Der erfindungsgemäße Pufferspeicher ist selbstverständlich verschiedener Ausführungsvarianten fähig. Er kann beispielsweise nur 16 Speicherzellen zur Speicherung zweier Binärwörter in Form zusammengesetzter Wörter umfassen, wenn ein Betrieb im Seitenmodus nicht gewünscht wird.Of the Inventive buffer memory is self-evident various embodiments able to. For example, it can only have 16 memory cells to store two Binary words in Form of composite words include when operating in page mode is not desired.

Andererseits kann die Verschachtelung der Binärwörter auf andere Weise erfolgen. So werden die Binärwörter in einer Variante normal im Pufferspeicher gespeichert und zum Zeitpunkt ihrer Übertragung in den FLASH-Speicherblock verschachtelt. Hierzu ist eine Mischschaltung zwischen dem Ausgang des Pufferspeichers und dem Eingang des FLASH-Speicherblockes vorgesehen. Die Mischschaltung umfasst beispielsweise zwei Pufferregister zu je 8 Bits, die die beiden zu verschachtelnden Wörter aufnehmen, deren Ausgänge verschachtelt und über eine Multiplexerschaltung an den Eingang des FLASH-Speicherblockes angelegt sind. Die Multiplexerschaltung wird durch eine Abrufschaltung desselben Aufbaus, wie die Schaltung SCAN3, gesteuert.on the other hand can break the nesting of binary words done in another way. So the binary words in a variant become normal stored in the buffer memory and at the time of their transmission nested in the FLASH memory block. This is a mixing circuit between the output of the buffer and the input of the FLASH memory block intended. The mixing circuit comprises, for example, two buffer registers 8 bits each, which record the two words to be nested, their outputs nested and over a multiplexer circuit to the input of the FLASH memory block are created. The multiplexer circuit is activated by a polling circuit the same structure as the circuit SCAN3 controlled.

IV – Zusammenfassung der beschriebenen AusführungsformenIV - Summary the described embodiments

Im Vorangehenden wurden drei Ausführungsformen eines seriellen Speichers mit vorgezogenem Lesen im Einzelnen beschrieben, die nur K Leseschaltungen erfordern, um Wörter zu K Bits zu lesen (gegenüber M mal K Leseschaltungen in den Speichern mit vorgezogenem Lesen des Standes der Technik). Der erste Speicher MEM2 weist einen Speicherblock mit einem besonderen Lesepfad auf, der ausgehend von unverschachtelt gespeicherten Wörtern zusammengesetzte Wörter ausgibt. Der zweite Speicher MEM3 umfasst einen Speicherblock, der mit einem besonderen Schreibpfad versehen ist, der die Verschachtelung der Wörter zum Zeitpunkt ihrer Speicherung sicherstellt, und einen zum Lesen zusammengesetzter Wörter geeigneten Lesepfad. Der dritte Speicher MEM4 umfasst einen Standard-Flash-Speicherblock, der mit einem Pufferspeicher versehen ist, der die Umwandlung empfangener Wörter in zusammengesetzte Wörter vor deren Speicherung im Speicherblock sicherstellt und/oder die Simulation des seitenweisen Progammiermodus, wobei die Verschachtelung der Wörter ebenfalls durch Mischmittel sichergestellt werden kann, die zwischen dem Ausgang des Pufferspeichers und dem Eingang des FLASH-Speicherblockes angeordnet sind.in the The foregoing were three embodiments of a read-ahead serial memory in detail, which require only K read circuits to read words to K bits (vs. M times K read circuits in the memories with the reading of the state preferred of the technique). The first memory MEM2 has a memory block with a special reading path, starting from unmasked stored words compound words outputs. The second memory MEM3 comprises a memory block which is provided with a special write path, which is the nesting the words to Time of their storage ensures, and a composite for reading words suitable reading path. The third memory MEM4 comprises a standard flash memory block, which is provided with a buffer which received the conversion words in compound words before storing them in the memory block ensures and / or the Simulation of the page-wise programming mode, whereby the nesting of the words can also be ensured by mixing means between the output of the buffer memory and the input of the FLASH memory block are arranged.

Ganz allgemein sind Ausführungsformen verschiedener Varianten und Kombinationen fähig. Außerdem versteht sich von selbst, auch wenn die vorliegende Beschreibung in Bezug auf den Aufbau von EEPROM- und FLASH-Speichern gemacht wurde, dass die vorliegende Erfindung auf verschiedene andere Speicherarten anwendbar ist. Die vorliegende Erfindung ist insbesondere auf PROM-Speicher anwendbar, die sich aufgrund ihres Aufbaus auf halbem Wege zwischen FLASH-Speichern und EEPROM-Speichern befinden.All general are embodiments capable of different variants and combinations. It goes without saying even if the present description in relation to the structure of EEPROM and FLASH memory was made that the present Invention is applicable to various other types of memory. The the present invention is particularly applicable to PROM memories, due to their construction half way between FLASH stores and EEPROM memory are located.

Claims (23)

Verfahren zum Lesen eines Binärwortes (W_j) in einem Speicher mit seriellem Ein- und Ausgang (MEM1–MEM4), einen ersten Schritt des Lesens von Daten im Speicher nach seriellem Empfang einer partiellen Leseadresse, der N niederwertige Bits fehlen, um eine vollständige Adresse zu bilden, umfassend, dadurch gekennzeichnet, dass der erste Leseschritt die folgenden Schritte umfasst: – gleichzeitiges Lesen der P ersten Bits von M Wörtern des Speichers, die dieselbe partielle Adresse haben, – nach Empfang der vollständigen Adresse, Auswählen der P ersten Bits des Wortes, das mit der ersten vollständigen Adresse bezeichnet wird, und Ausgabe dieser Bits am seriellen Ausgang des Speichers, und dadurch, dass das Verfahren einen zweiten Leseschritt umfasst, darin bestehend, – P folgende Bits des durch die vollständige Adresse bezeichneten Wortes während der Ausgabe der P ersten Bits zu lesen und die P folgenden Bits am seriellen Ausgang des Speichers auszugeben, wenn die P ersten Bits ausgegeben worden sind.A method of reading a binary word (W _j ) in a serial input and output memory (MEM1-MEM4), a first step of reading data in the memory after serially receiving a partial read address which lacks N least significant bits by a complete address comprising, characterized in that the first reading step comprises the following steps: - simultaneously reading the P first bits of M words of the memory having the same partial address, - after receiving the complete address, selecting the P first bits of the word designated by the first complete address, and outputting these bits at the serial output of the memory, and in that the method comprises a second reading step, consisting in: P reading the following bits of the word designated by the complete address during the output of the P first bits and outputting the P following bits at the serial output of the memory the P first bits have been output. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass das Lesen der P folgenden Bits wie das Lesen der P ersten Bits erfolgt, indem gleichzeitig P folgende Bits der M Wörter des Speichers gelesen werden, die dieselbe partielle Adresse haben und indem die P folgenden Bits des mit der vollständigen Adresse bezeichneten Wortes ausgewählt werden.Method according to claim 1, characterized that reading the P following bits as reading the P first bits is done by simultaneously P following bits of the M words of Memory are read, which have the same partial address and by the P following bits of the full address Word selected become. Verfahren nach einem der Patentansprüche 1 und 2, anwendbar auf einen Speicher (21, MEM2), in dem die Speicherzellen in Wortzeilen und in Bitzeilen angeordnet sind und die Bitzeilen in Spalten (COL₀, COL₁) angeordnet sind, dadurch gekennzeichnet, dass es einen Schritt enthält, darin bestehend, dass im Speicher Folgendes vorgesehen wird: – ein Adressendecoder (BDEC1), der derart angeordnet ist, dass er gleichzeitig nach Anlegen einer vollständigen Adresse an den Decoder P Bitzeilen zu M verschiedenen Spalten (COL₀, COL₁) auswählt, und – ein Verbindungsbus (RB), derart angeordnet, dass er jede der P ausgewählten Bitzeilen mit einer Leseschaltung (SA₀–SA₇) verbindet.Method according to one of the claims 1 and 2, applicable to a memory ( 21 , MEM2), in which the memory cells are arranged in word lines and in bit lines and the bit lines are arranged in columns (COL ₀ , COL ₁ ), characterized in that it comprises a step consisting in the following being provided in the memory: an address decoder (BDEC1) arranged to concurrently select bit lines to M different columns (COL ₀ , COL ₁ ) upon application of a complete address to the decoder P, and a connection bus (RB) arranged to be connecting each of the P selected bit lines to a read circuit (SA ₀ -SA ₇ ). Verfahren nach Patentanspruch 3, dadurch gekennzeichnet, dass der erste Leseschritt dadurch erfolgt, dass an den Decoder die empfangene partielle Adresse angelegt wird und indem an den niederwertigen Adresseneingängen des Decoders die 2^N möglichen Kombinationen der N letzten Adressenbits durchlaufen werden.A method according to claim 3, characterized in that the first reading step takes place in that the received partial address is applied to the decoder and by passing through the 2 ^N possible combinations of the N last address bits at the low-order address inputs of the decoder. Verfahren nach einem der Patentansprüche 1 und 2, anwendbar auf einen Speicher (31, 41, MEM3, MEM4, SRAM), in dem die Speicherzellen in Wortzeilen und in Bitzeilen angeordnet sind, wobei eine Wortzeile eine Speicherseite bildet, dadurch gekennzeichnet, dass es einen vorangehenden Schritt enthält, darin bestehend (Tabelle 2), – M Wörter derselben partiellen Adresse in M aneinander anschließende Unterseiten einer Speicherseite zu speichern, – jedes Wort in P aneinander anschließende Gruppen von Zellen zu speichern, die jeweils K/P aneinander anschließende Untergruppen von Zellen umfassen, wobei K die Anzahl der Bits jedes Wortes ist, und – Bits vom Rang j und j + 1 eines Wortes in aneinander anschließende Zellengruppen zu speichern, und Bits vom Rang j und j + P eines Wortes in aneinander anschließende Untergruppen von Zellen, derart, dass die Wörter in den Unterseiten umgefaltet sind.Method according to one of the claims 1 and 2, applicable to a memory ( 31 . 41 , MEM3, MEM4, SRAM) in which the memory cells are arranged in word lines and in bit lines, one word line forming a memory page, characterized in that it comprises a preceding step consisting in (Table 2), - M words of the same partial address storing M in M subsequent pages of a memory page, - storing each word in P contiguous groups of cells each comprising K / P contiguous subgroups of cells, where K is the number of bits of each word, and - bits of rank j and j + 1 of a word into contiguous cell groups, and bits of rank j and j + P of a word into contiguous subgroups of cells such that the words in the subpages are folded over. Verfahren nach Patentanspruch 5, dadurch gekennzeichnet, dass der Leseschritt umfasst: – einen Vorauswahlschritt (BDEC2), der darin besteht, gleichzeitig in jeder Zellengruppe jeder Unterseite des Speichers (31, MEM3) alle Zellen zum Lesen auszuwählen, die die Bits von M Wörtern mit derselben partiellen Adresse enthalten, und – und einen Auswahlschritt (MUX2), der darin besteht, an eine Leseschaltung (SA₇–SA₀) die Zellen anzuschließen, die eins der P Zielbits jedes der M Wörter enthalten.Method according to claim 5, characterized in that the reading step comprises: - a pre-selection step (BDEC2) consisting in simultaneously in each cell group of each lower side of the memory (BDEC2) 31 , MEM3) to select all cells for reading which contain the bits of M words with the same partial address, and - and a selecting step (MUX2) consisting in connecting to a reading circuit (SA ₇ -SA ₀ ) the cells which are one of the P target bits of each of the M words. Verfahren nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass P gleich K/M ist, wobei K die Anzahl an Bits ist, die die im Speicher gespeicherten Wörter umfassen, während M gleich 2^N ist.Method according to one of claims 1 to 6, characterized in that P is equal to K / M, where K is the number of bits comprising the words stored in memory while M is equal to 2 ^N. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass N gleich 1 ist und M gleich 2.Method according to one of the claims 1 to 7, characterized in that N is equal to 1 and M is equal to 2. Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass die P ersten Bits jedes der gleichzeitig im Speicher gelesenen Wörter höherwertige Bits sind.Method according to one of the claims 1 to 8, characterized in that the P first bits of each of the simultaneously in memory read words higher Bits are. Speicher in einer integrierten Schaltung (MEM1–MEM4) mit seriellem Ein- (DIN) und Ausgang (DOUT), dadurch gekennzeichnet, dass er Mittel (BDEC1, RP, BDEC2, MUX2, BDEC3, MUX1, SA₇–SA₁) umfasst, um nach seriellem Empfang einer partiellen Leseadresse (A₁₅–A₁), in der N niederwertige Bits fehlen, um eine vollständige Adresse zu bilden, – gleichzeitig die P ersten Bits (b₇–b₄) von M Wörtern des Speichers mit derselben partiellen Adresse zu lesen, – nach Empfang der vollständigen Adresse die P ersten Bits des Wortes, das mit der vollständigen Adresse bezeichnet wird, auszuwählen und diese Bits am seriellen Ausgang auszugeben, und – P folgende Bits (b₃–b₀) des Wortes, das durch die vollständige Adresse bezeichnet wird, während der Ausgabe der P ersten Bits zu lesen und diese Bits am seriellen Ausgang auszugeben, wenn die P ersten Bits ausgegeben sind.Memory in an integrated circuit (MEM1-MEM4) with serial input (DIN) and output (DOUT), characterized in that it comprises means (BDEC1, RP, BDEC2, MUX2, BDEC3, MUX1, SA ₇ -SA ₁₎ after serially receiving a partial read address (A ₁₅ -A ₁ ) in which N low-order bits are missing to form a complete address, - simultaneously the P first bits (b ₇ -b ₄ ) of M words of the memory with the same partial Address to read, - after receiving the full address the P first bits of the word, that with the full address to select and output these bits at the serial output, and to read the following bits (b ₃ -b ₀ ) of the word designated by the complete address during the output of the P first bits and these bits at the serial output output when the P first bits are output. Speicher nach Patentanspruch 10, dadurch gekennzeichnet, dass er Mittel (MUX1) zu Auswahl einer Gruppe von P Bits unter M Gruppen zu P Bits umfasst, die gleichzeitig gelesen wurden, die an einem Befehlseingang die N niederwertigen Bits (A₀) der vollständigen Adresse empfangen.Memory according to claim 10, characterized in that it comprises means (MUX1) for selecting a group of P bits among M groups of P bits which have been simultaneously read, which at a command input receive the N low order bits (A ₀ ) of the complete address , Speicher (21, MEM2) nach einem der Patentansprüche 10 und 11, Speicherzellen umfassend, die in Wortzeilen und in Bitzeilen angeordnet sind, wobei die Bitzeilen in Spalten (COL₀, COL₁) angeordnet sind, einen Adressendecoder (BDEC1) zur Auswahl der Bitzeilen und einen Verbindungsbus (RB), um ausgewählte Bitzeilen mit Leseschaltungen (SA₇–SA₀) zu verbinden, dadurch gekennzeichnet, dass – der Adressendecoder derart angeordnet ist, dass er gleichzeitig P Bitzeilen zu M verschiedenen Spalten mit derselben partiellen Adresse auswählt, und – der Verbindungsbus derart angeordnet ist, dass er jede der P ausgewählten Bitzeilen mit einer Leseschaltung verbindet.Storage ( 21 MEM2) according to one of the claims 10 and 11, comprising memory cells arranged in word lines and bit lines, the bit lines being arranged in columns (COL ₀ , COL ₁ ), an address decoder (BDEC1) for selecting the bit lines and a connection bus (RB) to connect selected bit lines to read circuits (SA ₇ -SA ₀ ), characterized in that - the address decoder is arranged to simultaneously select P bit lines to M different columns with the same partial address, and - the connection bus such is arranged to connect each of the P selected bit lines to a read circuit. Speicher nach Patentanspruch 12, dadurch gekennzeichnet, dass er eine Adressenabfrageschaltung (SCAN1) umfasst, die dafür eingerichtet ist, während des Lesevorganges eines Wortes die 2^N möglichen Kombinationen der N niederwertigen Bits (A₀) einer Adresse, die an den Adressendecoder angelegt ist, abzufragen.Memory according to claim 12, characterized in that it comprises an address polling circuit (SCAN1) arranged to, during the reading of a word, encode the 2 ^N possible combinations of the N least significant bits (A ₀ ) of an address applied to the address decoder, query. Speicher (31, 41, MEM3, MEM4, SRAM) nach einem der Patentansprüche 10 und 11, Speicherzellen umfassend, die in Wortzeilen und in Bitzeilen angeordnet sind, wobei eine Wortzeile eine Speicherseite bildet, dadurch gekennzeichnet, dass er Mittel zum Verschachteln von Bits enthält, dafür eingerichtet (Tabelle 2), – M Wörter derselben partiellen Adresse in M aneinander anschließende Unterseiten einer Speicherseite zu speichern, – jedes Wort in P aneinander anschließende Gruppen von Zellen zu speichern, die jeweils K/P aneinander anschließende Untergruppen von Zellen umfassen, wobei K die Anzahl der Bits jedes Wortes ist, und – Bits vom Rang j und j + 1 eines Wortes in aneinander anschließende Zellengruppen zu speichern, und Bits vom Rang j und j + P eines Wortes in aneinander anschließende Untergruppen von Zellen, derart, dass die Wörter in den Unterseiten umgefaltet sind.Storage ( 31 . 41 , MEM3, MEM4, SRAM) according to any one of claims 10 and 11, comprising memory cells arranged in word lines and in bit lines, a word line constituting a memory page, characterized in that it comprises means for interleaving bits, arranged therefor (Table 2) to store M words of the same partial address in M contiguous subpages of a memory page; store each word in P contiguous groups of cells each comprising K / P contiguous subgroups of cells, where K is the number of bits of each word is and to store bits of rank j and j + 1 of a word in contiguous cell groups, and bits of rank j and j + P of a word into contiguous subgroups of cells such that the words in the subpages fold over are. Speicher (31, MEM3) nach Patentanspruch 14, einen Adressendecoder (BDEC2) enthaltend, der Schalter (TS) zur Auswahl der Bitzeile umfasst, eine Schaltung (PGRC2) zur Programmierung des Speichers, der Latches (LT) umfasst, deren Eingang an einen Datenbus (DB) mit K Leitungen angeschlossen ist, dadurch gekennzeichnet, dass – die Programmierschaltung (PGRC2) M mal K Latches (LT) umfasst, – die Bitzeilen (BL) derselben Untergruppe von Zellen (SGP) über Auswahlschalter (TS) mit einer gemeinsamen Leitung (L) verbunden sind, – jede gemeinsame Leitung an den Ausgang eines Latch (LT) angeschlossen ist, und – die Latches (LT₀₀, LT₄₀), deren Ausgänge an Untergruppen von Zellen desselben Ranges angeschlossen sind, die verschiedenen Unterseiten angehören, an dieselbe Leitung (b₇) des Datenbuses angeschlossen sind.Storage ( 31 , MEM3) according to claim 14, comprising an address decoder (BDEC2), the switch (TS) for selecting the bit parts, a circuit (PGRC2) for programming the memory, the latches (LT) whose input to a data bus (DB) is connected to K lines, characterized in that - the programming circuit (PGRC2) comprises M times K latches (LT), - the bit lines (BL) of the same subgroup of cells (SGP) via selection switches (TS) with a common line (L) - each common line is connected to the output of a latch (LT), and - the latches (LT ₀₀ , LT ₄₀ ) whose outputs are connected to subgroups of cells of the same rank belonging to different sub-sides, to the same line ( b ₇ ) of the data bus are connected. Speicher nach Patentanspruch 15, dadurch gekennzeichnet, dass der Adressendecoder (BDEC2) Inhibitionsmittel (READ) in der Betriebsart Lesen seiner N niederwertigen Adresseneingänge (A₀) aufweist, um gleichzeitig alle Bitzeilen auszuwählen, die den Bits aller Wörter des Speichers entsprechen, die dieselbe partielle Adresse haben.Memory according to claim 15, characterized in that the address decoder (BDEC2) comprises inhibiting means (READ) in the mode of reading its N low order address inputs (A ₀ ) to simultaneously select all bit lines corresponding to the bits of all the words of the memory which are the same partial Have address. Speicher nach Patentanspruch 16, dadurch gekennzeichnet, dass die gemeinsamen Zeilen der Untergruppen von Zellen ein und derselben Zellengruppe über eine Multiplexerschaltung (MUX2) mit ein und derselben Leseschaltung (SA₇–SA₀) verbunden sind, Multiplexerschaltung, die derart eingerichtet ist, dass sie eine einzige gemeinsame Zeile auf einmal an die Leseschaltung anschließt, die durch ein Befehlssignal (AX) der Multiplexerschaltung bestimmt wird.Memory according to claim 16, characterized in that the common rows of the subgroups of cells of one and the same group of cells are connected via a multiplexer circuit (MUX2) to one and the same read circuit (SA ₇ -SA ₀ ), multiplexer circuit adapted to operate connects a single common row at a time to the read circuit, which is determined by a command signal (AX) of the multiplexer circuit. Speicher nach Patentanspruch 17, dadurch gekennzeichnet, dass das Multiplexermittel (MUX2) durch eine Abrufschaltung (SCAN2) gesteuert wird, die derart eingerichtet ist, dass sie im Verlauf eines Lesevorganges eines Wortes alle Multiplexwerte des Befehlssignals (AX) durchläuft, derart, dass die gemeinsamen Zeilen jeder Untergruppe einer Zellengruppe eine nach der anderen mit der Leseschaltung verbunden werden.Memory according to claim 17, characterized in that the multiplexing means (MUX2) is controlled by a polling circuit (SCAN2) is controlled, which is set up in the course a read operation of a word all the multiplex values of the command signal (AX) goes through, such that the common rows of each subgroup of a cell group one after the other connected to the reading circuit. Speicher (MEM4) nach einem der Patentansprüche 10, 11, 14, einen Speicherblock (41) und Peripherieteile des Speicherblockes umfassend, dadurch gekennzeichnet, dass er Mittel zum Verschachteln von Bits (SRAM) enthält, die zwischen dem seriellen Eingang (DIN) und dem Eingang des Speicherblockes (41) angeordnet und dafür eingerichtet sind, an den Eingang des Speicherblockes zusammengesetzte Wörter anzulegen, die M Gruppen von P Bits von M verschiedenen Binärwörtern anlegen.Memory (MEM4) according to one of the claims 10, 11, 14, a memory block ( 41 ) and peripheral parts of the memory block, characterized in that it contains bit interleaving means (SRAM) connected between the serial input (DIN) and the input of the memory block ( 41 ) are arranged and arranged to apply to the input of the memory block composite words which apply M groups of P bits of M different binary words. Speicher nach einem der Patentansprüche 10, 11, 14, 19, dadurch gekennzeichnet, dass er einen flüchtigen Pufferspeicher (SRAM) umfasst, dessen Ausgang mit dem Eingang des Speicherblockes (41) verbunden ist, und Mittel (UC) zum Einspeichern von Daten in den Pufferspeicher, die im Speicherblock gespeichert werden sollen, und dann im Speicherblock die Daten zu speichern, die vorab im Pufferspeicher gespeichert wurden.Memory according to one of the claims 10, 11, 14, 19, characterized in that it comprises a volatile buffer memory (SRAM) whose output is connected to the input of the memory block (SRAM). 41 ) and means (UC) for storing data in the buffer memory to be stored in the memory block and then storing in the memory block the data previously stored in the buffer memory. Speicher nach Patentanspruch 20, dadurch gekennzeichnet, dass er Mittel (SCAN3, SSA₇–SSA₀) zum Einspeichern von zusammengesetzten Wörtern in den Pufferspeicher enthält, die M Gruppen von P Bits von M verschiedenen Binärwörtern umfassen, die seriell empfangen wurden.Memory according to claim 20, characterized in that it comprises means (SCAN3, SSA ₇ -SSA ₀ ) for storing in the buffer memory composite words comprising M groups of P bits of M different binary words received serially. Speicher nach einem der Patentansprüche 10 bis 21, in dem P gleich K/M ist, wobei K die Anzahl an Bits ist, die die Wörter umfassen, die im Speicher gespeichert sind, wobei M gleich 2^N ist.The memory of any of claims 10 to 21, wherein P is K / M, where K is the number of bits comprising the words stored in memory, M being ^2N . Speicher nach einem der Patentansprüche 10 bis 22, in dem N gleich 1 ist und M gleich 2.Memory according to one of the claims 10 to 22, where N is 1 and M is 2.