Claims (6)
PHN 14.108 EP 1 Ü576 Ü81 PATENTANSPRÜCHE:PHN 14.108 EP 1 Ü576 Ü81 PATENT CLAIMS:
1. Nicht-ganzzahlige Verzögerungsschaltung zum Verzögern eines digitalen1. Non-integer delay circuit for delaying a digital
Signals um einen selektierbaren Bruchteil (&dgr;) einer Abtastperiode des genannten
digitalen Signals, mit:signal by a selectable fraction (δ) of a sampling period of said digital signal, with:
ersten Mitteln zum Differenzieren des genannten digitalen Signals zum Erhalten
eines ersten differentiellen Signals (Fl) mit einer ersten Phasencharakteristik in bezug
auf das genannte digitale Signal;first means for differentiating said digital signal to obtain
a first differential signal (Fl) having a first phase characteristic with respect
to said digital signal;
zweiten Mitteln zum Differenzieren des genannten digitalen Signals zum
Erhalten eines zweiten differentiellen Signals (F2) mit einer zweiten Phasencharakteristik
in bezug auf das genannte digitale Signal; wobei die genannte erste Phasencharakteristik
von der zweiten Phasencharakteristik abweicht;second means for differentiating said digital signal to
obtain a second differential signal (F2) having a second phase characteristic
with respect to said digital signal; said first phase characteristic
deviating from the second phase characteristic;
Mitteln zum Kombinieren des genannten ersten (Fl) und zweiten (F2) differentiellen
Signals je nach dem genannten selektierbaren Bruchteil (&dgr;) zum Erhalten eines
phasenangepaßten Korrektursignals; undmeans for combining said first (Fl) and second (F2) differential signals depending on said selectable fraction (δ) to obtain a phase-adjusted correction signal; and
Mitteln zum Addieren eines Produktes aus dem genannten selektierbaren
Bruchteil (&dgr;) und dem genannten phasenangepaßten Korrektursignal zu dem genannten
digitalen Signal, zum Erhalten des genannten, um den genannten selektierbaren Bruchteil (&dgr;) der Abtastperiode des genannten digitalen Signals verzögerten digitalen
Signals.
Means for adding a product of said selectable fraction (δ) and said phase-adjusted correction signal to said digital signal to obtain said digital signal delayed by said selectable fraction (δ) of the sampling period of said digital signal.
2. Nicht-ganzzahlige Verzögerungsschaltung nach Anspruch 1, wobei die2. A non-integer delay circuit according to claim 1, wherein the
genannten Kombiniermittel einen Mischer aufweisen zum Multiplizieren des genannten
ersten differentiellen Signals (Fl) mit einer linear zunehmenden Funktion des genannten
selektierbaren Bruchteils (&dgr;) und zum Multiplizieren des genannten zweiten differentiellen
Signals (F2) mit einer linear abnehmenden Funktion des genannten selektierbaren Bruchteils (&dgr;).said combining means comprise a mixer for multiplying said first differential signal (Fl) by a linearly increasing function of said selectable fraction (δ) and for multiplying said second differential signal (F2) by a linearly decreasing function of said selectable fraction (δ).
3. Nicht-ganzzahlige Verzögerungsschaltung nach Anspruch 1, wobei die3. A non-integer delay circuit according to claim 1, wherein the
genannten ersten differenzierenden Mittel einen Subtrahierer aufweisen zum jeweiligen
Subtrahieren zweier aufeinanderfolgender Abtastwerte des genannten digitalen Signals,said first differentiating means comprise a subtractor for subtracting two consecutive samples of said digital signal,
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und wobei die genannten zweiten differenzierenden Mittel ein Filter mit einer antisymmetrischen
Impulsstoßantwort aufweisen (Fig. 3).and wherein said second differentiating means comprises a filter with an antisymmetric impulse response (Fig. 3).
4. Nicht-ganzzahlige Verzögerungsschaltung nach Anspruch 1, wobei die
genannten ersten differenzierenden Mittel ein Filter zum Empfangen des genannten
digitalen Signals aufweisen zum Liefern eines interpolierten Signals, und einen Subtrahierer
zum Subtrahieren des genannten interpolierten Signals und des genannten digitalen Signals voneinander (Fig. 1, 2).4. A non-integer delay circuit according to claim 1, wherein said first differentiating means comprises a filter for receiving said digital signal to provide an interpolated signal, and a subtractor for subtracting said interpolated signal and said digital signal from each other (Fig. 1, 2).
5. Nicht-ganzzahlige Verzögerungsschaltung nach Anspruch 1, wobei die
genannten ersten und zweiten differenzierenden Mittel nahezu entsprechenden Amplitudencharakteristiken
aufweisen.5. A non-integer delay circuit according to claim 1, wherein said first and second differentiating means have nearly corresponding amplitude characteristics.
6. Nicht-ganzzahlige Verzögerungsschaltung nach Anspruch 1, wobei den
genannten Steuermitteln und den genannten Addiermitteln Digital-Analog-Wandler vorgeschaltet sind.6. A non-integer delay circuit according to claim 1, wherein digital-to-analog converters are connected upstream of said control means and said adding means.