DE498953T1 - Datenerfassungssystem mit programmierbaren bitseriellen digitalen signal-prozessoren. - Google Patents

Datenerfassungssystem mit programmierbaren bitseriellen digitalen signal-prozessoren.

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DE498953T1
DE498953T1 DE199191120966T DE91120966T DE498953T1 DE 498953 T1 DE498953 T1 DE 498953T1 DE 199191120966 T DE199191120966 T DE 199191120966T DE 91120966 T DE91120966 T DE 91120966T DE 498953 T1 DE498953 T1 DE 498953T1
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DE
Germany
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digital
processor
input signal
signal
multiplexer
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Pending
Application number
DE199191120966T
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English (en)
Inventor
Kenji Kokubunji-Shi Tokyo 185 Fuhino
Steven Lee Schenectady New York 12309 Garverick
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
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Publication date
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Pending legal-status Critical Current

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Claims (24)

0498853 120 966.6-2201 Yokogawa Electric Corporation Patentansprüche 5
1. Monolithisch integrierte Schaltung mit folgenden darin vorgesehenen Elementen:
einem bitserieller Multiplikations/Additions-Prozessor mit
einem bitseriellen digitalen Multiplizierer zur Multiplikation eines ersten digitalen Prozessor-Eingangssignals in bitseriellem Format mit einem zweiten digitalen Prozessoreingangssignal zur Generierung eines bitseriellen Produktsignals sowie mit einem bitseriellen digitalen Addierer zur Addition eines dritten digitalen Prozessoreingangssignals in bitseriellem Format zu dem bitseriellen Produktsignal zur Generierung eines bitseriellen Summensignals; einem chipresidenten Speicher;
einer Einrichtung zum Lesen der während jedes der zuerst gewählten Zeitpunkte gespeicherten Informationen aus einem zu diesem Zeitpunkt aktuellen Platz in dem chipresidenten Speicher zur Generierung eines dieser ersten, zweiten oder dritten digitalen Prozessoreingangssignale;
einer Einrichtung zum Lesen der während jedes der zweiten gewählten Zeitpunkte gespeicherten Informationen aus einem zu diesem Zeitpunkt aktuellen Platz in dem chipresidenten Speicher zur Generierung eines weiteren dieser ersten, zweiten oder dritten digitalen Prozessoreingangssignale;
einer Einrichtung zum Schreiben während jedes der dritten gewählten Zeitpunkte in einen zu diesem Zeitpunkt aktuellen Platz dieses chipresidenten Speichers von Informationen, die dem bitseriellen Summensignal entsprechen.
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2. Monolithisch integrierte Schaltung gemäß Anspruch 1,
bei der das zweite digitale Prozessoreingangssignal in
bitseriellem Format vorliegt.
3. Monolithisch integrierte Schaltung gemäß Anspruch 1 mit folgenden darin vorgesehenen Elementen:
einer Analog-Digital-Umsetzereinrichtung zur Wandlung
eines analogen an diese integrierte Schaltung gelieferten Eingangssignals in ein entsprechendes bit-
serielles Analog-Digital-Umsetzungsergebnis; und
einer Einrichtung zum Anlegen dieses Analog-Digital-Umsetzungsergebnisses als das erste digitale Prozessoreingangssignal zu anderen Zeitpunkten als denjenigen,
in denen das erste digitale Prozessoreingangssignal von der Einrichtung zum Lesen der gespeicherten Information aus einem gewählten Platz innerhalb des chipresidenten
Speichers generiert wird.
4. Monolithisch integrierte Schaltung gemäß Anspruch 1 mit folgenden darin vorgesehenen Elementen:
einer Analog-Digital-Umsetzereinrichtung zur Wandlung
einer Vielzahl analoger von der integrierten Schaltung
gelieferter Eingangssignale in jeweils ein entsprechendes bitserielles Analog-Digital-Umsetzungsergebnis;
einer Einrichtung zum Anlegen mindestens einiger
gewählter dieser Analog-Digital-Umsetzungsergebnisse
als erstes digitales Prozessoreingangssignal zu anderen Zeitpunkten als denjenigen, in denen das erste digitale Prozessoreingangssignal von der Einrichtung zum Lesen
der gespeicherten Information aus einem gewählten Platz innerhalb des chipresidenten Speichers generiert wird.
5. Monolithisch integrierte Schaltung gemäß Anspruch 4 mit folgenden darin vorgesehenen Elementen:
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einer Registerbank zur vorübergehenden Speicherung mindestens zweier aufeinanderfolgender bitserieller Summensignale vom Multiplikations/Additions-Prozessor; einem weiteren Digitalprozessor zur Verarbeitung der vorübergehend gespeicherten Signale, die aus der Registerbank ausgelesen wurden, zur Generierung digitaler Ausgangssignale mittels eines stetigen Näherungsverfahrens .
6. Monolithisch integrierte Schaltung gemäß Anspruch 5, kombiniert mit:
einem digitalen Meßgerät zur Anzeige des Wertes des digitalen Ausgangssignals.
7. Monolithisch integrierte Schaltung gemäß Anspruch 5 mit folgenden darin vorgesehenen Elementen: einem Impulsdauermodulator zur Erzeugung regelmäßig wiederkehrender Impulse, deren Dauer in Abhängigkeit von den digitalen Ausgangssignalen festgelegt wird.
8. Monolithisch integrierte Schaltung gemäß Anspruch 7, kombiniert mit:
einem Meßgerät mit D'Arsonval-Bewegung zur Messung der durchschnittlichen Intensität der elektrischen Impulse.
9. Monolithisch integrierte Schaltung gemäß Anspruch 1 mit folgenden darin vorgesehenen Elementen: einer Registerbank zur vorübergehenden Speicherung mindestens zweier aufeinanderfolgender bitserieller Summensignale vom Multiplikations/Additions-Prozessor; einem weiteren Digitalprozessor zur Verarbeitung der vorübergehend gespeicherten Signale, die aus der Registerbank ausgelesen wurden, zur Generierung digitaler Ausgangssignale mittels eines stetigen Näherungsverfahrens.
10. Monolithisch integrierte Schaltung mit folgenden darin vorgesehenen Elementen:
einem bitserieller Multiplikations/Additions-Prozessor mit
einem bitseriellen digitalen Multiplizierer zur Multiplikation eines ersten bitseriellen Prozessoreingangssignals mit einem zweiten bitseriellen Prozessoreingangssignal zur Generierung eines bitseriellen Produktsignals sowie mit
einem bitseriellen digitalen Addierer zur Addition eines dritten bitseriellen Prozessoreingangssignals zu dem bitseriellen Produktsignal zur Generierung eines bitseriellen digitalen Summensignals; und einer Einrichtung zur Bereitstellung eines digitalen Prozessorausgangssignals mit Bits, die denjenigen des bitseriellen Summensignals entsprechen; einem ersten Multiplexer zur Lieferung des ersten in Abhängigkeit zu einem aus einer Vielzahl entsprechender bitserieller Eingangssignale gewählten bitseriellen Prozessoreingangssignals an den ersten Mulitplexer, einschließlich des bitseriellen Summensignals; einem zweiten Multiplexer zur Lieferung des zweiten in Abhängigkeit zu einem aus einer Vielzahl entsprechender bitserieller Eingangssignale gewählten digitalen Prozessoreingangssignals an den ersten Mulitplexer, einschließlich des bitseriellen Summensignals; einem dritten Multiplexer zur Lieferung des dritten in Abhängigkeit zu einem aus einer Vielzahl entsprechender bitserieller Eingangssignale gewählten digitalen Prozessoreingangssignals an den ersten Mulitplexer, einschließlich des bitseriellen Summensignals; einem chipresidenten Speicher;
einer Einrichtung zum Auslesen der während jedes der zuerst gewählten Zeitpunkte gespeicherten Informationen aus einem zu diesem Zeitpunkt aktuellen Platz in dem chipresidenten Speicher nach dem ersten, zweiten und
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dritten Multiplexer als entsprechende bitserielle Eingangssignale;
einer Einrichtung zum Auslesen der während jedes der zweiten gewählten Zeitpunkte gespeicherten Informationen aus einem zu diesem Zeitpunkt aktuellen Platz in dem chipresidenten Speicher nach dem ersten, zweiten und dritten Multiplexer als entsprechende Eingangssignale; sowie
einer Einrichtung zum Schreiben während jedes der dritten gewählten Zeitpunkte der digitalen Prozessorausgangssignale in einen zu diesem Zeitpunkt aktuellen Platz dieses chipresidenten Speichers.
11. Monolithisch integrierte Schaltung gemäß Anspruch 10 mit folgenden darin vorgesehenen Elementen:
einer Analog-Digital-Umsetzereinrichtung zur Wandlung einer Vielzahl analoger von der integrierten Schaltung gelieferter Eingangssignale in jeweils ein entsprechendes bitserielles Analog-Digital-Umsetzungsergebnis; einer Einrichtung zum Anlegen mindestens einiger gewählter dieser Analog-Digital-Umsetzungsergebnisse auf Zeitmultiplexbasis an den ersten Multiplexer als eines seiner Eingangssignale.
12. Kombination einschließlich einer monolithisch integrierten Schaltung gemäß Anspruch 10 zusammen mit: einem Nur-Lese-Speicher (ROM) zur Speicherung der Programmanweisungen sowie zur Speicherung aufeinanderfolgender Koeffizientenwerte, wobei die monolithisch integrierte Schaltung gemäß Anspruch 10 des weiteren folgendes umfaßt:
eine Controller-Einrichtung zum Abrufen gespeicherter Programmanweisungen in einer vorgeschriebenen Reihenfolge aus dem Nur-Lese-Speicher und zur Generierung von Steuersignalen zur Steuerung des Lesens und Schreibens des chipresidenten Speichers, der Wahl des ersten
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Prozessoreingangssignals durch den ersten Multiplexer, der Wahl des zweiten Prozessoreingangssignals durch den zweiten Multiplexer und der Wahl des dritten Prozessoreingangssignals durch den dritten Multiplexer. 5
13. Monolithisch integrierte Schaltung gemäß Anspruch 10, bei der der chipresidente Speicher von einem Typ ist, in den bitparallele Speichereingangssignale eingetragen und aus dem bitparallele Speicherausgangssignale ausgelesen werden; bei der die Einrichtung zur Bereitstellung eines digitalen Prozessorausgangssignals ein serielles Eingangs/parallels Ausgangs-Register zum Aufnehmen des bitseriellen Summensignals mit seriellem Eingang und parallelem Ausgang enthält; bei der die Einrichtung zum Lesen der während jedes der zweiten gewählten Zeitpunkte gespeicherten Informationen aus einem zu diesem Zeitpunkt aktuellen Platz in dem chipresidenten Speicher ein erstes Register mit parallelem Eingang/seriellem Ausgang zur Wandlung des bitparallelen Speicherausgangssignals in ein bitserielles Eingangssignal zum Anlegen an den ersten, zweiten und dritten Multiplexer als entsprechende bitserielle Eingangssignale enthält; und bei der die Einrichtung zum Lesen der während jedes der zweiten gewählten Zeitpunkte gespeicherten Informationen aus einem zu diesem Zeitpunkt aktuellen Platz dieses chipresidenten Speichers ein zweites Register mit parallelem Eingang/ seriellem Ausgang enthält, das das bitparallele Speicherausgangssignal zu einem bitseriellen Eingangssignal zum Anlegen an den ersten, zweiten und dritten Multiplexer als entsprechende bitserielle Eingangssignale wandelt.
14. Monolithisch integrierte Schaltung in Kombination mit einer Vielzahl von Sensoren zur Erzeugung entsprechen-
0^9-953
^^ ■ \# V4V Wl' W* *W
der Sensorausgangssignale, die folgende Elemente umfaßt:
einen bitserieller Multiplikations/Additions-Prozessor mit
einem bitseriellen digitalen Multiplizierer zur Multiplikation eines ersten bitseriellen Prozessoreingangssignals mit einem zweiten bitseriellen Prozessoreingangssignal zur Generierung eines bitseriellen Produktsignals sowie mit
einem bitseriellen digitalen Addierer zur Addition eines dritten bitseriellen Prozessoreingangssignals zu dem bitseriellen Produktsignal zur Generierung eines bitseriellen digitalen Summensignals; und einer Einrichtung zur Bereitstellung eines digitalen Prozessorausgangssignals mit Bits, die denjenigen des bitseriellen Summensignals entsprechen; einem ersten Multiplexer zur Lieferung des ersten in Abhängigkeit zu einem aus einer Vielzahl entsprechender bitserieller Eingangssignale gewählten bitseriellen Prozessoreingangssignals an den ersten Mulitplexer, einschließlich des bitseriellen Summensignals; einem zweiten Multiplexer zur Lieferung des zweiten in Abhängigkeit zu einem aus einer Vielzahl entsprechender bitserieller Eingangssignale gewählten digitalen Prozessoreingangssignals an den ersten Mulitplexer, einschließlich des bitseriellen Summensignals; einem dritten Multiplexer zur Lieferung des dritten in Abhängigkeit zu einem aus einer Vielzahl entsprechender bitserieller Eingangssignale gewählten digitalen Prozessoreingangssignals an den ersten Mulitplexer, einschließlich des bitseriellen Summensignals; einem chipresidenten Speicher;
einer Einrichtung zum Auslesen der während jedes der zuerst gewählten Zeitpunkte gespeicherten Informationen aus einem zu diesem Zeitpunkt aktuellen Platz in dem chipresidenten Speicher nach dem ersten, zweiten und
dritten Multiplexer als entsprechende bitserielle Eingangssignale ;
einer Einrichtung zum Auslesen der während jedes der zweiten gewählten Zeitpunkte gespeicherten Informationen aus einem zu diesem Zeitpunkt aktuellen Platz in dem chipresidenten Speicher nach dem ersten, zweiten und dritten Multiplexer als entsprechende Eingangssignale; sowie
einer Einrichtung zum Schreiben während jedes der dritten gewählten Zeitpunkte der digitalen Prozessorausgangssignale in einen zu diesem Zeitpunkt aktuellen Platz dieses chipresidenten Speichers; einer Analog-Digital-Umsetzereinrichtung zur Wandlung der von der integrierten Schaltung gelieferten Sensorausgangssignale in jeweils ein entsprechendes bitserielles Analog-Digital-Umsetzungsergebnis; und mit einer Einrichtung zum Anlegen mindestens einiger gewählter dieser Analog-Digital-Umsetzungsergebnisse auf Zeitmultiplexbasis an den ersten Multiplexer als eines seiner Eingangssignale.
15. Kombination gemäß Anspruch 14, bei der die Sensoren so angeordnet sind, daß sie die einem Satz elektrischer Stromleitungen zugeordneten elektrischen Parameter erfassen.
16. Kombination gemäß Anspruch 15, bei der der Satz elektrischer Stromleitungen eine Vielzahl von Phasen hat.
17. Kombination gemäß Anspruch 15, wobei die monolithisch integrierte Schaltung folgendes umfaßt:
eine Registerbank zur vorübergehenden Speicherung mindestens zweier aufeinanderfolgender bitserieller Summensignale vom Multiplikations/Additions-Prozessor;
einen weiteren Digitalprozessor zur Verarbeitung der vorübergehend gespeicherten Signale, die aus der Registerbank ausgelesen wurden, zur Generierung digitaler Ausgangssignale mittels eines stetigen Näherungsverfahrens.
18. Kombination gemäß Anspruch 17, bei der die Sensoren so angeordnet sind, daß sie den Strom in jeder Phase eines Satzes elektrischer Stromleitungen erfassen.
19. Kombination gemäß Anspruch 18, die folgendes umfaßt: einen Nur-Lese-Speicher (ROM) zur Speicherung der Programmanweisungen für den Multiplikations/Additions-Prozessor zur Fehlerkorrektur der Phasenstromabtastwerte sowie zur Anweisung des Multiplikations/Additions-Prozessors und des weiteren Digitalprozessors bei der Berechnung der effektiven Phasenströme und zur Speicherung von Koeffizientenwerten, einschließlich derjenigen, die auf Fehler der Sensoren oder der Analog-Digital-Umsetzereinrichtung hinweisen; und eine Controller-Einrichtung innerhalb der monolithisch integrierten Schaltung zum Abrufen gespeicherter Programmanweisungen in einer vorgeschriebenen Reihenfolge aus dem Nur-Lese-Speicher und zur Generierung von Steuersignalen zur Steuerung des Lesens und Schreibens des chipresidenten Speichers, der Wahl des ersten Prozessoreingangssignals durch den ersten Multiplexer, der Wahl des zweiten Prozessoreingangssignals durch den zweiten Multiplexer und der Wahl des dritten Prozessoreingangssignals durch den dritten Multiplexer.
20. Kombination gemäß Anspruch 19, die folgendes umfaßt: einen Impulsdauermodulator zur Erzeugung regelmäßig wiederkehrender Impulse, deren Dauer in Abhängigkeit von den digitalen Ausgangssignalen festgelegt wird, und
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ein Meßgerät mit D'Arsonval-Bewegung zur Messung der durchschnittlichen Intensität der elektrischen Impulse.
21. Kombination gemäß Anspruch 17, bei der die Sensoren so angeordnet sind, daß sie die Spannung über jede Phases des Satzes elektrischer Stromleitungen erfassen.
22. Kombination gemäß Anspruch 21, die folgendes umfaßt: einen Nur-Lese-Speicher (ROM) zur Speicherung der Programmanweisungen für den Multiplikations/Additions-Prozessor zur Fehlerkorrektur der Phasenspannungsabtastwerte sowie zur Anweisung des Multiplikations/ Additions-Prozessors und des weiteren Digitalprozessors bei der Berechnung der effektiven Phasenspannungen und zur Speicherung von Koeffizientenwerten, einschließlich derjenigen, die auf Fehler der Sensoren oder der Analog-Digital-Umsetzereinrichtung hinweisen; und eine Controller-Einrichtung innerhalb der monolithisch integrierten Schaltung zum Abrufen gespeicherter Programmanweisungen in einer vorgeschriebenen Reihenfolge aus dem Nur-Lese-Speicher und zur Generierung von Steuersignalen zur Steuerung des Lesens und Schreibens des chipresidenten Speichers, der Wahl des ersten Prozessoreingangssignals durch den ersten Multiplexer, der Wahl des zweiten Prozessoreingangssignals durch den zweiten Multiplexer und der Wahl des dritten Prozessoreingangssignals durch den dritten Multiplexer.
23. Kombination gemäß Anspruch 22, die folgendes umfaßt: einen Impulsdauermodulator zur Erzeugung regelmäßig wiederkehrender Impulse, deren Dauer in Abhängigkeit von den digitalen Ausgangssignalen festgelegt wird, und ein Meßgerät mit D'Arsonval-Bewegung zur Messung der durchschnittlichen Intensität der elektrischen Impulse.
24. Kombination gemäß Anspruch 17, bei der die Sensoren so angeordnet sind, daß sie den Strom in mindestens einer
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ersten Phase eines Satzes elektrischer Stromleitungen
sowie die Spannung über mindestens die erste Phase des Satzes elektrischer Stromleitungen erfassen.
25. Kombination gemäß Anspruch 24, die folgendes umfaßt:
einen Nur-Lese-Speicher (ROM) zur Speicherung der
Programmanweisungen für den Multiplikations/Additions-Prozessor zur Fehlerkorrektur der Strom- und Spannungsabtastwerte jeder Phase sowie zur Anweisung des Multiplikations/Additions-Prozessors und des weiteren Digitalprozessors bei der Berechnung der Leistung für mindestens die erste Phase und zur Speicherung von Koeffizientenwerten, einschließlich derjenigen, die auf Fehler der Sensoren oder der Analog-Digital-Umsetzerein-
richtung hinweisen; und
eine Controller-Einrichtung innerhalb der monolithisch integrierten Schaltung zum Abrufen gespeicherter Programmanweisungen in einer vorgeschriebenen Reihenfolge aus dem Nur-Lese-Speicher und zur Generierung von
Steuersignalen zur Steuerung des Lesens und Schreibens des chipresidenten Speichers, der Wahl des ersten Prozessoreingangssignals durch den ersten Multiplexer, der Wahl des zweiten Prozessoreingangssignals durch den
zweiten Multiplexer und der Wahl des dritten Prozessoreingangssignals durch den dritten Multiplexer.
26. Kombination gemäß Anspruch 25, bei der der Satz
elektrischer Stromleitungen vielfache Phasen aufweist, bei der eine Einrichtung zur Erfassung von Strom und
Spannung jeder dieser Vielfachphasen vorgesehen ist und bei der der Nur-Lese-Speicher Programmanweisungen für
den Multiplikations/Additions-Prozessor und den weiteren Digitalprozessor zur Berechnung der Gesamtleistung für sämtliche der Vielfachphasen des Satzes elektri-
scher Stromleitungen abspeichert.
27. Kombination gemäß Anspruch 26, die folgendes umfaßt: eine Vorrichtung zur Ausgabe einer durch einen menschlichen Beobachter abzulesenen digitalen Anzeige der Gesamtleistung für sämtliche der Vielfachphasen des Satzes elektrischer Stromleitungen.
28. Kombination gemäß Anspruch 24, die folgendes umfaßt: einen Nur-Lese-Speicher (ROM) zur Speicherung der Programmanweisungen für den Multiplikations/Additions-Prozessor zur Fehlerkorrektur der Strom- und Spannungsabtastwerte jeder Phase sowie zur Anweisung des Multiplikations/Additions-Prozessors und des weiteren Digitalprozessors bei der Berechnung der Blindleistung (var = volt ampere, reactive) für jede Phase und zur Speicherung von Koeffizientenwerten, einschließlich derjenigen, die auf Fehler der Sensoren oder der Analog-Digital-Umsetzereinrichtung hinweisen; und eine Controller-Einrichtung innerhalb der monolithisch integrierten Schaltung zum Abrufen gespeicherter Programmanweisungen in einer vorgeschriebenen Reihenfolge aus dem Nur-Lese-Speicher und zur Generierung von Steuersignalen zur Steuerung des Lesens und Schreibens des chipresidenten Speichers, der Wahl des ersten Prozessoreingangssignals durch den ersten Multiplexer, der Wahl des zweiten Prozessoreingangssignals durch den zweiten Multiplexer und der Wahl des dritten Prozessoreingangssignals durch den dritten Multiplexer.
29. Kombination gemäß Anspruch 28, bei der der Satz
elektrischer Stromleitungen vielfache Phasen aufweist, bei der eine Einrichtung zur Erfassung von Strom und Spannung jeder dieser Vielfachphasen vorgesehen ist und bei der der Nur-Lese-Speicher Programmanweisungen für den Multiplikations/Additions-Prozessor und den weiteren Digitalprozessor zur Berechnung der Gesamt-Blind-
leistung (var) für sämtliche der Vielfachphasen des Satzes elektrischer Stromleitungen abspeichert.
30. Kombination gemäß Anspruch 29, die folgendes umfaßt: eine Vorrichtung zur Ausgabe einer durch einen menschlichen Beobachter abzulesenen digitalen Anzeige der Gesamt-Blindleistung (var) für sämtliche der Vielfachphasen des Satzes elektrischer Stromleitungen.
31. Kombination gemäß Anspruch 24, die folgendes umfaßt: einen Nur-Lese-Speicher (ROM) zur Speicherung der Programmanweisungen für den Multiplikations/Additions-Prozessor zur Linearisierung der Strom- und Spannungsabtastwerte jeder Phase sowie zur Speicherung von Programmanweisungen für den Multiplikations/Additions-Prozessor und den weiteren Digitalprozessor zur Berechnung des effektiven Stroms und der effektiven Spannung jeder Phase, zur Speicherung von Programmanweisungen für den weiteren Digitalprozessor zur Berechnung des Leistungsfaktors jeder Phase und zur Speicherung von Koeffizientenwerten, einschließlich derjenigen, die auf Fehler der Sensoren oder der Analog-Digital-Umsetzereinrichtung hinweisen; und
eine Controller-Einrichtung innerhalb der monolithisch integrierten Schaltung zum Abrufen gespeicherter Programmanweisungen in einer vorgeschriebenen Reihenfolge aus dem Nur-Lese-Speicher und zur Generierung von Steuersignalen zur Steuerung des Lesens und Schreibens des chipresidenten Speichers, der Wahl des ersten Prozessoreingangssignals durch den ersten Multiplexer, der Wahl des zweiten Prozessoreingangssignals durch den zweiten Multiplexer und der Wahl des dritten Prozessoreingangssignals durch den dritten Multiplexer.
32. Kombination gemäß Anspruch 31, die folgendes umfaßt: eine Vorrichtung zur Ausgabe einer durch einen menschlichen Beobachter abzulesenen digitalen Anzeige des Leistungsfaktors.
33. Vorrichtung zur Messung einer analogen Spannung, wobei diese Vorrichtung folgendes umfaßt:
eine Einrichtung zur Lieferung einer Versorgungsspannung ;
einen Sigma-Delta-Analog-Digital-Umsetzer, der von der Einrichtung zur Lieferung einer Versorgungsspannung gespeist wird und so ausgeführt ist, daß er als Reaktion auf die analoge Spannung, die sich in Form elektrischer Signale ausdrückt, erste digitale Anzeigen der Signalintensität liefert, wobei sich die ersten digitalen Anzeigen einer Signalintensität außerdem umgekehrt proportional zu dieser Versorgungsspannung verhalten; einen Impulsdauermodulator, der von der Einrichtung zur Lieferung der Versorgungsspannung gespeist wird und so ausgeführt ist, daß er als Reaktion auf zweite digitale Anzeigen der Signalintensität, die sich in Form elektrischer Signale ausdrücken, elektrische Impulse erzeugt, deren Größe direkt proportional zu den zweiten digitalen Anzeigen der Signalintensität und der Versorgungsspannung ist;
eine digitale Verarbeitungsschaltung zur Generierung der zweiten sich in Form elektrischer Signale ausdrückenden digitalen Anzeigen der Signalintensität als Reaktion auf die ersten sich in Form elektrischer Signale ausdrückenden digitalen Anzeigen der Signalint ens itat; und
ein Meßgerät mit D'Arsonval-Bewegung zur Messung der durchschnittlichen Intensität der elektrischen Impulse.
34. Vorrichtung gemäß Anspruch 33, bei der die digitale Verarbeitungsschaltung zur Generierung der zweiten
digitalen Anzeigen als Reaktion auf die ersten digitalen Anzeigen folgendes umfaßt:
eine digitale Verarbeitungsvorrichtung zur Generierung der zweiten digitalen Anzeigen mit einer Intensität, die dem quadratischen Mittelwert der Intensität der ersten digitalen Anzeigen entspricht.
35. Vorrichtung gemäß Anspruch 33, bei der die digitale Verarbeitungsschaltung zur Erzeugung der zweiten digitalen Anzeigen als Reaktion auf die ersten digitalen Anzeigen folgendes umfaßt:
einen Multiplikations/Additions-Digitalprozessor, der so beschaltet ist, daß er die ersten digitalen Anzeigen als Eingangssignal empfängt, und der so programmiert ist, daß er dritte sich in Form elektrischer Signale ausdrückende digitale Anzeigen der Signalintensität generiert, die eine Signalintensität anzeigen, die das Quadrat der durch die ersten sich in Form elektrischer Signale ausdrückenden digitalen Anzeigen der Signalintensität darstellt; und
einen weiteren Digitalprozessor, der so beschaltet ist, daß er die dritten digitalen Anzeigen als Eingangssignal empfängt, und der so programmiert ist, daß er die zweiten sich in Form elektrischer Signale ausdrückenden digitalen Anzeigen der Signalintensität generiert, die eine Signalintensität anzeigen, die die Quadratwurzel aus der durch die dritten sich in Form elektrischer Signale ausdrückenden digitalen Anzeigen der Signalintensität darstellt.
36. Vorrichtung gemäß Anspruch 33, bei der die digitale Verarbeitungsschaltung zur Erzeugung der zweiten digitalen Anzeigen als Reaktion auf die ersten digitalen Anzeigen folgendes umfaßt:
einen bitseriellen Multiplikations/Additions-Digitalprozessor, der so beschaltet ist, daß er die ersten
ie
digitalen Anzeigen als Eingangssignal empfängt, und der so programmiert ist, daß er dritte sich in Form elektrischer Signale ausdrückende digitale Anzeigen der Signalintensität generiert, die eine Signalintensität anzeigen, die das Quadrat der durch die ersten sich in Form elektrischer Signale ausdrückenden digitalen Anzeigen der Signalintensität darstellt; und einen weiteren Digitalprozessor, der so beschaltet ist, daß er die dritten digitalen Anzeigen als Eingangssignal empfängt, und der so programmiert ist, daß er die zweiten sich in Form elektrischer Signale ausdrückenden digitalen Anzeigen der Signalintensität generiert, die eine Signalintensität anzeigen, die die Quadratwurzel aus der durch die dritten sich in Form elektrischer Signale ausdrückenden digitalen Anzeigen der Signalintensität darstellt.
37. Speicher zur Ablage eines Befehlssatzes zur Anwendung innerhalb einer monolithisch integrierten Schaltung in Form elektrischer Signale mit:
einem bitseriellen Multiplikations/Additions-Prozessor, der einen bitseriellen Multiplizierer zur Multiplikation eines Dateneingangssignals mit einem Koeffizienteneingangssignal zum Zwecke der Generierung eines Produktsignals sowie einen bitseriellen Addierer zur Addition eines Akkumulator-Eingangssignals zu dem Produktsignal zum Zwecke der Generierung eines Summensignals umfaßt; des weiteren einen ersten Multiplexer zur Wahl des Dateneingangssignals zu diesem bitseriellen Multiplikations/Additions-Prozessor; einen zweiten Multiplexer zur Wahl dieses Koeffizienteneingangssignals zu diesem bitseriellen Multiplikations/Additions-Prozessor; einen dritten Multiplexer zur Wahl dieses Akkumulatoreingangssignals zu diesem bitseriellen Multiplikations/Additions-Prozessor; eine Speicherbank mit wahlfreiem Zugriff (RAM) mit einer ersten und einer zweiten
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Bank; eine Einrichtung zum Auslesen aus dem Speicher mit wahlfreiem Zugriff (RAM) nach dem ersten, zweiten und dritten Multiplexer; eine Einrichtung zum selektiven Schreiben des Summensignals aus dem bitseriellen Multiplikations/Additions-Prozessor nach der ersten und zweiten Bank des Speichers mit wahlfreiem Zugriff (RAM); und eine Einrichtung, die auf die Flagbits zur Steuerung des Betriebs des bitseriellen Multiplikations/Additions-Prozessors reagiert, sowie damit verbundene Schaltungen, wobei jeder Befehl dieses Befehlssatzes folgendes umfaßt:
1) ein Feld für eine Leseadresse für die erste Bank des Speichers mit wahlfreiem Zugriff (RAM);
2) ein Feld für eine Leseadresse für die zweite Bank des Speichers mit wahlfreiem Zugriff (RAM);
3) ein Feld für digitale Filterkoeffizientendaten, die als Eingangssignal an den zweiten Multiplexer zu schicken sind;
4) ein Feld für die Schreibadresse des Speichers mit wahlfreiem Zugriff (RAM);
5) ein Feld für Steuerbits des ersten Multiplexers ;
6) ein Feld für Steuerbits des zweiten Multiplexers;
7) ein Feld für Steuerbits des dritten Multi
plexers;
8) ein Feld für die Flagbits.
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