DE4418637C1 - Carrier signal recovery circuit for radio receiver - Google Patents

Abstract

The carrier signal recovery circuit has two mixers, each receiving the input signal and a signal from a heterodyne oscillator, their output signals fred to a baseband processor, providing a signal which is filtered to provide a control signal for the oscillator. The output signals of the mixers are fed via A/D converters (430,431) to two logic circuits (434,444) operated at a lock frequency which is half that supplied to the A/D converters, their outputs fed to a multiplexer (460), followed by a D/A converter (435), providing the oscillator control signal.

Description

Die Erfindung bezieht sich auf eine Trägerrückgewinnungsschal­ tung für einen Funkempfänger für den Empfang π/4-DQPSK-modu­ lierter Eingangssignale nach dem Oberbegriff des Anspruchs 1.The invention relates to a carrier recovery scarf for a radio receiver for reception π / 4-DQPSK-modu lierter input signals according to the preamble of claim 1.

Im US-amerikanischen Mobilfunk wird die Modulationsart π/4-DQPSK verwendet. Diese ist im Hewlett Packard Journal, April 1991, S. 65 bis 72 beschrieben. Dieselbe Modulationsart soll auch für das geplante europäische Bündelfunksystem TETRA verwendet werden. Man könnte diese Modulationsart als eine kodierte 8PSK mit Gedächtnislänge 1 und Modulationsgewinn 0 dB interpretieren. In Fig. 7 sind acht erlaubte Zustände der 8PSK- Modulation im Konstellationsdiagramm dargestellt.In US mobile communications, the modulation type π / 4-DQPSK is used. This is described in the Hewlett Packard Journal, April 1991, pp. 65-72. The same type of modulation will also be used for the planned European trunked radio system TETRA. One could interpret this type of modulation as a coded 8PSK with memory length 1 and modulation gain 0 dB. FIG. 7 shows eight permitted states of the 8PSK modulation in the constellation diagram.

Bei normaler 8PSK-Modulation werden pro Symbol drei Bit über­ tragen. Dabei entspricht jedem 3-Bit-Wort genau ein Symbol des Konstellationsdiagramms.With normal 8PSK modulation, three bits per symbol become over carry. Each 3-bit word corresponds to exactly one symbol of the Constellation diagram.

Im Gegensatz dazu werden bei π/4-DQPSK-Modulation pro Symbol nur zwei Bit übertragen. Die 2-Bit-Wörter werden dabei zunächst gemäß folgender Korrespondenztabelle in eine Winkeldifferenz abgebildet:In contrast, at π / 4-DQPSK modulation per symbol transfer only two bits. The 2-bit words are first in accordance with the following correspondence table in an angle difference displayed:

2-Bit-Wort b₁b₀2-bit word b₁b₀ Winkeldifferenz zum nächsten ZustandAngle difference to the next state 0000 π/4π / 4 0101 3 π/43 π / 4 1010 -π/4-π / 4 1111 -3 π/4-3 π / 4

Wenn nun zum Zeitpunkt t_k das Symbol mit der Nummer n gesendet wird und als nächstes das 2-Bit-Wort b₁b_o übertragen werden soll, dann muß zum Zeitpunkt t_k+1 dasjenige Symbol übertragen werden, das sich vom vorhergehenden Symbol um die Winkeldif­ ferenz Δϕ unterscheidet.If now at the time t _k, the symbol is sent with the number n and next the 2-bit word b₁b _{o should be} transmitted, then at the time t _{k + 1} that symbol must be transmitted, which differs from the previous symbol by the Winkeldif difference Δφ is different.

Die Menge der acht möglichen Sendesymbole gemäß Fig. 7 wird nun in zwei Teilmengen T₀ und T₁ gemäß Fig. 8a und 8b aufgeteilt.The set of the eight possible transmit symbols according to FIG. 7 is now divided into two subsets T₀ and T₁ according to FIGS. 8a and 8b.

Befindet sich das zum Zeitpunkt t_k gesendete Symbol in der Symbolteilmenge T₀, dann kann sich das zum Zeitpunkt t_k+1 gesendete Symbol entsprechend der Winkelkodierungsvorschrift nur in der Symbolteilmenge T₁ befinden und umgekehrt.If the symbol transmitted at the time t _{k is} in the symbol subset T₀, then the symbol transmitted at the instant t _{k + 1} can only be in the subset of the symbol T ₁ , and vice versa, in accordance with the angle encoding rule.

Da sich zwei zeitlich aufeinanderfolgende Symbole stets um eine Differenz unterscheiden, die ein ungerades Vielfaches von π/4 ist, und da die erlaubten Symbole einer QPSK-Konstellation ent­ stammen, heißt diese Modulationsart π/4-DQPSK-Modulation.Since two temporally consecutive symbols are always one Difference, which is an odd multiple of π / 4 is, and since the allowed symbols of a QPSK constellation ent This modulation type is called π / 4-DQPSK modulation.

Der Vorteil dieser Modulationsart gegenüber einfacher DQPSK- Modulation besteht darin, daß Amplitudeneinbrüche des Sendesig­ nals auf nahe bei Null liegende Werte nur sehr selten vorkommen und daß sich das Signal mit jedem Taktzeitpunkt verändert. Die erste dieser Eigenschaften führt gegenüber DQPSK-Modulation zu verringerten Ansprüchen bezüglich der Linearität der Leistungs­ verstärker. Wegen der zweiten Eigenschaft ist die Taktrückge­ winnung besonders einfach zu realisieren. Sie arbeitet ver­ gleichsweise schnell und jitterarm. Der Nachteil dieser Modula­ tionsart ist der erhöhte Kodierungs- und Dekodierungsaufwand, der aber durch Einsatz von integrierten Logikschaltungen in Grenzen gehalten werden kann.The advantage of this type of modulation over simple DQPSK Modulation consists in that amplitude drops of the Sendesig Values close to zero are very rare and that the signal changes every clock time. The The first of these properties leads to DQPSK modulation reduced demands on the linearity of performance amplifier. Because of the second feature is the clock retard Winning is particularly easy to realize. She works ver equally fast and low in jitter. The disadvantage of this module tion type is the increased coding and decoding effort, but by using integrated logic circuits in Borders can be kept.

Die Trägerrückgewinnung erfolgt üblicherweise mit einer Träger­ rückgewinnungsschaltung, wie sie auch bei reiner 8PSK-Modula­ tion verwendet wird. Fig. 9 zeigt ein Blockschaltbild einer solchen Trägerrückgewinnungsschaltung. Weitere solcher Schal­ tungen sind aus EP-A 0 281 652, EP-A 0 249 045 und EP-A 0 325 661 bekannt. The carrier recovery is usually carried out with a carrier recovery circuit, as it is also used in pure 8PSK Modula tion. Fig. 9 shows a block diagram of such a carrier recovery circuit. Other such scarf obligations are known from EP-A 0 281 652, EP-A 0 249 045 and EP-A 0 325 661.

Der Nachteil dieser Schaltungen ist aber, daß sie um etwa 5,3 dB empfindlicher auf Störungen reagieren, als reine QPSK- Trägerregeneratoren, während die eigentliche Demodulation der π/4-DQPSK-modulierten Signale die gleiche Störempfindlichkeit aufweist, wie jede andere differenziell kodierte QPSK-Demodu­ lation.The disadvantage of these circuits, however, is that they are around 5.3 dB more sensitive to disturbances than pure QPSK Carrier regenerators, while the actual demodulation of π / 4-DQPSK-modulated signals the same susceptibility to interference has, like any other differentially encoded QPSK demodu lation.

Die Trägerregeneration gemäß Fig. 9 arbeitet wie folgt:The carrier regeneration of FIG. 9 operates as follows:

Das Eingangssignal u₁ wird aufgeteilt und auf die Signalsein­ gänge von Abwärtsmischern 20 und 25 gegeben. Ein spannungsge­ steuerter Überlagerungsoszillator 10 erzeugt ein Überlagerungs­ signal u₁₀, das auf den Überlagerungseingang eines ersten Mischers 20 und auf einen 90°-Phasenschieber 15 gegeben wird. Das Ausgangssignal u₁₅ des Phasenschiebers 15 wird auf den Überlagerungseingang eines zweiten Mischers 25 gegeben. Oszil­ lator 10, Phasenschieber 15 und Mischer 20 und 25 bilden einen Quadraturempfänger mit den Ausgangssignalen u₂₀ und u₂₅ (bzw. x und y). In einem Basisbandprozessor 40 wird wenigstens ein Signal u₄₁ aus den Signalen u₂₀ und u₂₅ erzeugt, das auf ein Regelfilter 50 gegeben wird. Dessen Ausgangssignal u₅₀ ist das Frequenzsteuersignal für den Oszillator 10. Ist u₅₀ positiv, so wird (bei positiver Modulationskonstante des Oszillators 10) die relative Momentanphase des Oszillatorsignals u₁₀ zu positi­ veren Werten hin verändert, und umgekehrt. Die relative Momen­ tanphase des Überlagerungssignals u₁₀ verändert sich daher solange, bis im Mittel u₁₀ zu Null wird. Der Basisbandprozessor 40 hat daher die Aufgabe, positive Ausgangssignale u₄₁ zu erzeugen, wenn die relative Momentanphase des Überlagerungssig­ nals u₁₀ vergrößert werden muß, um die gewünschte Phasenrela­ tionen zwischen Überlagerungssignal u₁₀ und Träger des Eingangs­ signals u₁ zu erzeugen, und umgekehrt.The input signal u₁ is divided and passed to the signal inputs of downmixers 20 and 25 . A spannungsge-controlled local oscillator 10 generates a heterodyne signal u₁₀, which is given to the superposition input of a first mixer 20 and a 90 ° phase shifter 15 . The output signal u₁₅ the phase shifter 15 is given to the superposition input of a second mixer 25 . Oszil lator 10 , phase shifter 15 and mixer 20 and 25 form a quadrature receiver with the output signals u₂₀ and u₂₅ (or x and y). In a baseband processor 40 at least one signal u₄₁ from the signals u₂₀ and u₂₅ generated, which is given to a control filter 50 . Its output signal u₅₀ is the frequency control signal for the oscillator 10 . If u₅₀ is positive, the relative instantaneous phase of the oscillator signal u₁₀ is changed towards positive values (with a positive modulation constant of the oscillator 10 ), and vice versa. The relative momen tanphase of the beat signal u₁₀ therefore changes until u₁₀ in the middle becomes zero. The baseband processor 40 therefore has the task of producing positive output signals u₄₁ when the relative instantaneous phase of the Überlagerungssig nals u₁₀ must be increased to produce the desired Phasenrela functions between heterodyne signal u₁₀ and carrier of the input signal u₁, and vice versa.

Die verschiedenen, derzeit benutzten Trägerregeneratoren unter­ scheiden sich in der Ausgestaltung des Basisbandprozessors 40. Prozessoren, die die Signalinformation nur zum korrekten Takt­ zeitpunkt (der Abtastzeitpunkt) ausnutzen, benötigen zusätzlich ein Taktsignal u₃₀, das aus den Signalen u₂₀ und u₂₅ (bzw. x und y) gewonnen werden kann. Da die Taktinformation ohnehin für die weitere Auswertung der zu übertragenden Information benö­ tigt wird, stellt die Gewinnung der Taktsignale keinen zusätz­ lichen Aufwand dar. Einige Basisbandprozessoren stellen noch ein weiteres Regelsignal u₄₂ zu Verfügung, mit dem der Phasen­ schieber 15 ggf. auf exakt 90° geregelt werden kann, wie Fig. 9 zeigt.The various carrier regenerators currently in use differ in the design of the baseband processor 40 . Processors that exploit the signal information only at the correct clock time (the sampling time), additionally require a clock signal u₃₀, which can be obtained from the signals u₂₀ and u₂₅ (or x and y). Since the clock information is anyway taken for the further evaluation of the information to be transmitted, the extraction of the clock signals is no additional effort. Some baseband processors provide yet another control signal u₄₂ available, with the phase shifter 15, if necessary, to exactly 90 ° can be controlled, as shown in FIG. 9.

Eine in den vorgenannten EP-Patentschriften aufgeführte Ausge­ staltung des Basisbandprozessors 40 besteht entsprechend Fig. 10 aus zwei A/D-Wandlern 430 und 431, einer Logikschaltung 434 und einem D/A-Wandler 435. Die A/D-Wandler 430 und 431 arbeiten als getaktete Entscheider mit Schwellen, die exakt oder wenig­ stens sehr nahe bei den x- bzw. y-Koordinaten der zulässigen acht Punkte im Konstellationsdiagramm liegen, also bei -A, -A/√, 0, A√ und A, wobei A² = x² + y² beim korrekten Abtast­ zeitpunkt ist. Exakt in der Mitte zwischen je zwei benachbarten Schwellen oder sehr nahe bei der gedachten Mitte muß jede wei­ tere Entscheidungswelle liegen. Nach erfolgter Entscheidung liegt an den Ausgängen der A/D-Wandler 430 und 431 Information darüber, innerhalb welchem, einem erlaubten Signalzustand der Konstellationsebene benachbarten Bereich das empfangene Signal zum Abtastzeitpunkt gelegen hat.An embodiment of the baseband processor 40 listed in the aforementioned EP patents consists of two A / D converters 430 and 431 , a logic circuit 434 and a D / A converter 435 , as shown in FIG . The A / D converters 430 and 431 operate as clocked decision makers with thresholds that are exactly or at least very close to the x or y coordinates of the permissible eight points in the constellation diagram, ie at -A, -A / √, 0, A√ and A, where A² = x² + y² at the correct sampling time. Exactly in the middle between every two adjacent thresholds or very close to the imaginary center must lie any further decision wave. Once the decision has been made, information is available at the outputs of the A / D converters 430 and 431 about the region within which the signal adjacent to an allowed signal state of the constellation plane has located the received signal at the sampling instant.

Für jeden Entscheidungszustand wird in der Logikschaltung 434 eine positive oder negative Zahl erzeugt, die aussagt, ob der ermittelte Zustand durch Links- oder Rechtsdrehung in einen erlaubten Zustand der Konstellationsebene gedreht werden kann. Der D/A-Wandler 435 erzeugt aus dem digitalen Ausgangssignal der Logikschaltung 434 ein Ausgangssignal u₄₁, das im Mittel positiv ist, wenn die Phase des Überlagerungssignals vom Oszil­ lator 10 im mathematisch positiven Sinn verändert werden muß, um in die gesuchte Trägerphase gedreht zu werden, und umge­ kehrt.For each decision state, a positive or negative number is generated in the logic circuit 434 , which states whether the detected state can be rotated by left or right rotation in an allowable state of the constellation plane. The D / A converter 435 generates from the digital output signal of the logic circuit 434 an output signal u₄₁, which is positive on average, when the phase of the beat signal from Oszil lator 10 must be changed in a mathematically positive sense to be rotated in the desired carrier phase , and vice versa.

Die gegenüber einem DQPSK-Regenerator größere Störempfindlich­ keit ist darauf zurückzuführen, daß der quadratische euklidi­ sche Abstand zweier nächster benachbarter 8PSK-Signale bei gleicher Signalleistung um den Faktor 1/(1 - ) kleiner ist als der quadratische Abstand zweier nächster benachbarter QPSK- Zustände. Demzufolge sind Fehlentscheidungen bei gestörten Signalen in einem 8PQSK-Trägerregenerator wahrscheinlicher als in einem QPSK-Regenerator.The larger than a DQPSK regenerator greater susceptible to interference  This is due to the fact that the square euclidi the distance between two adjacent 8PSK signals same signal power by a factor of 1 / (1 -) is smaller as the quadratic distance between two nearest neighboring QPSK Conditions. As a result, wrong decisions are disturbed Signals in an 8PQSK carrier regenerator more likely than in a QPSK regenerator.

Fig. 11 zeigt eine mögliche Ausgestaltung der Funktion der Logikschaltung 434 in Tabellenform. Die Schaltung kann bei­ spielsweise in Form eines Festspeichers (ROM) realisiert wer­ den. Dabei entsprechen den Tabellenplätzen die Speicherzellen, die durch die n Bit breiten Wörter der Ausgangssignale der A/D- Wandler 430 und 431 adressiert werden. Fig. 11 shows a possible configuration of the function of the logic circuit 434 in table format. The circuit can be realized in example in the form of a fixed memory (ROM) who the. In this case, the table locations correspond to the memory cells which are addressed by the n-bit-wide words of the output signals of the A / D converters 430 and 431 .

Die A/D-Wandler 430 und 431 sowie der D/A-Wandler 435 werden üblicherweise mit dem Taktsignal u₃₀ gemäß Fig. 9 getaktet. Eine Taktung der Logikschaltung 434 erfolgt ggf. mit demselben Taktsignal. Das Taktsignal u₃₀ wird aus dem Symboltakt des empfangenen Eingangssignals mittels eines Taktgenerators 30 erzeugt.The A / D converter 430 and 431 and the D / A converter 435 are usually clocked with the clock signal u₃₀ shown in FIG. 9. A timing of the logic circuit 434 is possibly carried out with the same clock signal. The clock signal u₃₀ is generated from the symbol clock of the received input signal by means of a clock generator 30 .

Zur Funktionsweise der Logikschaltungen ist Folgendes zu erläutern.The following applies to the functioning of the logic circuits explain.

Es wird vorausgesetzt, daß die SymbolfolgeIt is assumed that the symbol sequence

. . ., (a_i, b_i), (a_i+1, b_i+1); (a_i+2, b_i+2), (a_i+3, b_i+3), . . ., , ., (a _i , b _i ), (a _{i + 1} , b _{i + 1} ); (a _{i + 2} , b _{i + 2} ), (a _{i + 3} , b _{i + 3} ),. , ,

gesendet werden soll. Dann kann das Sendesignal alsto be sent. Then the transmission signal as

beschrieben werden. Dabei ist für ein π/4-DQPSK-Signal folgende Bedingung einzuhalten:to be discribed. The following condition must be observed for a π / 4-DQPSK signal:

Weiter muß an den Abtastzeitpunkten nTNext must at the sampling times nT

sein (Nyquistbedingung).his (Nyquist condition).

Das Empfangssignal ist dann in der Regei eine gestörte und gefilterte Version des Eingangs­ signals. Das Empfangssignal kann durch einen gleichartigen Ausdruck beschrieben werden:The received signal is then usually a disturbed and filtered version of the input signal. The received signal can be described by a similar expression:

Der Unterschied zum Sendesignal besteht darin, daß auf Grund von Störungen und Mehr­ wegeempfang die Funktion g(t) die Nyquistbedingung nicht mehr ideal erfüllt:The difference to the transmission signal is that due to disturbances and more the function g (t) no longer ideally satisfies the Nyquist condition:

und daß die Werte ã_i und _i nicht mehr ausschließlich aus den Symbolteilmengen T₀ und T₁ stammen. Die Phase ϕ_E weicht auf Grund der Laufzeit von der Sendesignalphase ab. Für eine erfolgreiche Trägerrückgewinnung ist davon auszugehen, daß |δ_n| hinreichend klein ist, im Idealfall sogar 0, und daß die Abweichung der Werte ã_i und _i von ihren Sollwerten a_i, und b_i hinreichend klein ist, im Idealfall 0.and that the values ã _i and _i no longer originate exclusively from the symbol subsets T₀ and T₁. The phase φ _E deviates from the transmission signal phase due to the transit time. For a successful carrier recovery, it can be assumed that | δ _n | is sufficiently small, in the ideal case even 0, and that the deviation of the values ã _i and _i from their desired values a _i , and b _{i is} sufficiently small, ideally 0.

Im Quadraturempfänger wird das empfangene Signal s(t) zum einen mit dem Lokaloszillator­ signalIn the quadrature receiver, the received signal s (t) is the one with the local oscillator signal

u₁₀(t) = û₀ cos (ω_T + ϕ_E + Δϕ)u₁₀ (t) = û₀ cos (ω _T + φ _E + Δφ)

und zum anderen mit dem dazu um 90° phasenverschobenen Signaland on the other hand with the signal phase-shifted by 90 °

u₁₅(t) = û₀ sin (ω_T + ϕ_E + Δϕ)u₁₅ (t) = û₀ sin (ω _T + φ _E + Δφ)

abwärtsgemischt. Dabei ist Δϕ die Differenz zwischen der Phase des Lokaloszillatorsignals und der mittleren Phase des Empfangssignalträgers. Nach Abwärtsmischung stehen die Signale u₂₀(t) und u₂₅(t) zur Verfügung:downconverted. Here Δφ is the difference between the phase of the local oscillator signal and the middle phase of the received signal carrier. After downmixing are the signals u₂₀ (t) and u₂₅ (t) available:

Bei ungestörtem Empfang istWith undisturbed reception is

und daher am Abtastzeitpunkt t = nTand therefore at the sampling time t = nT

u₂₀(nT) = a_N cos (Δϕ) - b_N sin (Δϕ),u₂₀ (nT) = a _N cos (Δφ) - _N b sin (Δφ),

u₂₅(nT) = a_N sin (Δϕ) + b_N cos (Δϕ).u₂₅ (nT) = a _N sin (Δφ) + b _N cos (Δφ).

Im nur schwach gestörten Fall istIn the only slightly disturbed case

u₂₀(nT) = ã_N cos (Δϕ) - _N sin (Δϕ),u₂₀ (nT) = A _n cos (Δφ) - _N sin (Δφ),

u₂₅(nT) = ã_N sin (Δϕ) + _N cos (Δϕ).u₂₅ (nT) = A _n sin (Δφ) _N + cos (Δφ).

Trägt man in einem rechtwinkligen Koordinatensystem auf der Horizontalen u₂₀(nT) und auf der Vertikalen u₂₅(nT) auf, so stellt man fest, daß der durch (u₂₀(nT), u₂₅(nT)) gegebene Orts­ vektor gerade gleich dem um Δϕ im Gegenuhrzeigersinn gedrehten Ortsvektor (ã_N, _N) ist. Dies wird beispielhaft für den ungestörten, aber noch nicht phasenkorrigierten Fall (a_N, b_N) =(ã_N, _n) in Fig. 12 dargestellt, wenn Δϕ = 10° ist.If one applies in a rectangular coordinate system on the horizontal u₂₀ (nT) and on the vertical u₂₅ (nT), it is found that the given by (u₂₀ (nT), u₂₅ (nT)) place vector just equal to the Δφ counterclockwise rotated location vector (ã _N , _N ). This is illustrated by way of example for the undisturbed, but not phase-corrected case (a _N , b _N ) = (ã _N , _n ) in FIG. 12, when Δφ = 10 °.

Die Figur zeigt die Sendesignalzustände aus den Teilmengen T₁ und T₀ als nicht ausgefüllte Kreise. Die empfangenen Zustände sind durch Kreuze hervorgehoben.The figure shows the transmission signal states from the subsets T₁ and T₀ as unfilled Circles. The received states are highlighted by crosses.

Durch A/D-Umsetzung der Signale u₂₀(t) und u₂₅(t) in den Umsetzern 430 bzw. 431 kann man nun (je nach Auflösung der Umsetzer mehr oder weniger genau) kleine Quadrate in der Ebene bestimmen, die sogenannten Entscheidungsquadrate, innerhalb derer die empfangenen Zustän­ de (Kreuze) bei vorgegebener Phasenabweichung Δϕ liegen. Dies ist in obiger Figur durch das Gitternetz angedeutet.By A / D conversion of the signals u₂₀ (t) and u₂₅ (t) in the converters 430 and 431 can now (depending on the resolution of the converter more or less accurate) determine small squares in the plane, the so-called decision squares, within derer the received Zustän de (crosses) are at a given phase deviation Δφ. This is indicated in the above figure by the grid.

Offenbar kann man also für jedes dieser Entscheidungsquadrate denjenigen Kreis bestimmen der als wahrscheinlichster Kandidat für einen möglichen Sendezustand in Frage kommt: es ist der am nächsten zum Kreuz gelegene Kreis.Obviously one can thus determine the circle for each of these decision squares which is considered the most likely candidate for a possible send state: it is the circle closest to the cross.

Man kann nun jedem dieser Entscheidungsquadrate eine Zahl zuordnen, beispielsweise +1, wenn der nächstgelegene Kreis durch Winkeldrehung im mathematisch positiven Sinne zu fin­ den ist, -1, wenn der nächstgelegene Kreis durch Winkeldrehung im mathematisch negativen Sinne zu finden ist, und 0, wenn zwei gleich weit entfernte Kreise in beiden Drehrichtungen zu finden sind (siehe Fig. 11). Damit wird an jedem Abtastzeitpunkt eine Auskunft über die Drehrichtung gegeben, in die man die Phase der Mischsignale u₁₀ und u₁₅ drehen müßte, damit der Betrag der Differenzphase Δϕ verkleinert werden könnte.One can now assign a number to each of these decision squares, for example +1, if the nearest circle is to be found by angular rotation in the mathematically positive sense, -1 if the nearest circle is to be found by angular rotation in the mathematically negative sense, and 0 if two equally far circles can be found in both directions of rotation (see Fig. 11). Thus, at each sampling point information about the direction of rotation is given, in which one would have to turn the phase of the mixed signals u₁₀ and u₁₅, so that the amount of the difference phase Δφ could be reduced.

Letzteres ist das erstrebenswerte Ziel: bei Δϕ = 0 ist nämlichThe latter is the desirable goal: at Δφ = 0 is namely

u₂₀(nT) ≈ ã_N ≈ a_N,u₂₀ (nT) ≈ A _N ≈ a _N,

u₂₅(nT) ≈ _N ≈ b_N.u₂₅ (nT) ≈ _N ≈ _N b.

Damit sind die Komponenten der (gestörten) zu übertragenden Information gefunden.Thus the components of the (disturbed) information to be transmitted are found.

Die Logikschaltung 434 hat nun gerade die Aufgabe, die Zuordnung der oben angesprochenen Zahlen zu den Entscheidungsquadraten vorzunehmen. Dies kann beispielsweise folgender­ maßen erfolgen: jeder der beiden A/D-Umsetzer 430 bzw. 431 erzeugt eine digitale Zahl mit je n Bit. Die beiden n-bit Zahlen bestimmen eindeutig ein Entscheidungsquadrat. Man benutzt nun die beiden n-bit Zahlen zur eindeutigen Bestimmung einer Speicherzelle in einem Speicher. In diesem speichert man in digitaler Form ein für alle mal in den Speicherzellen jeweils diejeni­ ge Zahl ab, welche dem entsprechenden Entscheidungsquadrat zugeordnet wird. Wird also dieser Speicher jeweils am Abtastzeitpunkt ausgelesen, dann nimmt sein Ausgangssignal je­ weils den Zahlenwert an, der für die Richtung der Phasenkorrektur benötigt wird. Nach Um­ setzung im D/A-Umsetzer 435 steht damit ein analoges Korrektursignal zur Beeinflussung des Lokaloszillators 10 zur Verfügung. Der Speicher ist also eine mögliche Ausführungsform der Logikschaltung 434.The logic circuit 434 now has the task of making the assignment of the above-mentioned numbers to the decision squares. This can be done, for example, as follows: each of the two A / D converters 430 and 431 generates a digital number with n bits each. The two n-bit numbers uniquely determine a decision square. Now one uses the two n-bit numbers to uniquely determine a memory cell in a memory. In this one stores in digital form once and for all in the memory cells each diejeni ge number, which is assigned to the corresponding decision square. Thus, if this memory is read out at the sampling instant, then its output signal per Weil assumes the numerical value which is required for the direction of the phase correction. After implementation in the D / A converter 435 is thus an analog correction signal for influencing the local oscillator 10 is available. The memory is thus a possible embodiment of the logic circuit 434 .

Der Erfindung liegt die Aufgabe zugrunde, eine Trägerrückgewin­ nungsschaltung der eingangs genannten Art anzugeben, die die gleiche, geringe Störempfindlichkeit aufweist, wie eine Träger­ rückgewinnungsschaltung für den Empfang von DQPSK-modulierten Signalen.The invention is based on the object, a Trägerrückgewin specify the circuit of the type mentioned, the same, low susceptibility has, such as a carrier recovery circuit for receiving DQPSK-modulated Signals.

Die in den Ansprüchen 1 bis 3 angegebenen Merkmale beschreiben drei Lösungen der vorgenannten Aufgabe, die demselben Grundge­ danken entspringen.The features specified in claims 1 to 3 describe three solutions of the above object, the same Grundge thank spring.

In den Logikschaltungen nach dem Stand der Technik wird zur Zahlenzuordnung jeweils entschieden, welcher von acht möglichen Kreisen (erlaubten Sendezuständen) jeweils am nächsten zum Ent­ scheidungsquadrat des empfangenen Zustands liegt. Im Gegensatz dazu zeigt die Erfindung auf, daß durch Unterscheidung zwischen geraden und ungeraden Abtastzeitpunkten immer nur auf einen von vier Zuständen entschieden werden muß, die dann, gemessen an der Phasendifferenz, doppelt so weit auseinander liegen im Ver­ gleich zum Fall der Entscheidung auf acht Zustände. Dadurch wird eine korrekte Entscheidung für jeden Abtastzeitpunkt mög­ lich. Im Stand der Technik hingegen müßte jeder zweite Abtast­ zeitpunkt ausgelassen werden, um die korrekte Entscheidung her­ bei zuführen.In the logic circuits of the prior art is the Number assignment each decided which of eight possible Circles (permitted transmission states) in each case closest to the Ent is the square of the received state. In contrast For this purpose, the invention shows that by distinguishing between even and odd sampling times always only one of four states must be decided, then measured the phase difference, twice as far apart in Ver equal to the case of the decision on eight states. Thereby a correct decision will be possible for each sampling time Lich. In the prior art, however, every second scan would have time to make the correct decision at feed.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeich­ nungen näher erläutert. Es zeigt:The invention will be described below with reference to the drawing explained in more detail. It shows:

Fig. 1 ein Blockschaltbild einer ersten Ausführungsform der Erfindung; Fig. 1 is a block diagram of a first embodiment of the invention;

Fig. 2 und 3 Logiktabellen für die Logikschaltungen in Fig. 1; Figs. 2 and 3 are logic tables for the logic circuits in Fig. 1;

Fig. 4 ein Blockschaltbild einer zweiten Ausführungsform der Erfindung; Fig. 4 is a block diagram of a second embodiment of the invention;

Fig. 5 ein Blockschaltbild einer dritten Ausführungsform der Erfindung; Fig. 5 is a block diagram of a third embodiment of the invention;

Fig. 6 eine Entscheidertabelle für Basisbandprozessoren; Fig. 6 is a decision table for baseband processors;

Fig. 7 ein Konstellationsdiagramm für 8PSK; Fig. 7 is a constellation diagram for 8PSK;

Fig. 8 für π/4-DQPSK relevante Teilmengen der 8PSK-Konstel­ lation für Teilmenge T₀ (Fig. 8a ) und Teilmenge T₁ (Fig. 8b); Fig. 8 for π / 4-DQPSK relevant subsets of 8PSK-Consti lation for subset T₀ ( Figure 8a) and subset T₁ ( Figure 8b).

Fig. 9 eine Trägerrückgewinnungsschaltung nach dem Stand der Technik; Fig. 9 is a prior art carrier recovery circuit;

Fig. 10 den Aufbau eines Basisbandprozessors in der Schaltung nach Fig. 9 nach dem Stand der Technik; Fig. 10 shows the construction of a baseband processor in the circuit of Fig. 9 according to the prior art;

Fig. 11 eine Logiktabelle für eine π/4-DQPSK-Trägerregenera­ tion nach dem Stand der Technik mit einer Entschei­ dertiefe von vier Bit pro Koordinate, und Fig. 11 is a logic table for a π / 4-DQPSK-Trägerregenera tion according to the prior art having a decision dertiefe of four bits per coordinate, and

Fig. 12 ein Diagramm von Sendesignal- und Empfangssignal­ zuständen in gegenseitiger Zuordnung. Fig. 12 is a diagram of Sendesignal- and received signal states in association with each other.

Die Ausführungsform der Erfindung nach Fig. 1 unterscheidet sich nur im Aufbau des Basisbandprozessors vom Stand der Tech­ nik. Gemäß Fig. 1 werden wie in der Schaltung nach Fig. 9 zwei Entscheider oder A/D-Wandler 430 und 431 sowie ein D/A-Wandler 435 verwendet, die mit einem Taktsignal u₃₀ aus einem Taktgene­ rator (nicht dargestellt) getaktet werden, der, wie die Schal­ tung nach Fig. 9 zeigt, das Taktsignal aus dem Symboltakt der im Eingangssignal u₁ enthaltenen Symbole ableitet.The embodiment of the invention according to Fig. 1 differs only in the construction of the baseband processor of the prior Tech technology. According to Fig. 1 9, two decision or A / D converters 430 and 431, and a D / A converter 435 are used as in the circuit of Fig., Which with a clock signal u₃₀ are clocked from a clock gene rator (not shown), which, as the scarf device of FIG. 9 shows, derives the clock signal from the symbol clock of the symbols contained in the input signal u₁.

Das Taktsignal u₃₀ wird in einem Zähler 450 auf halbe Frequenz herabgesetzt. Dabei ist darauf zu achten, daß die Impulsflanken des Teilerausgangssignals jeweils gerade eine Symboldauer aus­ einander liegen. Das nicht negierte Ausgangssignal aus dem Zäh­ ler 450 wird zur Taktung der Logikschaltung 434 verwendet, wäh­ rend die Logikschaltung 444 das negierte Ausgangssignal vom Frequenzteiler 450 als Taktsignal erhält. Die Ausgangssignale der beiden Logikschaltungen 434 und 444 werden in einem Multi­ plexer 460 zusammengefaßt, der mit dem Originaltakt u₃₀ getak­ tet ist. Das Ausgangssignal u₄₆₀ des Multiplexers 460 ist das Eingangssignal des D/A-Umsetzers 435, der mit demselben Takt­ signal u₃₀ getaktet wird, wie der Multiplexer 460.The clock signal u₃₀ is reduced in a counter 450 to half the frequency. It is important to ensure that the pulse edges of the divider output signal are each just a symbol duration from each other. The non-negated output from the counter 450 is used to clock the logic circuit 434 while the logic circuit 444 receives the negated output from the frequency divider 450 as a clock signal. The output signals of the two logic circuits 434 and 444 are combined in a multi-plexer 460 , which is tet clocked with the original clock u₃₀. The output signal u ₄₆₀ of the multiplexer 460 is the input signal which is clocked with the same clock signal u₃₀ of the D / A converter 435, such as the multiplexer 460th

Damit wirkt die Schaltung nach Fig. 1 so wie die Schaltung nach Fig. 9, jedoch mit dem Unterschied, daß die zu den Taktzeit­ punkten anliegenden Eingangssignale u₂₀ und u₂₅ abwechselnd von den Logikschaltungen 434 bzw. 444 ausgewertet werden, anstelle nur von einer einzigen Logikschaltung, wie dies in Fig. 10 bei der bekannten Schaltung der Fall ist.The circuit 1 thus acts of FIG. Such as the circuit of Fig. 9, but with the difference that the applied input signals score at the clock u₂₀ and u₂₅ alternately be evaluated by the logic circuits 434 and 444, instead only a single logic circuit as is the case in the known circuit in FIG. 10.

Wenn nun die Logikschaltung 434 nur Symbole aus der Teilmenge T₀ der Konstellationsmenge der erlaubten Sendesymbole für π/4-DQPSK erkennt, und wenn die Logikschaltung 444 nur Symbole aus der Teilmenge T₁ als erlaubte Sendesymbole erkennt, dann wird damit genau dem Umstand Rechnung getragen, daß nur jedes zweite Sendesymbol aus T₀ und jedes andere zweite Sendesymbol aus T₁ stammen kann. Die Fig. 2 und 3 zeigen eine mögliche Funktionsbeschreibung der Logikschaltungen 434 und 444 in Tabellenform mit derselben Auflösung wie bei Fig. 11.Now, if the logic circuit 434 recognizes only symbols from the subset T₀ of the constellation set of allowed transmission symbols for π / 4-DQPSK, and if the logic circuit 444 recognizes only symbols from the subset T₁ as allowed transmission symbols, then this is precisely the fact that only every second transmission symbol from T₀ and every other second transmission symbol from T₁ can originate. FIGS. 2 and 3 show a possible functional description of the logic circuits 434 and 444 in tabular form with the same resolution as in FIG. 11.

Im Vergleich zu der Tabelle nach Fig. 11 ist indessen zu erken­ nen, daß nun deutlich größere geschlossene Entscheidungsberei­ che mit positiven bzw. negativen Zahlen vorliegen. Das bedeu­ tet, daß bei gleichem Störabstand des Eingangssignals sicherere Entscheidungen getroffen werden können. Die Entscheidungs­ sicherheit entspricht somit der einer normalen QPSK-Schaltung. Man erzielt diesen Vorteil mit einem minimalen zusätzlichen Aufwand an Schaltungsgruppen im Vergleich zu den Schaltungen nach dem Stand der Technik.Compared to the table of FIG. 11, however, it can be seen that there are now considerably larger closed decision regions with positive or negative numbers. This means that with the same signal to noise ratio of the input signal, safer decisions can be made. The decision security thus corresponds to that of a normal QPSK circuit. This advantage is achieved with a minimal additional complexity of circuit groups compared to the circuits of the prior art.

Fig. 4 zeigt eine zweite Ausführungsform der Erfindung, die schaltungstechnisch zwar einen etwas höheren Aufwand bedingt, jedoch Vorteile aufweist, wenn Präzision und Geschwindigkeit der A/D-Wandler im Grenzbereich des technisch Möglichen bzw. wirtschaftlich Sinnvollen liegen. Fig. 4 shows a second embodiment of the invention, the circuit technology, although a somewhat higher cost due, but has advantages when precision and speed of the A / D converter in the border area of the technically possible or economically reasonable.

Die Schaltung nach Fig. 4 unterscheidet sich von der nach Fig. 1 dadurch, daß die Eingangssignale u₂₀ und u₂₅ des Basisband­ prozessors auf je zwei A/D-Wandler 430 und 431 bzw. 440 und 441 gegeben werden, die jeweils mit der halben Taktfrequenz (jedoch immer im Zeitpunkt optimaler Augenöffnung, d. h. mit dem Symbol­ takt) getaktet werden. Die Ausgangssignale der A/D-Wandler 430 und 440 werden auf die erste Logikschaltung 434 gegeben, wäh­ rend die Ausgangssignale der A/D-Wandler 431 und 441 auf die zweite Logikschaltung 444 gegeben werden. Die A/D-Wandler 430 und 431 erhalten das eine Eingangssignal u₂₅, während die A/D- Wandler 440 und 441 das andere Eingangssignal u₂₀ erhalten. Die mit derselben Logikschaltung verbundenen A/D-Wandler sind jeweils gemeinsam mit der zugehörigen Logikschaltung getaktet, wobei die Taktfrequenz aus der dem Multiplexer 460 und dem D/A- Wandler 435 zugeführten Taktfrequenz durch Frequenzhalbierung mittels eines Frequenzteilers 450 gewonnen wird. Die Logik­ schaltung 444 erhält das frequenzhalbierte Taktsignal mit einem gegenüber dem der Logikschaltung 434 zugeführten Taktsignal negiertem Zustand.The circuit of Fig. 4 differs from that of FIG. 1 in that the input signals u₂₀ and u₂₅ the baseband processor are given to two A / D converter 430 and 431 and 440 and 441 , each with half the clock frequency (but always at the time of optimal eye opening, ie clocked with the symbol clock). The output signals of the A / D converters 430 and 440 are applied to the first logic circuit 434 , while the output signals of the A / D converters 431 and 441 are applied to the second logic circuit 444 . The A / D converters 430 and 431 receive the one input signal u₂₅, while the A / D converters 440 and 441 receive the other input signal u₂₀. The A / D converters connected to the same logic circuit are each clocked together with the associated logic circuit, wherein the clock frequency is obtained from the clock frequency supplied to the multiplexer 460 and the D / A converter 435 by frequency bisecting by means of a frequency divider 450 . The logic circuit 444 receives the frequency-halved clock signal with a comparison with the logic circuit 434 supplied clock signal negated state.

Die Schaltung nach Fig. 4 arbeitet genauso wie die nach Fig. 1. Weil jedoch nun die A/D-Wandler mit der halben Taktfrequenz getaktet werden, müssen diese nicht so schnell reagieren wie die in der Schaltung nach Fig. 1. Als weiterer Vorteil kommt hinzu, daß möglicherweise die Auflösung der A/D-Wandler gröber sein kann, als in der Schaltung nach Fig. 1.The circuit of FIG. 4 operates the same as that of FIG. 1. However, because now the A / D converter are clocked at half the clock frequency, they must not react as fast as in the circuit of FIG. 1. A further advantage In addition, the resolution of the A / D converters may possibly be coarser than in the circuit of FIG. 1.

Fig. 5 zeigt eine dritte Ausführungsform der Erfindung. Bei dieser findet die Aufspaltung in den Symbolmengen entsprechende Zweige T₀ und T₁ noch eine Stufe früher statt. Statt des Qua­ draturempfängers nach Fig. 9 wird ein Empfänger nach Fig. 5 verwendet. Dieser kann als eine Kombination zweier Quadratur­ empfänger verstanden werden, die in gegenseitiger 45°-Relation stehen. Der erste Quadraturempfänger besteht aus ersten und zweiten Mischern 20 und 25, einem Basisbandprozessor 401, einem Multiplexer 460, einem Regelfilter 50, einem spannungsgesteuer­ ten Oszillator 10 und einem Phasensplitter 150, der vier Aus­ gänge mit den Phasenlagen 0°, 90°, 45° und 135° aufweist. Von diesem kommen im ersten Quadraturempfänger die 0°- und 90°-Aus­ gänge zur Anwendung. Fig. 5 shows a third embodiment of the invention. In this takes place the splitting in the symbol sets corresponding branches T₀ and T₁ one stage earlier. Instead of the Qua desature receiver of FIG. 9, a receiver of FIG. 5 is used. This can be understood as a combination of two quadrature receivers, which are in mutual 45 ° -Relation. The first quadrature receiver consists of first and second mixers 20 and 25 , a baseband processor 401 , a multiplexer 460 , a control filter 50 , a Spannungsgesteuer th oscillator 10 and a phase splitter 150 , the four outputs from the phase positions 0 °, 90 °, 45 ° and 135 °. From this come in the first quadrature receiver the 0 ° - and 90 ° -Eus gangs used.

Der zweite Quadraturempfänger besteht aus dritten und vierten Mischern 21 und 26, einem zweiten Basisbandprozessor 402, dem­ selben Multiplexer 460, demselben Regelfilter 50, demselben spannungsgesteuerten Oszillator 10 und demselben Phasensplitter 150, von dem hier aber die 45°- und 135°-Ausgänge zur Anwendung kommen.The second quadrature receiver consists of third and fourth mixers 21 and 26 , a second baseband processor 402 , the same multiplexer 460 , the same control filter 50 , the same voltage controlled oscillator 10 and the same phase splitter 150 , but here the 45 ° and 135 ° outputs to Application come.

Das Ausgangssignal des ersten Basisbandprozessors 401 wird bei jedem zweiten Symboltakt auf das Regelfilter 50 durchgeschal­ tet. Bei jedem anderen zweiten Symboltakt wird das Ausgangssig­ nals des zweiten Basisbandprozessors 402 auf das Regelfilter 50 durchgeschaltet. Durch die abwechselnde Nutzung der in 45°- Relation stehenden Quadraturempfänger wird bei jedem zweiten Symboltakt die Symbolteilmenge T₁ in die Symbolteilmenge T₀ abgebildet. Daher müssen beide Basisbandprozessoren 401 und 402 auch nur Symbole der Teilmenge T₀ erkennen.The output signal of the first baseband processor 401 is switched through to the control filter 50 at every other symbol clock. At every other second symbol clock, the output signal of the second baseband processor 402 is switched through to the control filter 50 . Due to the alternating use of the quadrature receiver which is in a 45 ° relationship, the symbol subset T 1 is mapped into the symbol subset T 0 every second symbol clock. Therefore, both baseband processors 401 and 402 also need only recognize symbols of the subset T₀.

Die Basisbandprozessoren 401 und 402 sind deshalb identisch aufgebaute Schaltungen, wie sie als Basisbandprozessoren in einer Trägerregenerationsschaltung QPSK zur Anwendung kommen könnten. Eine einfache Ausführung dieser Basisbandprozessoren wird durch die Funktionstabelle nach Fig. 6 beschrieben.The baseband processors 401 and 402 are therefore identical circuits as could be used as baseband processors in a carrier regeneration circuit QPSK. A simple implementation of these baseband processors is described by the function table of FIG .

Es versteht sich, daß auch bei dieser Schaltung der Takt aus den Symboltakten mittels eines Taktgenerators 30 gewonnen wird, der seinerseits den Multiplexer 460 und die Basisbandprozes­ soren 401 und 402 mit den darin enthaltenen Wandlern taktet.It is understood that also in this circuit, the clock from the symbol clocks by means of a clock generator 30 is obtained, which in turn clocks the multiplexer 460 and the Basisbandprozes sensors 401 and 402 with the converters contained therein.

Der Vorteil der dritten Ausführungsform der Erfindung liegt in dem vergleichsweise einfachen Aufbau der Basisbandprozessoren.The advantage of the third embodiment of the invention lies in  the comparatively simple structure of the baseband processors.

Es ist auch möglich, die Basisbandprozessoren 401 und 402 der dritten Ausführungsform der Erfindung jeweils mit in der Fre­ quenz halbierten Taktsignalen zu takten, die um eine Symbol­ dauer gegeneinander zeitverschoben sind.It is also possible to clock the baseband processors 401 and 402 of the third embodiment of the invention, respectively, with clock signals halved in frequency, which are time-displaced by one symbol duration.

Bei der dritten Ausführungsform der Erfindung muß nicht zwangs­ läufig mit versetzten Symboltakten an beiden Basisbandprozesso­ ren gearbeitet werden. Es sind nämlich zwei Ausführungsvarian­ ten möglich:In the third embodiment of the invention does not force in progress with staggered symbol clocks on both baseband processors be worked. There are namely two execution variant possible:

• a) Das aus dem Taktsignalgenerator 30 kommende Taktsignal wird in den Basisbandprozessoren in der Taktfrequenz halbiert, bei­ spielsweise durch ein D-Flipflop.a) The coming out of the clock signal generator 30 clock signal is halved in the baseband processors in the clock frequency, for example by a D flip-flop.

Benutzt man dann im Basisbandprozessor den positiven Ausgang des D-Flipflops und im Basisbandprozessor 402 den negativen Ausgang des D-Flipflops für eine taktflanken-gesteuerte Taktung der weiteren Schaltung, dann werden die Basisbandprozessoren jeweils alle zwei Symboltakte und gegeneinander um ein Symbol versetzt eine Entscheidung liefern. Der Multiplexer 460 wählt alternierend mit jedem Symboltakt einmal das Ausgangssignal des Basisbandprozessors 401 und das andere Mal das Ausgangssignal des Basisbandprozessors 402.If one uses then in the baseband processor the positive output of the D flip-flop and in the baseband processor 402, the negative output of the D flip-flop for a clock edge-controlled clocking of the other circuit, then the baseband processors every two symbol clocks and against each other offset by a symbol provide a decision , The multiplexer 460 alternately selects the output of the baseband processor 401 alternately with each symbol clock and the output of the baseband processor 402 the other time.

In dieser Konfiguration sind beide Basisbandprozessoren inso­ fern unterschiedlich, als sie an unterschiedlichen Taktflanken aktiv werden.In this configuration, both baseband processors are inso far different than they are on different clock edges to become active.

• b) Die Basisbandprozessoren sind gleich aufgebaut und werden mit dem Original-Symboltakt getaktet.b) The baseband processors have the same structure and become clocked with the original symbol clock.

Numeriert man die Taktzeitpunkte mit t₁₁ t₂, t₃,. . ., dann lie­ fert beispielsweise der Basisbandprozessor 401 bei allen unge­ raden Nummern t₁, t₃, t₅,. . ., die "richtige" Information und der Basisbandprozessor 402 liefert bei allen geraden Nummern t₂, t₄, t₆,. . . die "richtige" Information. Der Multiplexer 460 muß dann für jede ungerade Nummer das Ausgangssignal des Basis­ bandprozessors 401, für jede gerade Nummer das Ausgangssignal des Basisbandprozessors 402 auswählen, um immer die "richtige" Information weiterzuleiten.Numbering the clock times with t₁₁ t₂, t₃ ,. , ., then, for example, the baseband processor 401 provides all the odd numbers t₁, t₃, t₅,. , ., the "correct" information and the baseband processor 402 provides for all even numbers t₂, t₄, t₆,. , , the "right" information. Multiplexer 460 then has to select for each odd number the output of the base band processor 401 , for each even number the output of the baseband processor 402 to always pass the "right" information.

Claims (3)

1. Trägerrückgewinnungsschaltung für einen Funkempfänger für den Empfang π/4-DQPSK-modulierter Eingangssignale (u), ent­ haltend zwei Mischer (20, 25), denen das Eingangssignal (u₁) zugeführt ist und die frequenzgleiche, von einem Überlagerungs­ oszillator (10) erzeugte Überlagerungssignale (u₁₀, u₁₅) erhal­ ten, die um 90° gegeneinander phasenverschoben sind und deren Ausgangssignale (u₂₀, u₂₅) einem Basisbandprozessor (40) zuge­ führt sind, der ein Ausgangssignal (u₄₁) erzeugt, das über ein Regelfilter (50) als Frequenzsteuersignal (u₅₀) dem Überlage­ rungsoszillator (10) zugeführt ist, dadurch gekennzeichnet, daß die Ausgangssignale (u₂₀, u₂₅) der Mischer (20, 25) jeweils einem A/D-Wandler (430, 431) zugeführt sind und die Ausgangssignale beider A/D-Wandler (430, 431) jeweils zwei Logikschaltungen (434, 444) zugeführt sind, die jeweils ein frequenzhalbiertes Taktsignal erhalten, dessen Frequenz halb so groß ist, wie die Frequenz eines den A/D-Wandlern (430, 431) zugeführten Taktsig­ nals, wobei die Impulsflanken des frequenzhalbierten Taktsig­ nals einen zeitlichen Abstand von einer Symbollänge des Ein­ gangssignals haben und der einen Logikschaltung (444) das fre­ quenzhalbierte Taktsignal in gegenüber dem der anderen Logik­ schaltung (434) zugeführten frequenzhalbierten Taktsignal negierter Form zugeführt ist, und daß die Ausgangssignale der Logikschaltungen (434, 444) einem Multiplexer (460) zugeführt sind, der denselben Takt erhält, der für die A/D-Wandlung der Mischer-Ausgangssignale und für die D/A-Wandlung seines Aus­ gangssignals (u₄₆₀) zur Erzeugung des dem Überlagerungsoszil­ lator (10) zugeführten analogen Steuersignals (u₅₀) verwendet ist. 1. carrier recovery circuit for a radio receiver for receiving π / 4-DQPSK modulated input signals (u), ent holding two mixers ( 20 , 25 ) to which the input signal (u₁) is fed and the frequency equal, by a local oscillator ( 10 ) generated heterodyne signals (u₁₀, u₁₅) Sustainer th, which are phase-shifted by 90 ° to each other and whose output signals (u₂₀, u₂₅) a baseband processor ( 40 ) leads supplied, which generates an output signal (u₄₁), via a control filter ( 50 ) as Frequency control signal (u₅₀) is supplied to the overlay approximately oscillator ( 10 ), characterized in that the output signals (u₂₀, u₂₅) of the mixer ( 20 , 25 ) each have an A / D converter ( 430 , 431 ) are fed and the output signals of both A / D converter ( 430 , 431 ) are each supplied with two logic circuits ( 434 , 444 ), each receiving a frequency-halved clock signal whose frequency is half as large, w ie the frequency of a clock signal supplied to the A / D converters ( 430 , 431 ), wherein the pulse edges of the frequency-halved clock signal have a time interval of one symbol length of the input signal and the one logic circuit ( 444 ) the fre quenzhalbierte clock signal in relation to the supplied to the other logic circuit ( 434 ) supplied frequency-halved clock signal negated form, and that the outputs of the logic circuits ( 434 , 444 ) are fed to a multiplexer ( 460 ) which receives the same clock, which is used for the A / D conversion of the mixer Output signals and for the D / A conversion of its output signal (u₄₆₀) for generating the the Überlagerungsoszil lator ( 10 ) supplied analog control signal (u₅₀) is used. 2. Trägerrückgewinnungsschaltung nach dem Oberbegriff des Anspruchs 1, dadurch gekennzeichnet, daß die Ausgangssignale (u_20, u₂₅) der Mischer (20, 25) jeweils zwei A/D-Wandlern (440, 441 bzw. 430, 431) zugeführt sind, wobei die einem Mischer­ ausgangssignal (u₂₀₁, u₂₅) jeweils zugeordneten A/D-Wandler ein­ ander gegenphasig mit einem frequenzhalbierten Taktsignal getaktet sind, dessen Frequenz halb so groß ist, wie die zur D/A-Umsetzung des dem Regelfilter zuzuführenden Signals verwen­ dete Taktfrequenz, wobei die Impulsflanken der frequenzhalbier­ ten Taktsignale einen gegenseitigen zeitlichen Abstand von einer Symbollänge des Eingangssignals haben und die gleich­ phasig getakteten A/D-Wandler (430, 440 bzw. 431, 441) jeweils mit einer gleichphasig getakteten Logikschaltung (434, 444) ver­ bunden sind, und daß die Ausgangssignale der Logikschaltungen (434, 444) einem Multiplexer (460) zugeführt sind, der denselben Takt erhält, der für die D/A-Wandlung seines Ausgangssignals (u₄₆₀) zur Erzeugung des dem Überlagerungsoszillator zuzufüh­ renden analogen Steuersignals verwendet wird.2. carrier recovery circuit according to the preamble of claim 1, characterized in that the output signals (u _20, u₂₅) of the mixer ( 20 , 25 ) in each case two A / D converters ( 440 , 441 and 430 , 431 ) are fed, wherein a mixer output signal (u₂₀₁, u₂₅) each associated A / D converter are clocked in anti-phase another with a frequency-halved clock signal whose frequency is half as large as the D / A conversion of the control filter to be supplied signal used deten clock frequency, wherein the pulse edges of the frequenzhalbier th clock signals have a mutual time interval of a symbol length of the input signal and the same phase clocked A / D converter ( 430 , 440 and 431 , 441 ) each with an in-phase clocked logic circuit ( 434 , 444 ) a related party are and that the outputs of the logic circuits ( 434 , 444 ) are supplied to a multiplexer ( 460 ), which receives the same clock, which for the D / A Wan tion of its output signal (u₄₆₀) is used to generate the local oscillator zuzufüh-generating analog control signal. 3. Trägerrückgewinnungsschaltung nach dem Oberbegriff des Anspruchs 1, dadurch gekennzeichnet, daß ein dritter und vier­ ter Mischer (21, 26) vorhanden sind, denen das Eingangssignal (u₁) zugeführt ist und die das von dem Überlagerungsoszillator (10) erzeugte Überlagerungssignal mit einer gegenseitigen Pha­ senverschiebung von 90° erhalten, wobei die Phasenlage der den dritten und vierten Mischern (21, 26) zugeführten Überlagerungs­ signale gegenüber den den ersten und zweiten Mischern (20, 25) zugeführten Überlagerungssignalen jeweils um 45° verschoben sind, und daß die Ausgangssignale der dritten und vierten Mischer (21, 26) einem zweiten Basisbandprozessor (402) zuge­ führt sind, der ein Ausgangssignal erzeugt, das einem Multi­ plexer (460) zugeführt ist, der auch das Ausgangssignal des ersten Basisbandprozessors (401) empfängt und der das dem Regelfilter (50) zugeführte Ausgangssignal erzeugt, wobei die Basisbandprozessoren (401, 402) ein aus dem Takt der Symbole des Eingangssignals (u₁) gewonnenes Taktsignal erhalten, das dem Mulitplexer und abwechselnd den Basisbandprozessoren (401, 402) mit einer dem Symboltakt entsprechenden Frequenz zugeführt ist.3. carrier recovery circuit according to the preamble of claim 1, characterized in that a third and four ter mixer ( 21 , 26 ) are present, where the input signal (u₁) is supplied and the overlay signal generated by the local oscillator ( 10 ) with a mutual Pha senverschiebung obtained from 90 °, wherein the phase position of the third and fourth mixers ( 21 , 26 ) supplied overlay signals relative to the first and second mixers ( 20 , 25 ) supplied to overlay signals are shifted by 45 °, and in that the output signals of the third and fourth mixers ( 21 , 26 ) are fed to a second baseband processor ( 402 ) which produces an output signal applied to a multiplexer ( 460 ) which also receives the output signal of the first baseband processor ( 401 ) and that to the control filter ( 50 ) generates output signal, wherein the baseband processors ( 401 , 402 ) on the clock of the symbols of the input signal (u₁) obtained clock signal which is supplied to the multiplexer and alternately the baseband processors ( 401 , 402 ) having a frequency corresponding to the symbol clock.