DE4408176A1 - Verfahren zur flächen- und höhenkontrollierten Verkapselung von auf einem Substrat angeordneten Bauelementen - Google Patents

Verfahren zur flächen- und höhenkontrollierten Verkapselung von auf einem Substrat angeordneten Bauelementen

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer gegen Umwelteinflüsse schützenden Verkapselung von auf einem Substrat angeordneten gehäuselosen Bauelementen aus einem aushärtbaren Werkstoff.
Ein solches Verfahren ist allgemein bekannt. Zur Verkapselung von einzelnen Bauelementen, beispielsweise integrierten Schaltungen ohne Gehäuse, ist es bekannt, einen Tropfen aus einem aushärtbaren Werkstoff in einer mehr oder weniger großen Menge auf das zu verkapselnde Bauelement aufzubringen. Dieser Tropfen bildet dann einen linsenförmigen Deckel auf dem zu verkapselnden Bauelement, welches auch als glob top-Verkapselung bezeichnet wird.
Wenn die bekannte Verkapselung eine ausreichende Schichtdicke über den zu schützenden Bauelementen bilden soll, dann weist sie auch eine verhältnismäßig große Flächenausdehnung auf, d. h. es geht bei der bekannten Verkapselung eine Fläche verloren, welche für die Anordnung von anderen Bauelementen auf dem Substrat genutzt werden könnte.
Außer der verringerten Integrationsdichte beim bekannten Verkapselungsverfahren, weist dieses auch einen höheren Werkstoffverbrauch auf.
Das der Erfindung zugrunde liegende technische Problem besteht deshalb darin, ein Verfahren anzugeben, welches die flächensparende Verkapselung von Bauelementen mit einer ausreichend dicken Schicht aus einem aushärtbaren Werkstoff gestattet.
Dieses technische Problem ist erfindungsgemäß dadurch gelöst, daß um die Fläche, auf welcher das zu verkapselnden Bauelement oder die zu verkapselnde Bauelementegruppe angeordnet ist, aus einem zähflüssigen Harz eine aus mehreren Schichten aufgebaute Wand erzeugt wird und das von der Wand begrenzte Volumen mit einem aushärtbaren Werkstoff gefüllt wird.
Auf diese Weise kann eine höhen- und flächenkontrollierte Verkapselung in beliebiger geometrischer Form von Einzelchips und/oder Chipgruppen hergestellt werden. Es kann eine hohe Integrationsdichte erzielt werden, weil die Wand in geringem Abstand zu anderen Bauelementen, welche nicht verkapselt werden müssen, angebracht werden kann. Die Füllung des Volumens innerhalb der Wand (Innenverguß) kann in einer Weise durchgeführt werden, daß vor dem Vergießen freiliegende Bonddrähte nicht deformiert werden, in dem mit dem Verkapselungswerkstoff gefüllten Volumen keine Luft eingeschlossen ist und eine ausreichend hohe Schichtdicke des Verkapselungswerkstoffes erreicht wird.
Vorteilhafte Einzelheiten der Erfindung sind in den Ansprüchen 2 und 3 enthalten; sie ist nachstehend anhand der Fig. 1 und 2 erläutert. Es zeigen:
Fig. 1 den Längsschnitt durch ein auf einem Substrat angeordnetes verkapseltes einzelnes Bauelement und
Fig. 2 den Längsschnitt durch eine verkapselte Bauelementegruppe.
In Fig. 1 ist das auf dem Substrat 1 mittels einer Kleberschicht 2 befestigte Bauelement 3 zu erkennen. Bei dem Bauelement 3 kann es sich um eine integrierte Schaltung ohne Gehäuse, ein sogenanntes Chip, handeln. Bei dem gezeigten Ausführungsbeispiel besteht das Substrat 1 aus einem Multilayer. Als Substrat können aber alle Arten von Vernetzungsträger verwendet werden, wie FR3-, FR4-, Laminat-, Keramik-, Dünnschicht- oder Siliziumsubstrate. Die Kontaktflächen auf dem Bauelement sind mit den Leiterbahnen 4 auf dem Substrat 1 verbunden. Wenn es sich bei dem Bauelement 3 um einen Chip handelt, können diese Verbindungen sogenannte wirebonds 7 sein. Andere mögliche Verbindungsarten wären Leads bei Tape Automated Bouding oder Bumps bei Flip-Chip-bonding. In engem Abstand zum Bauelement 3 ist die Wand 5 angeordnet, welche bei dem gezeigten Ausführungsbeispiel aus vier Schichten besteht, welche 0,5 mm breit sind. Die Höhe der Wand 5 soll beispielsweise 1,4 mm betragen; sie ist beispielsweise in vier Durchläufen mit einem Automatik-Disperser hergestellt worden. Das von der Wand 5 begrenzte Volumen 6 ist mit dem Verkapselungswerkstoff gefüllt. Der Doppelpfeil 8 verdeutlicht, den kritischen Abstand zwischen den wirebonds 7 und der Oberfläche der Verkapselung. Als Vergleich zur erfindungsgemäßen Lösung ist in Fig. 1 eine bekannte glob top-Verkapselung 9 eingezeichnet. Es ist deutlich erkennbar, daß diese eine größere Fläche und eine größere Werkstoffmenge benötigt.
Die in Fig. 2 gezeigte Anordnung unterscheidet sich von der in Fig. 1 gezeigten dadurch, daß mehrere Bauelemente 3 verkapselt sind. Für die gleichen Teile sind die gleichen Bezugszeichen wie in Fig. 1 verwendet worden. Als Werkstoff für die Wand 5 wird ein zähflüssiges (hochviskoses und hochthixotropes) Harz verwendet. Das kann beispielsweise ein Epoxidharz sein, dem ein Kieselsäure enthaltendes Thixotropierungsmittel zugesetzt ist. Ein solches wird unter dem Handelsnamen Aerosil 200 vertrieben. Die auf diese Weise hergestellte Wand ist nicht gehärtet und dennoch ausreichend stabil. Das Volumen 6 innerhalb der Wand 5 ist mit einem Harz gefüllt, welches eine ähnliche oder andere Zusammensetzung wie der Werkstoff für die Wand 5 aufweisen kann, jedoch eine andere Viskosität und Thixotropie besitzt. Beide Werkstoffe (Wand und Innenverguß) können gleichzeitig in einem Ofen ausgehärtet werden. Als Werkstoff für die Wand 5 hat sich auch ein Epoxydharz als geeignet erwiesen, welches von der Fa. Dexter unter der Typenbezeichnung Hysol FP 4401 vertrieben wird und durch Zusatz eines Thixotropierungsmittels modifiziert wurde, um die Formstabilität der Wand 5 im ungehärteten Zustand und während des Temperaturanstiegs beim gleichzeitigen Aushärten der Wand und des Innenvergusses zu gewährleisten. Für das Füllen des Volumens 6 wurde bei einem Ausführungsbeispiel ein Epoxidharz des gleichen Herstellers mit der Typenbezeichnung Hysol FP 4402 oder ein Silikonharz mit der Typenbezeichnung Hipec Q1-9239 der Fa. Dow Corning verwendet.
Die verwendeten Harze für die Wand 5 und das Volumen 6 können die gleiche Harzbasis aufweisen, d. h. entweder sind sie beide Epoxydharze oder Silikonharze oder ein Harz ist ein Epoxydharz und das andere ein Silikonharz. Bei gleicher Harzkombination und gleichzeitiger Aushärtung wird ein optimaler Verbund zwischen Wand und Innenverguß erreicht.

Claims (3)

1. Verfahren zur Herstellung einer gegen Umwelteinflüsse schützenden Verkapselung von auf einem Substrat angeordneten gehäuselosen Bauelementen mit einem aushärtbaren Werkstoff, dadurch gekennzeichnet, daß um die Fläche, auf welcher das zu verkapselnde Bauelement oder die zu verkapselnde Bauelementegruppe angeordnet ist, aus einem zähflüssigen Harz eine aus mehreren Schichten aufgebaute Wand erzeugt wird und das von der Wand begrenzte Volumen mit einem aushärtbaren Werkstoff gefüllt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das zähflüssige Harz ein Thixotropierungsmittel enthält.
3. Nach dem Verfahren der Ansprüche 1 und 2 hergestellte Verkapselung, dadurch gekennzeichnet, daß sie aus einer um das zu verkapselnde Volumen (6) herum angeordneten Wand (5) aus einem aushärtbaren Harz und einem das Volumen (6) innerhalb der Wand (5) ausfüllenden Harz besteht, welches die gleiche oder eine andere Harzbasis wie das Harz der Wand aufweist.
DE4408176A 1994-03-11 1994-03-11 Verfahren zur flächen- und höhenkontrollierten Verkapselung von auf einem Substrat angeordneten Bauelementen Withdrawn DE4408176A1 (de)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0867475A2 (de) * 1997-01-23 1998-09-30 Toray Industries, Inc. Epoxidharzzusammensetzung geeignet zur Verkapselung von Halbleiteranordnungen und harzverkapselte Halbleiteranordnungen
WO2001088978A1 (de) * 2000-05-17 2001-11-22 Dr. Johannes Heidenhain Gmbh Bauelementanordnung und verfahren zur herstellung einer bauelementanordnung
DE10051884A1 (de) * 2000-10-19 2002-04-25 Cherry Gmbh Verfahren zur Herstellung von Leiterfolie-Trägergehäuse-Einheiten
WO2018068939A1 (de) 2016-10-13 2018-04-19 Robert Bosch Gmbh Elektronische baugruppe und verfahren zum herstellen einer elektronischen baugruppe
DE102016224078A1 (de) 2016-12-02 2018-06-07 Robert Bosch Gmbh Elektronische Baugruppe und Verfahren zur Herstellung einer elektronischen Baugruppe
WO2021073794A1 (de) 2019-10-14 2021-04-22 Robert Bosch Gmbh Verfahren zur herstellung einer schutzabdeckung von auf einem trägersubstrat angeordneten elektronischen bauelementen und vorrichtung zur durchführung des verfahrens

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0867475A2 (de) * 1997-01-23 1998-09-30 Toray Industries, Inc. Epoxidharzzusammensetzung geeignet zur Verkapselung von Halbleiteranordnungen und harzverkapselte Halbleiteranordnungen
EP0867475A3 (de) * 1997-01-23 1998-11-18 Toray Industries, Inc. Epoxidharzzusammensetzung geeignet zur Verkapselung von Halbleiteranordnungen und harzverkapselte Halbleiteranordnungen
US6214904B1 (en) 1997-01-23 2001-04-10 Toray Industries, Inc. Epoxy resin composition to seal semiconductors and resin-sealed semiconductor device
US6617701B2 (en) 1997-01-23 2003-09-09 Toray Industries, Inc. Epoxy resin composition to seal semiconductors and resin-sealed semiconductor device
WO2001088978A1 (de) * 2000-05-17 2001-11-22 Dr. Johannes Heidenhain Gmbh Bauelementanordnung und verfahren zur herstellung einer bauelementanordnung
US6815263B2 (en) 2000-05-17 2004-11-09 Dr. Johannes Heidenhain Gmbh Component assembly and method for producing the same
DE10051884A1 (de) * 2000-10-19 2002-04-25 Cherry Gmbh Verfahren zur Herstellung von Leiterfolie-Trägergehäuse-Einheiten
US6700074B2 (en) 2000-10-19 2004-03-02 Cherry Gmbh Electrical component housing structures and their method of manufacture
WO2018068939A1 (de) 2016-10-13 2018-04-19 Robert Bosch Gmbh Elektronische baugruppe und verfahren zum herstellen einer elektronischen baugruppe
DE102016219995A1 (de) 2016-10-13 2018-04-19 Robert Bosch Gmbh Elektronische Baugruppe und Verfahren zum Herstellen einer elektronischen Baugruppe
DE102016224078A1 (de) 2016-12-02 2018-06-07 Robert Bosch Gmbh Elektronische Baugruppe und Verfahren zur Herstellung einer elektronischen Baugruppe
WO2021073794A1 (de) 2019-10-14 2021-04-22 Robert Bosch Gmbh Verfahren zur herstellung einer schutzabdeckung von auf einem trägersubstrat angeordneten elektronischen bauelementen und vorrichtung zur durchführung des verfahrens

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