DE4237000C2 - Electronic crossing point switching device - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine elektronische Kreuzungspunkt-Schaltvorrichtung.The present invention relates to an electronic Crossing point switching device.

Insbesondere bezieht sich die Erfindung auf einen Kreu­ zungspunkt-Schalt-LSI zum Vermitteln von Daten in einem asynchro­ nen Transfermodus (ATM) in einem Diensteintegrierenden Digitalnetz (ISDN).In particular, the invention relates to a cross Point switching LSI for switching data in an asynchro NEN transfer mode (ATM) in an integrated service digital network (ISDN).

In letzter Zeit sind die Anforderungen an einen asynchronen Trans­ fermodus (nachfolgend als ATM bezeichnet) in einem Breitband-Dien­ steintegrierenden Digitalnetz (nachfolgend als BISDN bezeichnet) angestiegen. Ein ATM ist als Netzwerk bekannt, das auf Kommunika­ tionsdienste mit verschiedenen Übertragungsraten und auf verschie­ dene Konversionsmodi anwendbar ist.Recently, the requirements for an asynchronous trans mode (hereinafter referred to as ATM) in a broadband service stone-integrating digital network (hereinafter referred to as BISDN) increased. An ATM is known as a network that communicates tion services with different transmission rates and on different whose conversion modes are applicable.

Die Fig. 6 ist eine Konzeptansicht mit dem Prinzip eines Kommu­ nikationssystems mit einem ATM. Wie in Fig. 6 gezeigt, ist ein Benutzerterminal 201 mit einer ATM-Austauschvorrichtung (Schnitt­ stellenvorrichtung) 202 in einem BISDN-Netzwerk 200 über eine Zu­ gangsleitung verbunden. Im ATM wird eine Serie von zu übertragen­ den Daten in kurze Datenblöcke aufgeteilt, die "ATM-Zellen" (ATM- Pakete) genannt werden. Jede ATM-Zelle wird in einen Zeitschlitz (Slot, kurzes Zeitintervall) eingefügt, der in vorbestimmten Zy­ klen wiederholt wird, und so übertragen wird. Jede ATM-Zelle um­ faßt einen Kopfbereich HD mit einer Zieladresse und einen Daten­ bereich DT mit zu übertragenden Daten. Eine ATM-Zelle weist eine Datenlänge von insgesamt 53 Bit auf. Fig. 6 is a conceptual view with the principle of a communication system with an ATM. As shown in FIG. 6, a user terminal 201 is connected to an ATM exchange device (interface device) 202 in a BISDN network 200 via an access line. In the ATM, a series of data to be transmitted is divided into short blocks of data called "ATM cells" (ATM packets). Each ATM cell is inserted into a time slot (slot, short time interval), which is repeated in predetermined cycles, and is thus transmitted. Each ATM cell comprises a header HD with a destination address and a data area DT with data to be transmitted. An ATM cell has a total data length of 53 bits.

Wie in Fig. 7 gezeigt, umfaßt die ATM-Austauschvorrichtung 202 Eingabeleitungen 241, 242, ... und Ausgabeleitungen 251, 252, ... Die Eingabeleitungen 241, 242, ... sind mit Benutzerleitungen bei­ spielsweise mit Benutzerterminals verbunden. Die Ausgabeleitungen 251, 252, ... sind mit Vorrichtungen verbunden, an die die Daten adressiert sind. Die ATM-Austauschvorrichtung 202 empfängt seriell eine ATM-Zelle über jede Eingabeleitung 241, 242 ... und gibt die­ se selektiv an eine der Ausgabeleitungen 252, 252, ... aus, ent­ sprechend einer Zieladresse im Kopfbereich HD der ATM-Zelle. Die obige Vermittlungsoperation (Austauschoperation) wird für jede ATM-Zelle durchgeführt.As shown in Fig. 7, the ATM exchange device 202 includes input lines 241 , 242 , ... and output lines 251 , 252 , ... The input lines 241 , 242 , ... are connected to user lines, for example, to user terminals. The output lines 251 , 252 , ... are connected to devices to which the data are addressed. The ATM exchange device 202 serially receives an ATM cell via each input line 241 , 242 ... and selectively outputs it to one of the output lines 252 , 252 , ..., corresponding to a destination address in the header HD of the ATM cell. The above switching operation (exchange operation) is performed for each ATM cell.

Die Fig. 8 ist ein Blockschaltbild einer herkömmlichen ATM-Aus­ tauschvorrichtung (ATM-Vermittlungsvorrichtung). Die in Fig. 8 gezeigte ATM-Austauschvorrichtung ist im DIGEST OF TECHNICAL PA­ PERS, 1990, IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, Seiten 30-31 beschrieben. Wie in Fig. 8 gezeigt, empfangen Pa­ ketpuffer 231-23m jeweils zu übertragende ATM-Zellen. Die vor­ übergehend in den Paketpuffern 231-23m gehaltenen ATM-Zellen wer­ den an einen Kreuzungspunkt-Schalt-LSI (eine Kreuzungspunkt-Ver­ mittlungsvorrichtung) 220 über die Eingabeleitungen 211-21m an­ gelegt. Ein Listenmodul 230 empfängt Vermittlungssteuerdaten SCD für den Kreuzungspunkt-Schalt-LSI 220 aus den ATM-Zellen in den Paket­ puffern 231-23m und legt die Vermittlungssteuerdaten SCD an den Kreuzungspunkt-Schalt-LSI 220 an unter Bezug auf die Zieladressen in den Kopfbereichen HD der ATM-Zellen. Fig. 8 is a block diagram of a conventional ATM exchange device (ATM switching device). The ATM exchange device shown in Fig. 8 is described in DIGEST OF TECHNICAL PA PERS, 1990, IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, pages 30-31. As shown in Fig. 8, packet buffers 231-23 m receive ATM cells to be transmitted, respectively. The ATM cells temporarily held in the packet buffers 231-23 m are applied to a cross point switching LSI (a cross point switching device) 220 via the input lines 211-21 m. A list module 230 receives switch control data SCD for the crosspoint switch LSI 220 from the ATM cells in the packets buffers 231-23 m and applies the switch control data SCD to the crosspoint switch LSI 220 with reference to the destination addresses in the header areas HD of the ATM cells.

Der Kreuzungspunkt-Schalt-LSI 220 verbindet selektiv eine Eingabe­ leitung und eine Ausgabeleitung in jedem Zeitschlitz als Reaktion auf die Vermittlungssteuerdaten (Schaltsteuerdaten) SCD, und daher werden die ATM-Zellen auf den Eingabeleitungen 211-21m auf die Ausgabeleitungen 221-22n geführt, als Reaktion auf die darin enthaltenen Zieladressen.The cross point switching LSI 220 selectively connects an input line and an output line in each time slot in response to the switching control data (switching control data) SCD, and therefore the ATM cells on the input lines 211-21 m are led to the output lines 221-22 n , in response to the destination addresses contained therein.

Die Fig. 9 ist ein Blockschaltbild eines herkömmlichen Kreu­ zungspunkt-Schalt-LSI. Wie in Fig. 9 gezeigt, umfaßt ein Kreu­ zungspunkt-Schalt-LSI 300 eine Schaltzellenmatrix (Vermittlungs­ zellenmatrix) 106, in welcher Einheitsschaltzellen 105 in m-Zeilen und n-Spalten angeordnet sind, ein Eingabedatenregister 101, das mit den Eingabeleitungen 211-21m verbunden ist, sowie ein Aus­ gabedatenregister 102, das mit den Ausgabeleitungen 221-22n ver­ bunden ist, ein Schaltsteuerregister 104 zum Halten von Schalt­ steuerdaten (Vermittlungssteuerdaten) sowie einen Zeilenauswahlde­ coder 103. Fig. 9 is a block diagram of a conventional cross point switching LSI. As shown in Fig. 9, an intersection switch LSI 300 includes a switch cell matrix (switch cell matrix) 106 in which unit switch cells 105 are arranged in m rows and n columns, an input data register 101 which is connected to the input lines 211-21 m is connected, and an output data register 102 , which is connected to the output lines 221-22 n, a switching control register 104 for holding switching control data (switching control data) and a line selection decoder 103 .

Eine Einheitsschaltzelle 105 umfaßt eine Master-Verriegelungs­ schaltung 111, eine Slave-Verriegelungsschaltung 110 sowie einen Drei-Zustandspuffer 109. Die Master-Verriegelungsschaltung 111 hält ein Schaltsteuersignal (Vermittlungssteuersignal) CNT in ei­ nem aktuellen Zeitschlitz, während die Slave-Verriegelungsschal­ tung 110 ein Schaltsteuersignal in einem darauffolgenden Zeit­ schlitz hält. Der Drei-Zustandspuffer 109 verbindet elektrisch eine Eingabedatenleitung 107 und eine Ausgabedatenleitung 108 als Reaktion auf das gegenwärtige Schaltsteuersignal CNT, das in der Master-Verriegelungsschaltung 111 veriegelt ist.A unit switching cell 105 comprises a master latch circuit 111 , a slave latch circuit 110 and a three-state buffer 109 . The master lock circuit 111 holds a switching control signal (switching control signal) CNT in a current time slot, while the slave locking circuit 110 holds a switching control signal slot in a subsequent time. The three-state buffer 109 electrically connects an input data line 107 and an output data line 108 in response to the current switching control signal CNT, which is latched in the master latch circuit 111 .

Die Fig. 10 ist ein Blockschaltbild mit der in Fig. 9 gezeigten Schaltzellenmatrix 106. Wie in Fig. 10 gezeigt, sind Schaltzellen in m-Zeilen und n-Spalten angeordnet. Beispielsweise ist die eine Schaltzelle 105 mit der Eingabedatenleitung 107 und der Ausgabe­ datenleitung 108 verbunden. Die m-Eingabedatenleitungen sind in Zeilenrichtung angeordnet und jeweils mit den entsprechenden Ein­ gabeverriegelungsschaltungen im Eingabedatenregister 101 verbun­ den. Die n-Ausgabedatenleitungen sind in Spaltenrichtung angeord­ net und jeweils mit den entsprechenden Ausgabeverriegelungsschal­ tungen im Ausgabedatenleitungsregister 102 verbunden. FIG. 10 is a block diagram with the switch cell matrix 106 shown in FIG. 9. As shown in Fig. 10, switch cells are arranged in m rows and n columns. For example, the one switching cell 105 is connected to the input data line 107 and the output data line 108 . The m input data lines are arranged in the row direction and each connected to the corresponding input latch circuits in the input data register 101 . The n output data lines are arranged in the column direction and each connected to the corresponding output latch circuit in the output data line register 102 .

Die Fig. 11 ist ein Schaltungsdiagramm einer herkömm­ lichen Einheitsschaltzelle. Wie in Fig. 11 gezeigt, umfaßt die Schaltzelle den Drei-Zustandspuffer 109, die Slave-Verriegelungs­ schaltung 110 sowie die Master-Verriegelungsschaltung 111. Der Drei-Zustandspuffer 109 umfaßt NMOS-Transistoren 120 und 121, die in Serie zwischen einem Spannungsversorgungspotential V_DD und Erd­ potential V_SS verbunden sind, sowie 2 NOR-Gatter 122 und 123. Der Drei-Zustandspuffer 109 arbeitet wie folgt. Zuerst, wenn die Sla­ ve-Verriegelungsschaltung 110 das Schaltsteuersignal CNT auf nied­ rigem Pegel hält, verbindet der Drei-Zustandspuffer 109 elektrisch die Eingabedatenleitung 107 und die Ausgabedatenleitung 108. Ge­ nauer gesagt, wenn die Eingabedatenleitung 107 sich auf hohem Pe­ gel befindet, befindet sich die Ausgabedatenleitung 108 auf nied­ rigem Pegel. Wenn die Eingabedatenleitung 107 sich auf niedrigem Pegel befindet, ist die Ausgabedatenleitung 108 auf hohem Pegel. Mit anderen Worten, Daten auf der Eingabedatenleitung 107 werden auf die Ausgabedatenleitung 108 übertragen. Fig. 11 is a circuit diagram of a conventional unit switching cell. As shown in FIG. 11, the switch cell includes the three-state buffer 109 , the slave latch circuit 110 and the master latch circuit 111 . The three-state buffer 109 comprises NMOS transistors 120 and 121 , which are connected in series between a voltage supply potential V _DD and ground potential V _SS , and 2 NOR gates 122 and 123 . The three-state buffer 109 operates as follows. First, when the slave latch circuit 110 holds the switching control signal CNT low, the three-state buffer 109 electrically connects the input data line 107 and the output data line 108 . More specifically, when the input data line 107 is at a high level, the output data line 108 is at a low level. When the input data line 107 is low, the output data line 108 is high. In other words, data on the input data line 107 is transferred to the output data line 108 .

Wenn die Slave-Verriegelungsschaltung 110 das Schaltsteuersignal CNT auf hohem Pegel hält, sind die Eingabedatenleitung 107 und die Ausgabedatenleitung 108 nicht elektrisch verbunden. Genauer ge­ sagt, da sowohl der Transistor 120 als auch der Transistor 121 ausgeschaltet sind, wird die Ausgabedatenleitung 108 in einen Hochimpedanzzustand verbracht, bezüglich eines Ausgangs des Drei- Zustandspuffers 109. Daten auf der Eingabedatenleitung 107 werden nicht auf die Ausgabedatenleitung 108 übertragen.When the slave latch circuit 110 holds the switching control signal CNT high, the input data line 107 and the output data line 108 are not electrically connected. More specifically, since both transistor 120 and transistor 121 are turned off, output data line 108 is brought into a high impedance state with respect to an output of tri-state buffer 109 . Data on the input data line 107 is not transferred to the output data line 108 .

Das Schaltsteuersignal (Vermittlungssteuersignal) CNT zum Steuern des Drei-Zustandspuffers 109 wird wie folgt angelegt. Wie in Fig. 12 gezeigt, wird angenommen, daß vier ATM-Zellen AC1 bis AC4 in den Zeitschlitzen TS1 bis TS4 an die Eingabeleitungen 241, 242, ... der ATM-Austauschvorrichtung (ATM-Vermittlungsvorrichtung) 202 aus Fig. 7 angelegt werden. Das Vermittlungssteuerregister 104 (in Fig. 9 gezeigt) hält zeitweise ein Vermittlungssteuersignal (Schaltsteuersignal) als Reaktion auf eine Zieladresse, die im Kopfbereich HD jeder ATM-Zelle enthalten ist.The switching control signal (switching control signal) CNT for controlling the three-state buffer 109 is applied as follows. As shown in FIG. 12, it is assumed that four ATM cells AC1 to AC4 in the time slots TS1 to TS4 are applied to the input lines 241 , 242 , ... of the ATM exchange device (ATM switching device) 202 from FIG. 7 . The switch control register 104 (shown in FIG. 9) temporarily holds a switch control signal (switching control signal) in response to a destination address contained in the header HD of each ATM cell.

Wie in Fig. 12 gezeigt, wird im Zeitschlitz TS1 angenommen, daß die Slave-Verriegelungsschaltung 110 ein Schaltsteuersignal CNT1 verriegelt, und daß die Master-Verriegelungsschaltung 111 ein Schaltsteuersignal CNT2 verriegelt. Dies Slave-Verriegelungsschal­ tung 110 stellt das gegenwärtige Schaltsteuersignal CNT1 als Aus­ gabesignal bereit, so daß der Drei-Zustandspuffer 109 die Eingabe­ datenleitung 107 und die Ausgabedatenleitung 108 als Reaktion auf das Signal CNT1 verbindet. Die ATM-Zelle AC1 auf der Eingabedaten­ leitung 107 wird dann an die Ausgabedatenleitung 108 angelegt. As shown in FIG. 12, in the time slot TS1, it is assumed that the slave latch circuit 110 latches a shift control signal CNT1 and that the master latch circuit 111 latches a shift control signal CNT2. This slave latch circuit 110 provides the current switching control signal CNT1 as an output signal, so that the three-state buffer 109 connects the input data line 107 and the output data line 108 in response to the CNT1 signal. The ATM cell AC1 on the input data line 107 is then applied to the output data line 108 .

In dem darauffolgenden Zeitschlitz TS2, der durch ein Update-Si­ gnal UD über eine Signalleitung 114 beaufschlagt wird, hält die Slave-Verriegelungsschaltung 110 das Schaltsteuersignal CNT2, das in der Master-Verriegelungsschaltung 111 gehalten wurde. Die Ma­ ster-Verriegelungsschaltung 111 hält ein neues Schaltsteuersignal CNT3 auf eine Signalleitung 113 als Reaktion auf ein Auswahlsignal SEL, das von einem Spaltenauswahldecoder (in Fig. 9 gezeigt) angelegt wurde. Als Reaktion auf das Schaltsteuersignal CNT2, das in der Slave-Verriegelungsschaltnng 110 gehalten wurde, verbindet der Drei-Zustandspuffer 109 die Eingabedatenleitung 107 und die Ausgabedatenleitung 108 während des Zeitschlitzes TS2, so daß die ATM-Zelle AC2 auf der Eingabedatenleitung 107 an die Ausgabedaten­ leitung 108 angelegt wird.In the subsequent time slot TS2, which is acted upon by an update signal UD via a signal line 114 , the slave latch circuit 110 holds the switching control signal CNT2, which was held in the master latch circuit 111 . The master latch circuit 111 holds a new switching control signal CNT3 on a signal line 113 in response to a selection signal SEL applied by a column selection decoder (shown in FIG. 9). In response to the switching control signal CNT2, which was held in the slave Verriegelungsschaltnng 110, the three-state buffer, the input data line interconnects 109 107 and the output data line 108 during the time slot TS2, so that the ATM cell AC2 line on the input data line 107 to the output data 108 is created.

Durch Wiederholen der obigen Operation für jeden Zeitschlitz wer­ den AMT-Zellen auf der Eingabedatenleitung 107 an die Ausgabeda­ tenleitung 108 angelegt. Obwohl bei der obigen Beschreibung die ATM-Zellen AC1 und AC2 zwischen derselben Eingabedatenleitung 107 und derselben Ausgabedatenleitung 108 bei den zwei Zeitschlitzen TS1 und TS2 übertragen werden, wenn sich die Zieladresse in der ATM-Zelle AC2 von der in der ATM-Zelle AC1 unterscheidet, wird der Drei-Zustandspuffer 109 aus Fig. 16 ausgeschaltet, und ein Drei- Zustandspuffer in einer anderen Zeile eingeschaltet. Als Ergebnis wird eine ATM-Zelle auf eine Eingabedatenleitung einer anderen Zeile an die Ausgabedatenleitung 108 angelegt.By repeating the above operation for each time slot, the AMT cells on the input data line 107 are applied to the output data line 108 . Although, in the above description, the ATM cells AC1 and AC2 are transmitted between the same input data line 107 and the same output data line 108 at the two time slots TS1 and TS2 when the destination address in the ATM cell AC2 is different from that in the ATM cell AC1, the tri-state buffer 109 of Fig. 16 is turned off and a three-state buffer turned in another row. As a result, an ATM cell is placed on an input data line of another row to the output data line 108 .

Wenn die Einheitsschaltzelle in Fig. 11 in einem Kreuzungspunkt- Schalt-LSI benutzt wird, entsteht das folgende Problem. Zuerst wird die langsame Operationsrate des Drei-Zustandspuffers 109 er­ wähnt. Eine Ausgabespannung zum Treiben der Ausgabedatenleitung 108 wird als Reaktion auf die Gatespannungen VG1 und VG2 der Tran­ sistoren 120 und 121 ausgegeben. Die Ausgabedatenleitung 108 konn­ te nicht mit hoher Geschwindigkeit getrieben werden, da der Pegel der Eingabedatenleitung 107 innerhalb eines Bereichs eines MOS-Pe­ gels, d. h. 0-5 Volt, geändert wurde.When the unit switching cell in Fig. 11 is used in a cross point switching LSI, the following problem arises. First, the slow operation rate of the three-state buffer 109 is mentioned. An output voltage for driving the output data line 108 is output in response to the gate voltages VG1 and VG2 of the transistors 120 and 121 . The output data line 108 could not be driven at high speed because the level of the input data line 107 was changed within a range of a MOS level, ie 0-5 volts.

Zusätzlich sind allgemein vier MOS-Transistoren zum Bilden eines NOR-Gatters notwendig, und daher braucht der in Fig. 16 gezeigte Drei-Zustandspuffer 109 insgesamt 10 MOS-Transistoren. Hierdurch wird eine belegte Fläche des Kreuzungspunkt-Schalt-LSI auf einem Halbleitersubstrat erhöht. Genauer gesägt ist die Integration des Kreuzungspunkt-Schalt-LSI vermindert, und die Anzahl von Leitun­ gen, die geschaltet (vermittelt) werden können, ist beschränkt. In addition, four MOS transistors are generally required to form a NOR gate, and therefore the three-state buffer 109 shown in Fig. 16 needs a total of 10 MOS transistors. This increases an occupied area of the crossing point switching LSI on a semiconductor substrate. More specifically, the integration of the cross point switching LSI is reduced, and the number of lines that can be switched (switched) is limited.

Aus der EP 0 451 312 A1 ist eine elektronische Kreuzungspunkt- Schaltungsvorrichtung bekannt, die folgende Merkmale aufweist:
eine Mehrzahl von Eingabedatenleitungspaaren, die in einer Zeile angeordnet sind,
eine Mehrzahl von Ausgabedatenleitungspaaren, die in Spalten an­ geordnet sind,
eine Mehrzahl von Schaltzellen, die in den Zeilen und Spalten angeordnet sind, selektiv ein Differentialsignal auf der Mehr­ zahl von Eingabedatenleitungspaaren auf eines der Mehrzahl von Ausgabedatenleitungspaaren übertragen.From EP 0 451 312 A1 an electronic crossing point switching device is known, which has the following features:
a plurality of input data line pairs arranged in a row,
a plurality of pairs of output data lines arranged in columns,
a plurality of switch cells arranged in the rows and columns selectively transmit a differential signal on the plurality of input data line pairs on one of the plurality of output data line pairs.

Jede Schaltzelle weist eine Schaltsteuersignalspeicherschaltung zum Speichern eines Schaltsteuersignales zum Steuern einer Verbindung zwi­ schen einem entsprechenden Eingabedatenleitungspaar und einem entsprechenden Ausgabedatenleitungspaar auf. Jede Schaltzelle weist eine Differentialtreiberschaltung auf, die auf ein Diffe­ rentialpotential an dem entsprechenden Eingabedatenleitungspaar reagiert, zum differentiellen Treiben des entsprechenden Ausga­ bedatenleitungspaares.Each switch cell has a switch control latch circuit Storing a switching control signal for controlling a connection between a corresponding input data line pair and a corresponding output data line pair. Every switch cell has a differential driver circuit which is based on a dif potential on the corresponding input data line pair reacts to the differential driving of the corresponding output pair of data lines.

Jede Schaltzelle weist schließlich eine Aktivierungsschaltung auf, die auf das in der Schaltsteuersignalspeicherschaltung gespei­ cherte Schaltsteuersignal reagiert, zum Aktivieren der Differential­ treiberschaltung.Finally, each switch cell has an activation circuit on which is fed to that in the switching control latch circuit Switched control signal reacts to activate the differential driver circuit.

Aus der US 5,060,192 ist eine elektronische Kreuzungspunkt- Schaltvorrichtung bekannt, die eine Mehrzahl von aufeinanderfol­ genden, Schaltsteuersignalspeicherschaltungen aufweist.From US 5,060,192 an electronic crossing point is Switching device known that a plurality of successive Gend, switching control signal storage circuits.

Es ist Aufgabe der vorliegenden Erfindung, eine elektronische Kreuzungspunkt-Schaltvorrichtung vorzusehen, bei der die Signal­ übertragungsrate verbessert werden kann.It is an object of the present invention to provide an electronic Crossover switching device to provide the signal transmission rate can be improved.

Diese Aufgabe wird gelöst durch eine elektronische Kreuzungs­ punkt-Schaltvorrichtung mit den Merkmalen des Patentanspruches 1.This task is solved by an electronic crossing Point switching device with the features of the claim 1.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen. Preferred embodiments of the invention result from the Subclaims.  

Im Betrieb legen Pegelkonverterschaltungen in jeder Schaltzelle ein Datensignal, das durch einen TTL-Pegel defi­ niert ist, an, so daß die Signalübertragungsrate höher als die der Empfangs- und Übertragungsdaten wird, die sich im Bereich eines herkömm­ lichen MOS-Pegels ändern.In operation put level converter circuits in everyone Switching cell a data signal that defi by a TTL level niert, so that the signal transmission rate higher than that of Receive and transmission data is in the range of a conventional change MOS level.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.The following is a description of exemplary embodiments with reference to the figures.

Von den Figuren zeigenShow from the figures

Fig. 1 ein Blockschaltbild eines Kreuzungspunkt-Schalt-LSI entsprechend einer Ausführungsform der Erfindung; Fig. 1 is a block diagram of a crosspoint switching LSI according to an embodiment of the invention;

Fig. 2 ein Schemadiagramm der Einheitsschaltzelle aus Fig. 1; Fig. 2 is a schematic diagram of the unit switch cell of Fig. 1;

Fig. 3 eine Pegelkonverterschaltung für Eingänge, wie in Fig. 1 gezeigt; Figure 3 shows a level converter circuit for inputs as shown in Figure 1;

Fig. 4 eine Pegelkonverterschaltung für Ausgänge, wie in Fig. 2 gezeigt; Fig. 4 shows a level converter circuit for outputs as shown in Fig. 2;

Fig. 5 eine Tabelle mit der Spannungsübertragung jedes Knotens in der in Fig. 2 gezeigten Einheitsschalt­ zelle; Fig. 5 is a table showing the voltage transfer of each node in the unit switching cell shown in Fig. 2;

Fig. 6 eine Konzeptansicht mit dem Aufbau eines Kommunika­ tionssystems mit einem ATM; Fig. 6 is a conceptual view showing the structure of a communica tion system with an ATM;

Fig. 7 eine Konzeptansicht mit dem prinzipiellen Betrieb einer ATM-Vermittlungsvorrichtung; Fig. 7 is a conceptual view showing the basic operation of an ATM switching device;

Fig. 8 ein Blockdiagramm einer herkömmlichen ATM-Vermitt­ lungsvorrichtung; Fig. 8 is a block diagram of a conventional ATM switching device;

Fig. 9 ein Blockdiagramm eines herkömmlichen Kreuzungs­ punkt-Schalt-LSI; Fig. 9 is a block diagram of a conventional cross point switching LSI;

Fig. 10 ein Blockschaltbild einer Schaltzellenmatrix eines herkömmlichen Kreuzungspunkt-Schalt-LSI; FIG. 10 is a block diagram of a switching cell array of a conventional cross-point switching LSI;

Fig. 11 ein Schemadiagramm einer Schaltung einer herkömm­ lichen Einheitsschaltzelle; FIG. 11 is a schematic diagram of a circuit of a switching herkömm handy unit cell;

Fig. 12 ein Zeitdiagramm zum Illustrieren des Betriebs der in Fig. 11 gezeigten Einheitsschaltzelle; und Fig. 12 is a timing chart illustrating the operation of the unit switch cell shown in Fig. 11; and

Fig. 13 ein Schaltbild mit der Potentialübertragung eines Knotens in jeder Einheitsschaltzelle nach den Fig. 2 und 11. Fig. 13 is a diagram showing the potential transmission of a node in each unit switch cell shown in FIGS. 2 and 11.

Die Fig. 1 ist ein Blockschaltbild eines Kreuzungspunkt-Schalt- LSI entsprechend einer Ausführungsform der Erfindung. Wie in Fig. 1 gezeigt, umfaßt ein Kreuzungspunkt-Schalt-LSI 500 ein Eingabeda­ tenregister 8, das mit Pegelkonverterschaltungen 81'-8m' versehen ist, ein Ausgabedatenregister 9, das mit Pegelkonverterschaltungen 91' bis 9n' versehen ist, sowie Schaltzellen SCc, die in m-Zeilen und n-Spalten angeordnet sind. Die Pegelkonverterschaltungen 81'-­ 8m' sind jeweils mit den in m-Zeilen angeordneten Eingabedatenlei­ tungen 1 verbunden. Die Pegelkonverterschaltungen 91'-9n sind je­ weils mit den in n-Spalten angeordneten Ausgabedatenleitungen 2 ver­ bunden. Obwohl der in Fig. 1 gezeigte Kreuzungspunkt-Schalt-LSI 500 Schaltungen umfaßt, die dem in Fig. 9 gezeigten Zeilenaus­ wahldecoder 103 und dem Schaltsteuerregister 104 entsprechen, sind diese aus Gründen der vereinfachten Zeichnung nicht dargestellt. Die Linie 500 weist auch auf ein Halbleitersubstrat hin.The Fig. 1 is a block diagram of a crosspoint switching LSI according to an embodiment of the invention. As shown in Fig. 1, a cross point switching LSI 500 includes an input data register 8 provided with level converter circuits 81 '- 8 m', an output data register 9 provided with level converter circuits 91 'to 9 n', and switch cells SCc, which are arranged in m rows and n columns. The level converter circuits 81 '- 8 m' are each connected to the input data lines 1 arranged in m lines. The level converter circuits 91 '- 9 n are each connected to the output data lines 2 arranged in n columns. Although the cross point switching LSI 500 shown in FIG. 1 includes circuits corresponding to the row selection decoder 103 shown in FIG. 9 and the switching control register 104 , these are not shown for the sake of the simplified drawing. Line 500 also indicates a semiconductor substrate.

Die im Eingabedatenregister 8 vorgesehenen Pegelkonverterschaltun­ gen 81'-8m' konvertieren Signalpegel von ATM-Zellen auf den Ein­ gabeleitungen 211 bis 21m von einem CMOS-Pegel auf einen TTL-Pe­ gel, während die Pegelkonverterschaltungen 91'-9n' im Ausgabeda­ tenregister 9 die Signalpegel auf den Ausgabedatenleitungen vom TTL-Pegel auf CMOS-Pegel konvertieren. Details dieser Pegelkonver­ terschaltungen werden später beschrieben.The level converter circuits 81 '- 8 m' provided in the input data register 8 convert signal levels from ATM cells on the input lines 211 to 21 m from a CMOS level to a TTL level, while the level converter circuits 91 '- 9 n' in the output data tenregister 9 convert the signal levels on the output data lines from the TTL level to the CMOS level. Details of these level converters will be described later.

Die Fig. 2 ist ein schematisches Schaltbild einer Schaltung der Einheitsschaltzelle SCc, die an den in Fig. 1 gezeigten Kreu­ zungspunkt-Schalt-LSI 500 angepaßt ist. Wie in Fig. 2 gezeigt, umfaßt die Einheitsschaltzelle SCc die Master-Verriegelungsschal­ tung 111, die Slave-Verriegelungsschaltung 110, einen NPN-Transi­ stor 74 zum Treiben der Ausgabedatenleitung 2 sowie eine Basis­ spannungssteuerschaltung 70 zum Steuern einer Basisspannung des Transistors 74. Die Basisspannungssteuerschaltung 70 umfaßt PMOS- Transistoren 71 und 72 sowie einen NPN-Transistor 73. Der Transi­ stor 72 ist mit seinem Gate zum Empfangen des Schaltsteuersignals CNT verbunden, das von der Slave-Verriegelungsschaltung 110 gehal­ ten wird. Das Gate des Transistors 71 empfängt ein Schaltsteuersi­ gnal CNT, das durch einen Inverter 75 invertiert wurde. Der Tran­ sistor 73 dient als Diode, wobei dessen Kollektor und Basis ver­ bunden sind. FIG. 2 is a schematic circuit diagram of a circuit of the unit switching cell SCc, which is adapted to the crossing point switching LSI 500 shown in FIG. 1. As shown in Fig. 2, the unit switch cell SCc includes the master latch TIC 111, the slave latch circuit 110, an NPN Transistor stor 74 for driving the output data line 2 and a base voltage control circuit 70 for controlling a base voltage of the transistor 74. The base voltage control circuit 70 includes PMOS transistors 71 and 72 and an NPN transistor 73 . The transistor 72 is connected to its gate for receiving the switching control signal CNT held by the slave latch circuit 110 . The gate of the transistor 71 receives a switching control signal CNT which has been inverted by an inverter 75 . The transistor 73 serves as a diode, the collector and base of which are connected.

Die Master-Verriegelungsschaltung 111 und die Slave-Verriegelungs­ schaltung 110, die denselben Schaltungsaufbau wie im herkömmlichen Fall nach Fig. 11 haben, und die auf dieselbe Weise arbeiten, werden nicht beschrieben.The master latch circuit 111 and the slave latch circuit 110 , which have the same circuit configuration as in the conventional case of Fig. 11 and which operate in the same way, will not be described.

Die Fig. 3 ist ein Schaltbild der Pegelkonverterschaltung 81' für den Eingang, wie in Fig. 1 gezeigt. Wie in Fig. 3 gezeigt, um­ faßt die Pegelkonverterschaltung 81' einen PMOS-Transistor 81, einen NMOS-Transistor 82, eine Konstantstromquelle 83 sowie einen NPN-Transistor 84. Die Gates der Transistoren 81 und 82 sind zum Empfangen von Datensignalen, das heißt der ATM-Zellen, auf der Eingabeleitung 211 verbunden. FIG. 3 is a circuit diagram of the level converter circuit 81 'for the input as shown in FIG. 1. As shown in FIG. 3, the level converter circuit 81 'includes a PMOS transistor 81 , an NMOS transistor 82 , a constant current source 83 and an NPN transistor 84 . The gates of transistors 81 and 82 are connected on input line 211 to receive data signals, i.e., the ATM cells.

Wenn im Betrieb ein Eingabesignal eines niedrigen Pegels angelegt wird, wird der Transistor 81 eingeschaltet und ein Signal ID mit einem Potential V_DD wird an die Eingabedatenleitung 1 angelegt. Wenn andererseits ein Eingabesignal mit hohem Pegel angelegt wird, wird der Transistor 82 angeschaltet, wodurch der NPN-Transistor 84 eingeschaltet wird und das Signal ID mit einem Potential V_DD-V_BE an die Eingabedatenleitung 1 angelegt wird, wobei V_BE eine Basis- Emitterspannung (etwa 0,7 Volt) des NPN-Transistors 84 angibt. Als Ergebnis konvertiert die Pegelkonverterschaltung 81' ein Eingabesi­ gnal, das sich in einem Bereich des CMOS-Pegels ändert, auf ein Signal ID, das sich im Bereich des TTL-Pegels ändert. Die Kon­ stantstromquelle 83 arbeitet so, daß sie einen verbrauchten Strom auf einen vorbestimmten Wert beschränkt, wenn der Transistor 84 eingeschaltet wird.When an input signal of a low level is applied in operation, the transistor 81 is turned on and a signal ID with a potential V _DD is applied to the input data line 1 . On the other hand, when a high level input signal is applied, transistor 82 is turned on, turning on NPN transistor 84 and applying signal ID having a potential V _DD -V _BE to input data line 1 , where V _{BE is} a base emitter voltage (about 0.7 volts) of NPN transistor 84 indicates. As a result, the level converter circuit 81 'converts an input signal that changes in a range of the CMOS level to a signal ID that changes in the range of the TTL level. The constant current source 83 operates to limit a consumed current to a predetermined value when the transistor 84 is turned on.

Die Fig. 4 ist ein Diagramm der Pegelkonverterschaltung 91' für die Ausgabe, wie in Fig. 1 gezeigt. Wie in Fig. 4 gezeigt, um­ faßt die Pegelkonverterschaltung 91' eine Konstantstromquelle 90 und eine Differenzverstärkerschaltung mit NPN-Transistoren 91 und 92, Widerstände 93 und 94, eine Konstantspannungsquelle 95, NMOS-Transistoren 98 und 99, die eine Stromspiegelschaltung bilden, sowie PMOS-Transistoren 96 und 97. Die Basis des Transistors 91 ist so verbunden, daß sie ein Ausgabedatensignal OD über die Aus­ gabedatenleitung 2 empfängt. Die Basis des Transistors 92 ist mit einem Ausgang der Kontantspannungsquelle 95 verbunden. Ein gemein­ sam verbundener Knoten der Transistoren 97 und 99 ist mit der Aus­ gabeleitung 221 verbunden. FIG. 4 is a diagram of the level converter circuit 91 'for the output as shown in FIG. 1. As shown in Fig. 4, the level converter circuit 91 'includes a constant current source 90 and a differential amplifier circuit with NPN transistors 91 and 92 , resistors 93 and 94 , a constant voltage source 95 , NMOS transistors 98 and 99 , which form a current mirror circuit, and PMOS -Transistors 96 and 97 . The base of the transistor 91 is connected to receive an output data signal OD via the output data line 2 . The base of transistor 92 is connected to an output of constant voltage source 95 . A commonly connected node of transistors 97 and 99 is connected to output line 221 .

Die Differenzverstärkerschaltung, die einen Komparator bildet, vergleicht das Potential eines Signals auf der Ausgabedatenleitung 2 mit der aus der Konstantspannungsquelle 95 ausgegebenen Span­ nung. Die Transistoren 96 und 97 arbeiten als Reaktion auf das Differenzsignal, das aus der Differenzverstärkerschaltung ausgege­ ben wird. Da die Ausgabedatenleitung 221 durch den PMOS-Transistor 97 und den NMOS-Transistor 99 getrieben wird, werden Ausgabesigna­ le, die sich im Bereich des CMOS-Pegels ändern, an die Ausgabelei­ tung 221 als eine ATM-Zelle angelegt.The differential amplifier circuit, which forms a comparator, compares the potential of a signal on the output data line 2 with the voltage output from the constant voltage source 95 . Transistors 96 and 97 operate in response to the differential signal that is output from the differential amplifier circuit. Since the output data line 221 is driven by the PMOS transistor 97 and the NMOS transistor 99 , output signals that change in the range of the CMOS level are applied to the output line 221 as an ATM cell.

Nachfolgend wird eine Schaltoperation der Einheitsschaltzelle SCc, wie in Fig. 2 gezeigt, beschrieben. Die Fig. 5 ist eine Tabelle mit einer Spannungsübertragung von jedem Knoten in der in Fig. 2 gezeigten Einheitsschaltzelle SCc. Die Knoten N2-N5 aus Fig. 5 entsprechen den Knoten N2-N5 aus Fig. 2, während die Knoten N1, N2 und N6 aus Fig. 5 den Knoten N1, N2 bzw. N6 aus Fig. 1 ent­ sprechen.A switching operation of the unit switching cell SCc as shown in FIG. 2 will be described below. FIG. 5 is a table showing voltage transmission from each node in the unit switching cell SCc shown in FIG. 2. The nodes N2-N5 in FIG. 5 corresponding to the nodes N2-N5 shown in FIG. 2, while the nodes N1, N2 and N6 of FIG. 5 talking the nodes N1, N2 and N6 of FIG. 1 ent.

Wenn ein Potential auf dem Knoten N1 auf der Eingabeleitung 211 sich auf hohem Pegel befindet, das heißt dem Potential V_DD, wird ein Potential des Knotens N2 auf der Eingabedatenleitung 1 zum Potential V_DD-V_BE durch die Operation der Pegelkonverterschaltung 81, und während das Potential des Knotens N1 sich auf niedrigem Pegel befindet, das heißt dem Potential V_SS, wird das Potential auf dem Knoten N2 zum Spannungsversorgungspotential V_DD.When a potential on the node N1 on the input line 211 is high, that is, the potential V _DD , a potential of the node N2 on the input data line 1 becomes the potential V _DD -V _BE by the operation of the level converter circuit 81 , and during the potential of the node N1 is at a low level, that is to say the potential V _SS , the potential on the node N2 becomes the voltage supply potential V _DD .

Wenn zuerst die Schaltzelle SCc eingeschaltet wird, wobei die Sla­ ve-Verriegelungsschaltung 110 das Schaltsteuersignal CNT auf hohem Pegel hält, wird der in Fig. 2 gezeigte Transistor 71 eingeschal­ tet und der Transistor 72 ausgeschaltet. Folglich wird in etwa dasselbe Potential wie das des Knotens N2 an den Knoten N3 an die Basis des NPN-Transistors 74 angelegt. Der NPN-Transistor 74 rea­ giert auf das Potential auf der Eingabedatenleitung 1 und gibt selektiv ein Potential V_DD-2V_BE oder V_DD-V_BE (Knoten N4) aus. Ein Po­ tential am Knoten N5 auf der Ausgabesignalleitung 2 entspricht daher dem Potential des Knotens N4 an einem Emitter des NPN-Tran­ sistors 74. Genauer gesagt, wenn die Schaltzelle SCc eingeschaltet ist, folgt auf eine Ausgangsspannung des NPN-Transistors 74 (ein Potential des Knotens N4) ein Potential auf der Ausgabedatenlei­ tung 2.First, when the switch cell SCc is turned on, the Sla ve latch circuit 110 keeps the switching control signal CNT at a high level, the transistor 71 shown in Fig. 2 is switched OFF and the transistor 72 off. As a result, approximately the same potential as that of node N2 is applied to node N3 to the base of NPN transistor 74 . The NPN transistor 74 reacts to the potential on the input data line 1 and selectively outputs a potential V _DD -2V _BE or V _DD -V _BE (node N4). A potential at node N5 on output signal line 2 therefore corresponds to the potential of node N4 at an emitter of NPN transistor 74 . More specifically, when the switching cell SCc is turned on, an output voltage of the NPN transistor 74 (a potential of the node N4) is followed by a potential on the output data line 2 .

Wenn die Schaltzelle SCc ausgeschaltet ist, hält die Slave-Verrie­ gelungsschaltung 110 das Schaltsteuersignal CNT auf niedrigem Pe­ gel, und daher wird die Schaltzelle SCc in einen Aus-Zustand ge­ bracht. In diesem Fall wird der Transistor 71 ausgeschaltet und der Transistor 72 eingeschaltet, und ein Potential des Knotens N3 am Emitter des NPN-Transistors 73 wird zu V_DD-2V_BE (wenn ein Po­ tential des Knotens N2 V_DD-V_BE beträgt) oder zu V_DD-V_BE (wenn das Potential des Knotens N2 V_DD beträgt). Wenn der Transistor 74 als Reaktion auf das Potential des Knotens N3 eingeschaltet wird, wird in diesem Fall das Emitterpotential des Transistors 74, das heißt ein Potential des Knotens N4, zu V_DD-3V_BE oder V_DD-2V_BE.When the switch cell SCc is turned off, the slave lock circuit 110 holds the switch control signal CNT at a low level, and therefore the switch cell SCc is brought into an off state. In this case, transistor 71 is turned off and transistor 72 is turned on, and a potential of node N3 at the emitter of NPN transistor 73 becomes V _DD -2V _BE (when a potential of node N2 is V _DD -V _BE ) or to V _DD -V _BE (if the potential of the node is N2 V _DD ). In this case, when the transistor 74 is turned on in response to the potential of the node N3, the emitter potential of the transistor 74 , that is, a potential of the node N4, becomes V _DD -3V _BE or V _DD -2V _BE .

Wenn die Schaltzelle SCc ausgeschaltet ist, wird das Emitterpoten­ tial des Transistors 74, das heißt das Potential des Knotens N4, nicht an die Ausgabedatenleitung angelegt, was nachfolgend be­ schrieben wird. Wie in Fig. 1 gezeigt, sind beispielsweise Aus­ gänge von m in einer ersten Spalte angeordneten Schaltzellen mit der Ausgabedatenleitung 2 verbunden, um ein verdrahtetes OR zu bil­ den. Zusätzlich ist nur eine einzelne Schaltzelle der m Schaltzel­ len SCc, die das verdrahtete OR bilden, eingeschaltet, und die anderen Schaltzellen sind ausgeschaltet. Wie aus Fig. 5 zu sehen ist, reagiert ein Ausgabesignal der einzelnen eingeschalteten Schaltzelle (Potential des Knotens N4) auf ein zu übertragendes Datensignal und wird zu V_DD-2V_BE oder V_DD-V_BE. Das Ausgabepoten­ tial der anderen ausgeschalteten Schaltzellen (Potential des Knotens N4) wird zum Potential V_DD-3V_BE oder V_DD-2V_BE. Daher ent­ spricht das Potential auf der Ausgabesignalleitung 2, das heißt ein Potential am Knoten N5, dem Potential des Knotens N4 an der einzelnen eingeschalteten Schaltzelle, da die m mit der Ausgabesi­ gnalleitung 2 verbundenen Schaltzellen SCc das verdrahtete OR (ODER) bilden. Mit anderen Worten, die einzelne eingeschaltete Schaltzelle erzeugt als Ausgabesignal ein bevorzugtes Logiksignal, das durch das Potential V_DD-2V_BE oder V_DD-V_BE definiert wird.When the switching cell SCc is turned off, the emitter potential of the transistor 74 , that is, the potential of the node N4, is not applied to the output data line, which will be described below. As shown in Fig. 1, outputs of m arranged in a first column, for example, outputs are connected to the output data line 2 to form a wired OR. In addition, only a single switching cell of the m switching cells SCc that form the wired OR is turned on, and the other switching cells are turned off. As can be seen from FIG. 5, an output signal of the individual switched-on switching cell (potential of node N4) reacts to a data signal to be transmitted and becomes V _DD -2V _BE or V _DD -V _BE . The output potential of the other switched-off switch cells (potential of the node N4) becomes the potential V _DD -3V _BE or V _DD -2V _BE . Therefore corresponds to the potential on the output signal line 2 , that is, a potential at the node N5, the potential of the node N4 at the individual switched-on switching cell, since the m switching cells SCc connected to the output signal line 2 form the wired OR (OR). In other words, the individual switched-on switching cell generates a preferred logic signal as an output signal, which is defined by the potential V _DD -2V _BE or V _DD -V _BE .

Als Ergebnis reagiert das Potential der Ausgabesignalleitung 2, das heißt das Potential des Knotens N5, auf das an die eingeschal­ tete Schaltzelle SCc angelegte Eingabesignal und ändert sich im Bereich des TTL-Pegels (d. h. V_DD-2V_BE bis V_DD-V_BE). Das Signal auf der Ausgabesignalleitung 2 wird an die in Fig. 4 gezeigte Pegel­ konverterschaltung 91 angelegt und auf ein Signal konvertiert, das sich im Bereich des CMOS-Pegels ändert (d. h. V_DD bis V_SS).As a result, the potential of the output signal line 2 , that is, the potential of the node N5, reacts to the input signal applied to the switched-on switching cell SCc and changes in the range of the TTL level (ie V _DD -2V _BE to V _DD -V _BE ) . The signal on the output signal line 2 is applied to the level converter circuit 91 shown in Fig. 4 and converted to a signal which changes in the range of the CMOS level (ie V _DD to V _SS ).

Die Fig. 13 ist ein Schaubild mit dem Potentialübergang eines Kno­ tens in der in Fig. 2 gezeigten Einheitsschaltzellenschaltung SCc. Zum Vergleich mit einer herkömmlichen Schaltung ist die Ände­ rung des Potentials bei entsprechenden Knoten in der Einheits­ schaltzelle aus Fig. 11 ebenfalls dargestellt. Genauer gesagt, sind die Änderungen von jeweiligen Potentialen an den Knoten N2, N3 und N5 aus Fig. 2 und an den Knoten N12 und N15 sowie die Spannungen VG1 und VG2 aus Fig. 11 in Fig. 13 dargestellt. In der Zeichnung gibt Vth₁ eine Schwellspannung des Transistors 120 aus Fig. 11 an (= etwa 1,5 Volt).The Fig. 13 is a diagram showing the transition of a potential bone least in the embodiment shown in Fig. 2 unit switch cells circuit SCC. For comparison with a conventional circuit, the change in the potential at corresponding nodes in the unit switching cell from FIG. 11 is also shown. More specifically, the changes in respective potentials at nodes N2, N3 and N5 from FIG. 2 and at nodes N12 and N15 as well as voltages VG1 and VG2 from FIG. 11 are shown in FIG. 13. In the drawing, Vth ₁ indicates a threshold voltage of transistor 120 from FIG. 11 (= approximately 1.5 volts).

Wie aus Fig. 13 zu sehen, wenn die in Fig. 2 gezeigte Einheits­ schaltzelle SCc eingeschaltet ist, schwingt ein zu übertragendes Datensignal im Bereich des TTL-Pegels. Da ein in der herkömmlichen Einheitsschaltzelle (in Fig. 11 gezeigt) verarbeitetes Signal im Bereich des CMOS-Pegels schwingt, steigt und fällt das über die Einheitsschaltzelle SCc aus Fig. 2 übertragene Signal in einer kürzeren Periode verglichen mit der herkömmlichen Schaltung. Dies bedeutet, daß die in Fig. 2 gezeigte Einheitsschaltzelle SCc auf eine ATM-Zelle angewendet werden kann, die mit höherer Frequenz schwingt. Genauer gesagt wird eine Signalübertragungsrate im Kreu­ zungspunkt-Schalt-LSI verbessert.As can be seen from FIG. 13, when the unit switching cell SCc shown in FIG. 2 is switched on, a data signal to be transmitted oscillates in the region of the TTL level. Since a signal processed in the conventional unit switching cell (shown in Fig. 11) oscillates in the range of the CMOS level, the signal transmitted via the unit switching cell SCc of Fig. 2 rises and falls in a shorter period compared to the conventional circuit. This means that the unit switching cell SCc shown in Fig. 2 can be applied to an ATM cell that vibrates at a higher frequency. More specifically, a signal transmission rate is improved in the cross point switching LSI.

Claims (3)

1. Elektronische Kreuzungspunkt-Schaltvorrichtung mit:

• 1. einer Mehrzahl von Eingabeleitungen (211-21m) zum Empfangen jeweils einer Mehrzahl von Empfangsdaten, wobei die Empfangs­ daten durch einen MOS-Logikpegel definiert sind;
• 2. ersten Pegelkonverterschaltungen (81'-8m') zum Konvertieren der Empfangsdaten auf der Mehrzahl von Eingabeleitungen (211-21m) in eine durch einen TTL-Pegel definierte Mehrzahl von Ein­ gangsdatensignalen (ID);
• 3. einer Mehrzahl von Eingangsdatenleitungen (1), die in Zeilen angeordnet sind und mit den ersten Pegelkonverterschaltungen (81'-8m') verbunden sind, zum Übertragen der Mehrzahl von Eingangsdatensignalen (ID);
• 4. einer Mehrzahl von Ausgangsdatenleitungen (2), die in Spalten angeordnet sind, zum Übertragen einer Mehrzahl von Ausgangsdatensignalen (OD);
• 5. einer Mehrzahl von Schaltzellen (SCc), die an den Kreuzungspunkten der Zeilen und Spalten angeordnet sind, zum selektiven Anlegen der Eingangs­ datensignale (ID) auf einer der Mehrzahl von Eingangsdaten­ leitungen (1) an eine der Mehrzahl von Ausgangsdatenleitungen (2);
• 6. zweiten Pegelkonverterschaltungen (91'-9n') zum Konvertieren der Ausgangsdatensignale (OD) auf der Mehrzahl von Aus­ gangsdatenleitungen (2) in eine Mehrzahl von Übertragungsda­ ten, die durch einen MOS-Logikpegel (OD) definiert sind;
• 7. einer Mehrzahl von Ausgabeleitungen (221-22n), die mit den zweiten Pegelkonverterschaltungen (91'-9n') verbunden sind, zum Über­ tragen der Mehrzahl von Übertragungsdaten;
• 8. wobei jede Schaltzellen (SCc) aufweist:
  • 1. eine Schaltsteuersignalspeicherschaltung (110, 111) zum Speichern eines Schaltsteuersignales (CNT) zum Steuern einer Verbindung zwischen einer Eingangsdatenleitung (1) und einer Ausgangs­ datenleitung (2),
  • 2. einen ersten Bipolartransistor (74), der zwischen einer er­ sten Versorgungsspannung (V_DD) und einer zugehörigen Ausgangsdatenleitung (2) geschaltet ist,
  • 3. eine Basisspannungssteuerschaltung (70) mit einem ersten FET (71), der zwischen die zugehörige Eingangsdatenleitung (1) und der Basis des ersten Bipolartransistors (74) geschaltet ist und durch das invertierte Schaltssteuersignal (CNT) gesteuert wird,
    und einen zweiten FET (72), der zwischen der zugehörigen Eingangsdatenleitung (1) und der Basis des ersten Bipolar­ transistors (74) geschaltet ist und durch das Schaltsteuersignal (CNT) gesteuert wird, und
  • 4. einen zweiten Bipolartransistor (73), der als Diode ge­ schaltet ist und zwischen dem zweiten FET (72) und der Ba­ sis des ersten Bipolartransistors (74) vorgesehen ist.

1. Electronic crossing point switching device with:

• 1. a plurality of input lines ( 211-21 m) for receiving a plurality of received data, the received data being defined by a MOS logic level;
• 2. first level converter circuits ( 81 '- 8 m') for converting the received data on the plurality of input lines ( 211-21 m) into a plurality of input data signals (ID) defined by a TTL level;
• 3. a plurality of input data lines ( 1 ) arranged in rows and connected to the first level converter circuits ( 81 '- 8 m') for transmitting the plurality of input data signals (ID);
• 4. a plurality of output data lines ( 2 ) arranged in columns for transmitting a plurality of output data signals (OD);
• 5. a plurality of switch cells (SCc), which are arranged at the intersection of the rows and columns, for selectively applying the input data signals (ID) on one of the plurality of input data lines ( 1 ) to one of the plurality of output data lines ( 2 );
• 6. second level converter circuits ( 91 '- 9 n') for converting the output data signals (OD) on the plurality of output data lines ( 2 ) into a plurality of transmission data, which are defined by a MOS logic level (OD);
• 7. a plurality of output lines ( 221-22 n) connected to the second level converter circuits ( 91 '- 9 n') for transmitting the plurality of transmission data;
• 8. wherein each switch cell (SCc) has:
  • 1. a switching control signal storage circuit ( 110 , 111 ) for storing a switching control signal (CNT) for controlling a connection between an input data line ( 1 ) and an output data line ( 2 ),
  • 2. a first bipolar transistor ( 74 ) which is connected between a supply voltage (V _DD ) and an associated output data line ( 2 ),
  • 3. a base voltage control circuit ( 70 ) with a first FET ( 71 ), which is connected between the associated input data line ( 1 ) and the base of the first bipolar transistor ( 74 ) and is controlled by the inverted switching control signal (CNT),
    and a second FET ( 72 ) connected between the associated input data line ( 1 ) and the base of the first bipolar transistor ( 74 ) and controlled by the switching control signal (CNT), and
  • 4. a second bipolar transistor ( 73 ) which is connected as a diode and is provided between the second FET ( 72 ) and the base of the first bipolar transistor ( 74 ).

2. Elektronische Kreuzungspunkt-Schaltvorrichtung nach Anspruch 1, bei der die ersten Pegelkonverterschaltungen (81'-8m') jeweils einen CMOS-Inverter (81, 82), der in Reihe zwischen der ersten Versorgungsspannung (V_DD) und einem ersten Anschluß einer Konstantstromquelle (83) geschaltet ist und der eingangsseitig mit einer Eingabeleitung (211) und ausgangsseitig mit einer Ein­ gangsdatenleitung (1) verbunden ist, wobei die Konstantstrom­ quelle (83) mit einem zweiten Anschluß mit einer zweiten Versor­ gungsspannung (Masse) verbunden ist, und einen dritten Bipolartransistor (84), der als Diode geschaltet ist und zwischen der ersten Versorgungsspannung (V_DD) und der Eingangsleitung (1) vorgesehen ist, aufweist. 2. Electronic crosspoint switching device according to claim 1, wherein the first level converter circuits ( 81 '- 8 m') each have a CMOS inverter ( 81 , 82 ) connected in series between the first supply voltage (V _DD ) and a first terminal one Constant current source ( 83 ) is connected and the input side is connected to an input line ( 211 ) and the output side to an input data line ( 1 ), the constant current source ( 83 ) being connected to a second terminal with a second supply voltage (ground), and has a third bipolar transistor ( 84 ) which is connected as a diode and is provided between the first supply voltage (V _DD ) and the input line ( 1 ). 3. Elektronische Kreuzungspunkt-Schaltvorrichtung nach Anspruch 1 oder 2, bei der die zweiten Pegelkonverterschaltungen (91'-9n') jeweils einen Komparator (90, 91, 92) aufweisen, der an seinem einen Eingangsanschluß mit einer Ausgangsdatenleitung (2) und seinem anderen Eingangsanschluß mit einer Konstantspannungsquelle (95) verbunden ist und dessen Ausgangsanschluß mit einem Steuergate eines MOS-Transi­ stors (97) verbunden ist, der zwischen der ersten Versor­ gungsspannung (V_DD) und einer Ausgangsleitung (221) vorgesehen ist.3. Electronic crosspoint switching device according to claim 1 or 2, wherein the second level converter circuits ( 91 '- 9 n') each have a comparator ( 90 , 91 , 92 ) which has an input terminal with an output data line ( 2 ) and its another input terminal is connected to a constant voltage source ( 95 ) and the output terminal of which is connected to a control gate of a MOS transistor ( 97 ) which is provided between the first supply voltage (V _DD ) and an output line ( 221 ).