DE4222584C2 - Process for structuring and manufacturing semiconductor devices - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterbausteinen und insbesondere eine Hyperfeinstruktu­ rierungstechnik für Halbleiterbausteine.The invention relates to a method for producing Semiconductor devices and in particular a hyperfine structure ration technology for semiconductor devices.

Gegenwärtig macht die Entwicklung von Strukturierungstechni­ ken entsprechend dem Trend zur Hochintegration von Halblei­ terbausteinen schnelle Fortschritte. Als typische Struktu­ rierungstechnik gibt es eine lithographische Technik, die als Verfahren zur Festlegung der Struktur eines zu fertigen­ den Halbleiterbausteins angewendet wird. Es handelt sich um die Technik der genauen Übertragung der Musterinformationen des Halbleiterbausteins auf die Oberfläche eines Wafers (Halbleiterscheibe). Das heißt, die lithographische Technik umfaßt die Ausbildung eines Musters auf einer mit Fotolack (Resist) beschichteten Waferoberfläche durch Belichtung des Fotolacks entsprechend den Musterdaten und anschließende Durchführung eines Fotolackprozesses, wie z. B. einer Ent­ wicklung, gefolgt von einer Ätzung oder einem Ioneneinbau unter Verwendung des Fotolackmusters als Maske.Currently, the development of structuring technology in line with the trend towards high integration of semi-lead building blocks rapid progress. As a typical structure ration technique there is a lithographic technique that as a process to determine the structure of a fabricate the semiconductor device is applied. It is a matter of the technique of accurate transmission of the pattern information of the semiconductor device on the surface of a wafer (Semiconductor wafer). That is, the lithographic technique involves the formation of a pattern on one with photoresist (Resist) coated wafer surface by exposure of the Photoresists according to the sample data and subsequent Implementation of a photoresist process, such as. B. an Ent winding, followed by etching or ion incorporation using the photoresist pattern as a mask.

Diese lithographische Technik erfordert jedoch verschiedene Geräte, insbesondere Belichtungsgeräte, und begrenzt die Strukturgröße von Fotolacken. However, this lithographic technique requires several Devices, especially exposure devices, and limits the Structure size of photoresists.  

Die JP-A-2-119135 offenbart ein Verfahren zur Strukturierung eines Halbleiterbauelements, wobei ein Photolack und Glas gemischt werden und dann auf ein Substrat aufgetragen wer­ den. Danach wird der so gebildete Film erhitzt. Durch Ein­ tauchen in HF (Flußsäure) wird das Glas herausgelöst und die verbleibenden Körner des Photolacks dienen als eine Ätzmaske des Substrats.JP-A-2-119135 discloses a method for structuring a semiconductor device, a photoresist and glass are mixed and then applied to a substrate the. The film thus formed is then heated. By one immerse in HF (hydrofluoric acid) the glass is detached and the remaining grains of the photoresist serve as an etching mask of the substrate.

Die JP-A-3-136327 betrifft ein Strukturierungsverfahren, bei dem eine Maske aus Oberflächenoxid durch Elektronenbestrah­ lung und Ätzen ausgebildet wird.JP-A-3-136327 relates to a structuring method in which is a mask made of surface oxide by electron beams tion and etching is formed.

Aus der JP-A-1-307228 ist ein weiteres Strukturierungsver­ fahren bekannt, wobei ein bereits vorhandenes Muster durch Umwandlung aus der Rechteck- in die Halbkugelform zusätzlich verfeinert wird.Another structuring method is known from JP-A-1-307228 drive known, passing through an existing pattern Conversion from the rectangular to the hemisphere shape in addition is refined.

Die JP-A-2-20021 offenbart ein Strukturierungsverfahren für ein Halbleiterbauelement, wobei eine Feinstruktur durch Sei­ tenwandbildung einer vorher ausgebildeten SiC₂-Maskenstruk­ tur erreicht wird.JP-A-2-20021 discloses a structuring method for a semiconductor component, wherein a fine structure is achieved by side wall formation of a previously formed SiC ₂ mask structure.

Aus der JP-A-1-35916 ist ein anderes Strukturierungsverfah­ ren bekannt, wobei die Strukturierung durch nachträglich ausgebildete Seitenwände eines Photolackmusters bewirkt wird.Another structuring method is known from JP-A-1-35916 ren known, the structuring by subsequent trained sidewalls of a photoresist pattern causes becomes.

Die IEDM-Technical Digest International Electron Devices Meeting 1990, Seiten 659-662 und die IBM Technical Disclo­ sure Bulletin, Vol. 33, No. 9, Februar 1991, S. 436, 437 be­ treffen Polysiliziumschichten für Speicherelektroden. Dabei wird eine rauhe polykristalline Siliziumschicht erzeugt, die eine größere Oberfläche als eine glatte Polysiliziumschicht aufweist und so die Kondensatorfläche vergrößert, bzw. es erfolgt eine Anordnung von Kanälen, die durch eine Polysiliziumschicht hindurchgehen.The IEDM-Technical Digest International Electron Devices Meeting 1990, pages 659-662 and the IBM Technical Disclo sure bulletin, vol. 33, no. February 9, 1991, pp. 436, 437 meet polysilicon layers for storage electrodes. Here a rough polycrystalline silicon layer is produced, which a larger surface than a smooth polysilicon layer and thus increases the capacitor area, or it there is an arrangement of channels through a Go through the polysilicon layer.

Es ist eine Aufgabe der Erfindung, die nach dem Stand der Technik bestehenden Probleme zu überwinden und ein Strukturierungsverfahren für Halbleiterbausteine bereit­ zustellen, das insbesondere auch für die Fertigung von Halbleiterspeicherelementen von hoher Kapazität verwendet werden kann.It is an object of the invention, according to the prior art Technology to overcome existing problems and a Structuring process for semiconductor devices ready to deliver, especially for the production of High capacity semiconductor memory elements are used can be.

Die Aufgabe wird mit den Merkmalen der Patentansprüche 1 und 6 gelöst.The object is achieved with the features of claims 1 and 6 solved.

Die Erfindung wird nachstehend anhand von Beispielen und der Zeichnungen näher erläutert, woraus weitere Vorteile und Ausführungsformen der Erfindung ersichtlich werden. Dabei zeigen:The invention is illustrated below using examples and Drawings explained in more detail, from which further advantages and Embodiments of the invention will be apparent. Here demonstrate:

Fig. 1a bis 1d schematische Schnittdarstellungen zur Erläuterung eines Strukturierungsverfahrens für Halbleiter­ bausteine nach einem Ausführungsbeispiel der Erfindung, FIG. 1a to 1d are schematic sectional views for explaining a patterning process for semiconductor devices according to one embodiment of the invention,

Fig. 2a und 2b schematische Schnittdarstellungen zur Erläute­ rung eines Strukturierungsverfahrens für Halbleiter­ bausteine nach einem zweiten Ausführungsbeispiel der Erfin­ dung, FIGS. 2a and 2b are schematic sectional views for Erläute tion of a patterning process for semiconductor devices according to a second embodiment of the OF INVENTION dung,

Fig. 3a bis 3d schematische Schnittdarstellungen zur Erläute­ rung eines Strukturierungsverfahrens für Halbleiter­ bausteine nach einem dritten Ausführungsbeispiel der Erfin­ dung, Fig. 3a to 3d are schematic sectional views for Erläute tion of a patterning process for semiconductor devices according to a third embodiment of the OF INVENTION dung,

Fig. 4a bis 4d schematische Schnittdarstellungen zur Erläute­ rung eines Verfahrens zur Fertigung von Halbleiterbaustein- Kondensatoren nach dem ersten Ausführungsbeispiel der Erfin­ dung, FIGS. 4a to 4d are schematic sectional views for Erläute tion of a method for the production of Halbleiterbaustein- capacitors according to the first embodiment of the OF INVENTION dung,

Fig. 5a und 5b schematische Schnittdarstellungen zur Erläute­ rung eines Verfahrens zum Ausgleich von Oberflächendefekten, die möglicherweise bei dem in Fig. 4a bis 4d dargestellten Verfahren auftreten, FIGS. 5a and 5b are schematic sectional views for Erläute tion of a method for the compensation of surface defects that may occur at the 4a in Fig. To 4d method

Fig. 6a bis 6d schematische Schnittdarstellungen zur Erläute­ rung des in Fig. 4a bis 4d dargestellten Verfahrens, bei dem der Ätzendpunkt erfindungsgemäß eingestellt wird, Fig. Tion 6a to 6d are schematic sectional views of the Erläute in Fig. 4a to 4d method in which the etching end point is set according to the invention,

Fig. 7a bis 7d schematische Schnittdarstellungen zur Erläute­ rung des in Fig. 5a bis 5d dargestellten Verfahrens, bei dem der Ätzendpunkt erfindungsgemäß eingestellt wird,Tion Fig. 7a to 7d are schematic cross sectional views of the Erläute in Fig. 5a to 5d shown the method in which the etching end point is set according to the invention,

Fig. 8a bis 8e schematische Schnittdarstellungen zur Erläute­ rung eines Verfahrens zur Herstellung von Halbleiterbaustein- Kondensatoren nach dem zweiten Ausführungsbeispiel der Erfin­ dung, FIG. 8a to 8e are schematic cross sectional views Erläute tion of a method for the preparation of Halbleiterbaustein- capacitors according to the second embodiment of the OF INVENTION dung,

Fig. 9a bis 9c schematische Schnittdarstellungen zur Erläute­ rung eines weiteren Verfahrens zur Fertigung von Halbleiter­ baustein-Kondensatoren nach dem zweiten Ausführungsbeispiel der Erfindung, Figs. 9a to 9c are schematic sectional views for Erläute tion of another method for manufacturing the semiconductor module capacitors according to the second embodiment of the invention,

Fig. 10a bis 10e schematische Schnittdarstellungen zur Erläu­ terung eines Verfahrens zur Fertigung von Halbleiterbaustein- Kondensatoren nach dem dritten Ausführungsbeispiel der Erfin­ dung, FIG. 10a to 10e are schematic sectional views for Erläu esterification of a method for the production of Halbleiterbaustein- capacitors according to the third embodiment of the OF INVENTION dung,

Fig. 12a bis 12e schematische Schnittdarstellungen zur Erläu­ terung eines erfindungsgemäßen Verfahrens zur Herstellung der Isolierung zwischen benachbarten Kondensatoren bei der Ferti­ gung von Halbleiterbaustein-Kondensatoren. FIG. 12a to 12e are schematic sectional views for Erläu esterification of an inventive method for manufacturing the insulation between neighboring capacitors in the pro duction of semiconductor chip capacitors.

Fig. 12a bis 12e schematische Schnittdarstellungen zur Erläu­ terung eines weiteren erfindungsgemäßen Verfahrens zur Her­ stellung der Isolierung zwischen benachbarten Kondensatoren bei der Fertigung von Halbleiterbaustein-Kondensatoren und FIG. 12a to 12e are schematic sectional views for Erläu esterification of a further inventive method for Her position of the insulation between adjacent capacitors in the production of semiconductor module capacitors and

Fig. 13a bis 13e schematische Schnittdarstellungen zur Erläu­ terung eines weiteren erfindungsgemäßen Verfahrens zur Her­ stellung der Isolierung zwischen benachbarten Kondensatoren bei der Fertigung von Halbleiterbaustein-Kondensatoren. FIG. 13a to 13e are schematic sectional views for Erläu esterification of a further inventive method for Her position of the insulation between adjacent capacitors in the production of semiconductor module capacitors.

Fig. 1a bis 1d sind schematische Schnittdarstellungen zur Er­ läuterung eines Strukturierungsverfahrens - im folgenden Hyperfeinstrukturierungsverfahren genannt - für Halb­ leiterbausteine nach einem Ausführungsbeispiel der Erfindung. Nach dem Verfahren wird auf ein Halbleitersubstrat 1 (Fig. 1a) mit einer wahlfreien zu ätzenden Schicht 2 zunächst eine Schicht 3 aus halbkugelförmigen Teilchen aufgebracht, wie in Fig. 1b dargestellt. Nach dem Ausführungsbeispiel der Erfin­ dung ist die aus halbkugelförmigen Teilchen bestehende Schicht 3 eine Polysiliziumschicht, die bei einer Temperatur von etwa 560°C bis etwa 600°C und unter einem Druck von etwa 13,3 Pa (0,1 Torr) bis etwa 200 Pa (1,5 Torr) im Falle von SiH₄-Gas oder bei einer Temperatur von etwa 570°C bis etwa 610°C und unter einem Druck von etwa 13,3 Pa (0,1 Torr) bis etwa 200 Pa (1,5 Torr) im Falle von Si₂H₆-Gas unter An­ wendung eines LPCVD-Verfahrens (chemisches Niederdruck-Auf­ dampfverfahren) aufgebracht wird. FIG. 1a to 1d are schematic cross sectional views He purification of a patterning process - hereinafter hyperfine patterning method known - for semiconductor devices according to one embodiment of the invention. According to the method, a layer 3 of hemispherical particles is first applied to a semiconductor substrate 1 ( FIG. 1a) with an optional layer 2 to be etched, as shown in FIG. 1b. According to the embodiment of the inven tion, the layer 3 consisting of hemispherical particles is a polysilicon layer, which at a temperature of about 560 ° C to about 600 ° C and under a pressure of about 13.3 Pa (0.1 Torr) to about 200 Pa (1.5 torr) in the case of SiH ₄ gas or at a temperature from about 570 ° C to about 610 ° C and under a pressure from about 13.3 Pa (0.1 torr) to about 200 Pa (1 , 5 Torr) is applied in the case of Si ₂ H ₆ gas using an LPCVD process (low pressure chemical vapor deposition process).

Wie in Fig. 1b dargestellt, besitzt die entstandene Schicht 3 aus halbkugelförmigen Teilchen abwechselnde Erhöhungen und Vertiefungen. Auf die Schicht 3 aus halbkugelförmigen Teil­ chen wird eine weitere wahlfreie Schicht 4 mit vorgegebener Dicke und einer höheren Ätzselektivität - im folgenden Ätztrennschärfe genannt - als derjenigen der Schicht 2 sowie der Schicht 3 aus halbkugelförmigen Teilchen aufgebracht. Die Schicht 4 wird dann so abgeätzt, daß die Spitze jeder Erhöhung der Schicht 3 aus halbkugelförmigen Teilchen freiliegt, wie in Fig. 1b dargestellt ist. Demnach bleibt die Schicht 4 nur in Vertiefungen der aus halbkugel­ förmigen Teilchen bestehenden Schicht 3 teilweise erhalten. Danach werden die freiliegenden erhöhten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 3 abgeätzt, um die Schicht 2 teilweise freizulegen, wobei die noch vorhan­ dene Schicht 4 als Maske verwendet wird. Folglich entsteht ein Maskenmuster, wie es in Fig. 1c dargestellt ist.As shown in Fig. 1b, the resulting layer 3 of hemispherical particles has alternating elevations and depressions. On the layer 3 of hemispherical particles Chen another optional layer 4 with a predetermined thickness and a higher etching selectivity - hereinafter called etching selectivity - than that of layer 2 and layer 3 of hemispherical particles is applied. Layer 4 is then etched away so that the tip of each elevation of layer 3 of hemispherical particles is exposed, as shown in Fig. 1b. Accordingly, the layer 4 is only partially preserved in depressions of the layer 3 consisting of hemispherical particles. Thereafter, the exposed raised parts of the layer 3 consisting of hemispherical particles are etched off in order to partially expose the layer 2 , the layer 4 still present being used as a mask. As a result, a mask pattern is created, as shown in FIG. 1c.

Da die freiliegenden Teile der Schicht 2 dann unter Anwendung eines RIE-Verfahrens (Ätzverfahren mit reaktiven Ionen) bis auf eine vorgegebene Tiefe abgeätzt werden, weist die Schicht 2 eine Hyperfeinstruktur von etwa 0,1 µm auf, die durch die vertieften Teile der Schicht 3 aus halbkugelförmigen Teilchen definiert wird, wie in Fig. 1d dargestellt ist. Nachdem man diese gewünschte Struktur erhalten hat, wird die als Maske verwendete Schicht entfernt. In Fällen, wo die Schicht 2 aus dem gleichen Material besteht wie die Schicht 3 aus halbku­ gelförmigen Teilchen, z. B. aus Polysilizium, können die Schichten gleichzeitig abgeätzt werden.Since the exposed parts of layer 2 are then etched down to a predetermined depth using an RIE process (etching process with reactive ions), layer 2 has a hyperfine structure of approximately 0.1 μm, which is caused by the recessed parts of layer 3 is defined from hemispherical particles, as shown in Fig. 1d. After having obtained this desired structure, the layer used as a mask is removed. In cases where the layer 2 consists of the same material as the layer 3 of hemispherical particles, e.g. B. made of polysilicon, the layers can be etched off simultaneously.

Fig. 2a und 2b zeigen andererseits schematische Schnittdar­ stellungen zur Erläuterung eines Hyperfeinstrukturierungsver­ fahrens für Halbleiterbausteine nach einem zweiten Ausfüh­ rungsbeispiel der Erfindung. In diesem Ausführungsbeispiel werden Schichten aus den gleichen Materialien jeweils durch die gleichen Bezugszeichen wie in dem obenerwähnten Ausfüh­ rungsbeispiel bezeichnet. Nach dem Verfahren wird auf ein Halbleitersubstrat 1 mit einer wahlfreien zu ätzenden Schicht 5 zunächst eine aus halbkugelförmigen Teilchen bestehende Schicht 3 aufgebracht, wie in Fig. 2a dargestellt. Nach dem Ausführungsbeispiel der Erfindung wird die Schicht 5 unter Verwendung eines Materials mit höherer Ätztrennschärfe als derjenigen der aus halbkugelförmigen Teilchen bestehenden Schicht 3 gebildet. Die aus halbkugelförmigen Teilchen beste­ hende Schicht 3 wird auf die gleiche Weise wie im ersten Aus­ führungsbeispiel so gebildet, daß sie abwechselnde Erhöhungen und Vertiefungen aufweist. FIGS. 2a and 2b on the other hand are schematic Schnittdar settings for explaining a driving Hyperfeinstrukturierungsver for semiconductor devices according to a second exporting approximately example of the invention. In this embodiment, layers made of the same materials are denoted by the same reference numerals as in the above-mentioned embodiment. According to the method, a layer 3 consisting of hemispherical particles is first applied to a semiconductor substrate 1 with an optional layer 5 to be etched, as shown in FIG. 2a. According to the exemplary embodiment of the invention, the layer 5 is formed using a material with a higher etching selectivity than that of the layer 3 consisting of hemispherical particles. The layer 3 consisting of hemispherical particles is formed in the same manner as in the first exemplary embodiment so that it has alternating elevations and depressions.

Die Teile der Schicht 5, die unterhalb der vertieften Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 3 lie­ gen, werden dann abgeätzt, indem die erhöhten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 3 als Maske verwendet werden. Infolgedessen besitzt die Schicht 5 eine durch die erhöhten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 3 definierte Hyperfeinstruktur, wie in Fig. 2b dargestellt. Um das Abätzen der Schicht 5 auszufüh­ ren, sind vor dem Abätzen die vertieften Teile der aus halb­ kugelförmigen Teilchen bestehenden Schicht 3 freizulegen. Dieses Freilegen kann durch Abätzen der aus halbkugelförmigen Teilchen bestehenden Schicht 3 nach dem Aufbringen oder durch Kontrolle ihrer Aufbringungsdauer erreicht werden.The portions of the layer 5 that lie below the recessed portions of the layer 3 composed of hemispherical particles are then etched away using the raised portions of the layer 3 composed of hemispherical particles as a mask. As a result, the layer 5 has a hyperfine structure defined by the elevated parts of the layer 3 consisting of hemispherical particles, as shown in FIG. 2b. In order to carry out the etching of the layer 5 , the recessed parts of the layer 3 consisting of semi-spherical particles must be exposed before the etching. This exposure can be achieved by etching off the layer 3 consisting of hemispherical particles after the application or by checking their application time.

Fig. 3a und 3b zeigen schematische Schnittdarstellungen zur Erläuterung eines Hyperfeinstrukturierungsverfahrens für Halbleiterbausteine nach einem dritten Ausführungsbeispiel der Erfindung. In diesem Ausführungsbeispiel werden Schichten aus den gleichen Bestandteilen jeweils durch die gleichen Be­ zugszeichen wie in den obenerwähnten Ausführungsbeispielen bezeichnet. Nach dem Verfahren wird auf ein Halbleitersub­ strat 1 mit einer wahlfreien zu ätzenden Schicht 6 zunächst eine weitere wahlfreie Schicht 7 aufgebracht, wie in Fig. 3a dargestellt. Nach dem Ausführungsbeispiel der Erfindung wird die Schicht 7 unter Verwendung eines Materials mit höherer Ätztrennschärfe als derjenigen der aus halbkugelförmigen Teilchen bestehenden Schicht 6 gebildet. Danach wird auf die Schicht 7 eine aus halbkugelförmigen Teilchen bestehende Schicht 3 mit höherer Ätztrennschärfe als derjenigen der Schicht 7 aufgebracht, wie in Fig. 3b dargestellt. Die aus halbkugelförmigen Teilchen bestehende Schicht 3 wird auf die gleiche Weise wie in den obenerwähnten Ausführungsbeispielen so gebildet, daß sie abwechselnde Erhöhungen und Vertiefungen aufweist. FIGS. 3a and 3b are schematic sectional views for explaining a hyperfine patterning process for semiconductor devices according to a third embodiment of the invention. In this embodiment, layers of the same constituents are denoted by the same reference numerals as in the above-mentioned embodiments. According to the method, a further optional layer 7 is first applied to a semiconductor substrate 1 with an optional layer 6 to be etched, as shown in FIG. 3a. According to the exemplary embodiment of the invention, the layer 7 is formed using a material with a higher etching selectivity than that of the layer 6 consisting of hemispherical particles. Thereafter, an existing hemispherical particles layer is formed on the layer 7 is applied with a higher etching selectivity than that of the layer 7 3 as shown in Fig. 3b. The layer 3 made of hemispherical particles is formed in the same manner as in the above-mentioned embodiments so that it has alternating ridges and valleys.

Die Teile der Schicht 7, die unter den vertieften Teilen der aus halbkugelförmigen Teilchen bestehenden Schicht 3 liegen, werden dann unter Verwendung der erhöhten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 3 als Maske abgeätzt, um die Schicht 6 teilweise freizulegen, wie in Fig. 3c dargestellt.The portions of layer 7 that underlie the recessed portions of layer 3 made of hemispherical particles are then etched away using the raised portions of layer 3 consisting of hemispherical particles as a mask to partially expose layer 6 , as in Fig. 3c shown.

Da die freiliegenden Teile der Schicht 6 dann unter Verwen­ dung der noch vorhandenen Teile der Schicht 7 als Maske bis auf eine vorgegebene Tiefe abgeätzt werden, weist die Schicht 6 eine Hyperfein­ struktur auf, die durch die vertieften Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 3 definiert wird, wie in Fig. 3d dargestellt.Since the exposed parts of the layer 6 are then etched to a predetermined depth using the remaining parts of the layer 7 as a mask, the layer 6 has a hyperfine structure, which is defined by the recessed parts of the layer 3 consisting of hemispherical particles becomes as shown in Fig. 3d.

Bei Anwendung der Schichten 2, 5 bzw. 6 mit einer Hyperfein­ struktur entsprechend den obenerwähnten Ausführungsbeispielen auf Kondensatoren von Halbleiterspeicherelementen läßt sich eine 5 mal höhere Kapazität als bei einem herkömmlichen Kon­ densator erreichen.When using layers 2 , 5 and 6 with a hyperfine structure corresponding to the above-mentioned exemplary embodiments on capacitors of semiconductor memory elements, a capacitance which is 5 times higher than that of a conventional capacitor can be achieved.

Nachstehend wird die Erfindung für den Fall ihrer Anwendung auf die Fertigung von Kondensatoren beschrieben. The following is the invention in the case of its application described on the production of capacitors.  

Fig. 4a bis 4d zeigen schematische Schnittdarstellungen zur Erläuterung eines Verfahrens zur Fertigung von Halbleiter­ baustein-Kondensatoren nach dem ersten Ausführungsbeispiel der Erfindung. Fig. 4a to 4d show schematic sectional views for explaining a method for manufacturing semiconductor device capacitors according to the first embodiment of the invention.

Bei dem Verfahren wird zunächst eine Oxidschicht 12 auf ein Halbleitersubstrat 11 aufgebracht, auf dem vorher ein Transi­ stor (nicht dargestellt) ausgebildet wurde. In der Oxid­ schicht 12 werden dann Kondensatorknotenkontakte ausgebildet. Danach wird auf die gesamte Oberfläche der Oxidschicht 12 eine Schicht 13 aus dotiertem Polysilizium aufgebracht, wie in Fig. 4a dargestellt. Auf die Polysiliziumschicht 13 wird eine aus halbkugelförmigen Teilchen bestehende Polysilizium­ schicht 14 so aufgebracht, daß sie abwechselnde Erhöhungen und Vertiefungen aufweist, wie in Fig. 4b dargestellt. Auf die Schicht 14 aus halbkugelförmigen Teilchen wird eine ausgleichende Isolierschicht 15 aus einem Material mit höhe­ rer Ätztrennschärfe als der von Polysilizium aufgebracht. Das Material der ausgleichenden Isolierschicht 15 kann SOG, Poly­ amid, chemisch aufgedampftes Oxid oder chemisch aufgedampftes Nitrid sein. Die Schicht 15 wird dann so weit abgeätzt, daß die Spitze jeder Erhöhung der aus halbkugelförmigen Teilchen bestehenden Schicht 14 freiliegt. Folglich bleibt die Schicht 15 nur in Vertiefungen der Schicht 14 aus halbkugelförmigen Teilchen teilweise erhalten.In the method, an oxide layer 12 is first applied to a semiconductor substrate 11 on which a transistor (not shown) was previously formed. Capacitor node contacts are then formed in the oxide layer 12 . A layer 13 of doped polysilicon is then applied to the entire surface of the oxide layer 12 , as shown in FIG. 4a. On the polysilicon layer 13 , a polysilicon layer 14 consisting of hemispherical particles is applied so that it has alternating elevations and depressions, as shown in Fig. 4b. On the layer 14 of hemispherical particles, a compensating insulating layer 15 made of a material with higher etching selectivity than that of polysilicon is applied. The material of the compensating insulating layer 15 can be SOG, poly amide, chemically evaporated oxide or chemically evaporated nitride. The layer 15 is then etched to the extent that the tip of each elevation of the layer 14 consisting of hemispherical particles is exposed. Consequently, the layer 15 is partially preserved only in depressions in the layer 14 made of hemispherical particles.

Danach werden unter Verwendung der noch vorhandenen Schicht 15 als Mustermaske die freiliegenden erhöhten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 14 abgeätzt. Die Polysiliziumschicht 13 wird anschließend durch die geätz­ ten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 14 hindurch bis auf eine vorgegebene Dicke abgeätzt. Infolgedessen entstehen auf der Polysiliziumschicht 13 eine Vielzahl von Vorsprüngen, wie in Fig. 4c dargestellt.The exposed, elevated parts of the layer 14 consisting of hemispherical particles are then etched away using the layer 15 still present as a pattern mask. The polysilicon layer 13 is then etched through the etched parts of the layer 14 consisting of hemispherical particles through to a predetermined thickness. As a result, a multiplicity of projections are formed on the polysilicon layer 13 , as shown in FIG. 4c.

Nachdem die verbliebene ausgleichende Isolierschicht 15 ent­ fernt ist, werden zur Herstellung eines Kondensators auf die gesamte obere Fläche der Polysiliziumschicht 13 nacheinander eine dielektrische Schicht 16 und eine Belegungsschicht 17 aus Polysilizium aufgebracht, wie in Fig. 4d dargestellt.After the remaining equalizing insulating layer 15 has been removed, a dielectric layer 16 and a covering layer 17 made of polysilicon are applied to the entire upper surface of the polysilicon layer 13 in order to produce a capacitor, as shown in FIG. 4d.

Zur Steuerung der Teilung der aus halbkugelförmigen Teilchen bestehenden Schicht 14, d. h. des Abstands zwischen benachbar­ ten Erhöhungen oder benachbarten Vertiefungen, kann bei der Durchführung des in Fig. 4b gezeigten Schritts die aus halb­ kugelförmigen Teilchen bestehende Schicht 14 in einer oxidie­ renden Atmosphäre wärmebehandelt werden, um auf ihrer Ober­ fläche eine thermische Oxidschicht (nicht dargestellt) zu bilden, bevor die eine Oxidschicht bildende ausgleichende Isolierschicht 15 darauf aufgebracht wird.To control the division of the layer 14 consisting of hemispherical particles, ie the distance between adjacent elevations or adjacent depressions, the layer 14 consisting of semi-spherical particles can be heat-treated in an oxidizing atmosphere when the step shown in FIG. 4b is carried out, to form a thermal oxide layer (not shown) on its upper surface before the compensating insulating layer 15 forming an oxide layer is applied thereon.

Zum Ausgleich möglicher Oberflächendefekte der Polysilizium­ schicht 13 und der aus halbkugelförmigen Teilchen bestehenden Schicht 14, die beim Abätzen der Schichten entstehen, kann auf die Schichten 13 und 14 eine weitere Polysiliziumschicht aufgebracht werden. In diesem Fall ist die Dicke der letzte­ ren Polysiliziumschicht auf einen vorgegebenen Bereich zu be­ grenzen, der die Aufrechterhaltung der vorspringenden Form der Schichten 13 und 14 ermöglicht.To compensate for possible surface defects of the polysilicon layer 13 and the layer 14 consisting of hemispherical particles, which arise when the layers are etched away, a further polysilicon layer can be applied to the layers 13 and 14 . In this case, the thickness of the last polysilicon layer is to be limited to a predetermined range, which enables the projecting shape of the layers 13 and 14 to be maintained.

Nach Ausführung des in Fig. 4c dargestellten Schritts kann zusätzlich der folgende Schritt ausgeführt werden, um die obenerwähnten möglichen Oberflächendefekte der Polysilizium­ schicht 13 und der aus halbkugelförmigen Teilchen bestehenden Schicht 14 auszugleichen: Die Schichten 13 und 14 werden in oxidierender Atmosphäre wärmebehandelt, um eine thermische Oxidschicht 18 zu bilden, welche die Vorsprünge der Schichten 13 und 14 umgibt, wie in Fig. 5a dargestellt. Dabei werden durch die Bildung der thermischen Oxidschicht 18 die Vor­ sprünge der Schichten 13 und 14 schlanker. Die thermische Oxidschicht 18 wird dann entfernt. Danach wird auf die Vor­ sprünge eine ausreichend dicke Polysiliziumschicht 19 aufge­ bracht, um die ursprüngliche Form der Vorsprünge wiederherzu­ stellen, wie in Fig. 5b dargestellt. Dann wird der in Fig. 4d gezeigte Schritt ausgeführt. Der Schritt von Fig. 4d kann auch ohne Aufbringen dieser Polysiliziumschicht 19 ausgeführt werden.After executing the step shown in Fig. 4c, the following step can additionally be carried out to compensate for the above-mentioned possible surface defects of the polysilicon layer 13 and the layer 14 consisting of hemispherical particles: The layers 13 and 14 are heat-treated in an oxidizing atmosphere in order to achieve a thermal Form oxide layer 18 , which surrounds the projections of layers 13 and 14 , as shown in Fig. 5a. The formation of the thermal oxide layer 18, the cracks before the layers 13 and 14 are slimmer. The thermal oxide layer 18 is then removed. A sufficiently thick polysilicon layer 19 is then applied to the projections in order to restore the original shape of the projections, as shown in FIG. 5b. Then the step shown in Fig. 4d is carried out. The step of FIG. 4d can also be carried out without applying this polysilicon layer 19 .

Um den Abätzschritt zur Erzielung der vorspringenden Form der Polysiliziumschichten zu erleichtern, kann der Ätzendpunkt unter Verwendung eines Metalls oder einer Metallverbindung mit hohem Schmelzpunkt eingestellt werden.To the etching step to achieve the projecting shape of the The etch end point can lighten polysilicon layers using a metal or a metal compound with a high melting point.

Im folgenden wird die erfindungsgemäße Einstellung des Ätz­ endpunkts in Verbindung mit Fig. 6a bis 6d beschrieben. In den Zeichnungen werden gleiche Materialien jeweils durch die gleichen Bezugszeichen wie in Fig. 4a bis 5b bezeichnet.The setting of the etching end point according to the invention is described below in connection with FIGS . 6a to 6d. In the drawings, the same materials are denoted by the same reference numerals as in FIGS. 4a to 5b.

Auf ein Halbleitersubstrat 11, auf dem vorher ein Transistor (nicht dargestellt) ausgebildet wurde, wird zunächst eine Oxidschicht 12 aufgebracht. In der Oxidschicht 12 werden dann Kondensatorknotenkontakte ausgebildet. Auf die gesamte Ober­ fläche der Oxidschicht 12 wird eine Kittschicht 20 (Klebeschicht) aus TiW, Ti/TiN oder zerstäubtem Wolfram aufgebracht. Auf der Kitt­ schicht 20 wird ein Ätzabstoppmittel ausgebildet, das aus einem Metall mit hohem Schmelzpunkt besteht, wie z. B. W, Mo, Mg, Cr, Ti, Co, Ni, Pd oder Pt, oder aus einer Metallverbin­ dung mit hohem Schmelzpunkt, wie z. B. WSi₂, MoSi₂, MgSi₂, CrSi₂, TiSi₂, NiSi₂, PdSi₂ oder PtSi₂. Dann wird eine do­ tierte Polysiliziumschicht 13 auf das Ätzabstoppmittel 21 aufgebracht, wie in Fig. 6a dargestellt.An oxide layer 12 is first applied to a semiconductor substrate 11 on which a transistor (not shown) was previously formed. Capacitor node contacts are then formed in the oxide layer 12 . A kit layer 20 (adhesive layer) made of TiW, Ti / TiN or sputtered tungsten is applied to the entire surface of the oxide layer 12 . On the putty layer 20 , an etch stopper is formed, which consists of a metal with a high melting point, such as. B. W, Mo, Mg, Cr, Ti, Co, Ni, Pd or Pt, or from a metal compound with a high melting point, such as. B. WSi ₂ , MoSi ₂ , MgSi ₂ , CrSi ₂ , TiSi ₂ , NiSi ₂ , PdSi ₂ or PtSi ₂ . Then a doped polysilicon layer 13 is applied to the etch stopper 21 , as shown in Fig. 6a.

Auf die Polysiliziumschicht 13 wird eine aus halbkugelförmi­ gen Teilchen bestehende Polysiliziumschicht 14 so aufge­ bracht, daß sie abwechselnde Erhöhungen und Vertiefungen auf­ weist, wie in Fig. 6b dargestellt. Auf die aus halbkugelför­ migen Teilchen bestehende Schicht 14 wird eine ausgleichende Isolierschicht 15 aus einem Material mit höherer Ätztrenn­ schärfe als derjenigen von Polysilizium aufgebracht. Das Ma­ terial der ausgleichenden Isolierschicht 15 kann SOG, Polya­ mid, chemisch aufgedampftes Oxid oder chemisch aufgedampftes Nitrid sein. Die Schicht 15 wird dann so weit abgeätzt, daß die Spitze jeder Erhöhung der aus halbkugelförmigen Teilchen bestehenden Schicht 14 freiliegt. Folglich bleibt die Schicht 15 nur in Vertiefungen der aus halbkugelförmigen Teilchen be­ stehenden Schicht 14 teilweise erhalten, wie in Fig. 6b dar­ gestellt.On the polysilicon layer 13 , a polysilicon layer 14 consisting of hemispherical particles is brought up in such a way that it has alternating elevations and depressions, as shown in FIG. 6b. On the layer 14 consisting of hemispherical particles, a compensating insulating layer 15 made of a material with a higher etching separation than that of polysilicon is applied. The material of the compensating insulating layer 15 can be SOG, polyamide, chemically evaporated oxide or chemically evaporated nitride. The layer 15 is then etched to the extent that the tip of each elevation of the layer 14 consisting of hemispherical particles is exposed. Consequently, the layer 15 is only partially preserved in depressions of the layer 14 consisting of hemispherical particles, as shown in FIG. 6b.

Danach werden unter Verwendung der noch vorhandenen Schicht 15 als Mustermaske die freiliegenden erhöhten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 14 abgeätzt. Die Polysiliziumschicht 13 wird anschließend durch die geätz­ ten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 14 hindurch weggeätzt, um das Ätzabstoppmittel 21 teilweise freizulegen. Auf der Polysiliziumschicht 13 entste­ hen infolgedessen eine große Anzahl von Vorsprüngen, wie in Fig. 6c dargestellt.The exposed, elevated parts of the layer 14 consisting of hemispherical particles are then etched away using the layer 15 still present as a pattern mask. The polysilicon layer 13 is then etched away through the etched portions of the hemispherical layer 14 to partially expose the etch stopper 21 . As a result, a large number of projections are formed on the polysilicon layer 13 , as shown in FIG. 6c.

Nachdem die verbliebene ausgleichende Isolierschicht 15 ent­ fernt ist, werden zur Herstellung eines Kondensators auf die gesamte obere Fläche der Polysiliziumschicht 13 nacheinander eine dielektrische Schicht 16 und eine Belegungsschicht 17 (Plattenschicht) aus Polysilizium aufgebracht, wie in Fig. 6d dargestellt.After the remaining equalizing insulating layer 15 has been removed, a dielectric layer 16 and a covering layer 17 (plate layer) made of polysilicon are applied to the entire upper surface of the polysilicon layer 13 in order to produce a capacitor, as shown in FIG. 6d.

Fig. 7a bis 7d veranschaulichen ein weiteres Verfahren, das dem von Fig. 6a bis 6d ähnlich ist. In den Zeichnungen werden gleiche Materialien jeweils durch die gleichen Bezugszeichen wie in Fig. 6a bis 6d bezeichnet. Figures 7a to 7d illustrate another method similar to that of Figures 6a to 6d. In the drawings, the same materials are denoted by the same reference numerals as in FIGS. 6a to 6d.

Auf ein Halbleitersubstrat 11, auf dem vorher ein Transistor (nicht dargestellt) ausgebildet wurde, wird zunächst eine Oxidschicht 12 aufgebracht. In der Oxidschicht 12 werden dann Kondensatorknotenkontakte ausgebildet. Auf die gesamte Ober­ fläche der Oxidschicht 12 wird eine dotierte Polysilizium­ schicht 22 aufgebracht. Auf die dotierte Polysiliziumschicht 22 werden nacheinander ein Ätzabstoppmittel 21 aus einem Me­ tall oder einer Metallverbindung mit hohem Schmelzpunkt sowie eine weitere dotierte Polysiliziumschicht 23 aufgebracht, wie in Fig. 7a dargestellt.An oxide layer 12 is first applied to a semiconductor substrate 11 on which a transistor (not shown) was previously formed. Capacitor node contacts are then formed in the oxide layer 12 . A doped polysilicon layer 22 is applied to the entire surface of the oxide layer 12 . An etching stopper 21 made of a metal or a metal compound with a high melting point and a further doped polysilicon layer 23 are applied in succession to the doped polysilicon layer 22 , as shown in FIG. 7a.

Auf die Polysiliziumschicht 23 wird eine aus halbkugelförmi­ gen Teilchen bestehende Schicht 14 so aufgebracht daß sie ab­ wechselnde Erhöhungen und Vertiefungen aufweist, wie in Fig. 6b dargestellt. Auf die aus halbkugelförmigen Teilchen beste­ hende Schicht 14 wird eine ausgleichende bzw. einebnende Isolierschicht 15 aufgebracht. Die ausgleichende Isolierschicht 15 wird dann so abgeätzt, daß die Spitze jeder Erhöhung der aus halbkugelför­ migen Teilchen bestehenden Schicht 14 freiliegt. Folglich bleibt die Schicht 15 nur in Vertiefungen der aus halbkugel­ förmigen Teilchen bestehenden Schicht 14 teilweise erhalten, wie in Fig. 7b dargestellt.On the polysilicon layer 23 , a layer 14 consisting of hemispherical particles is applied in such a way that it has alternating elevations and depressions, as shown in FIG. 6b. A leveling or leveling insulating layer 15 is applied to the layer 14 consisting of hemispherical particles. The compensating insulating layer 15 is then etched away so that the tip of any increase in the layer 14 consisting of hemispherical particles is exposed. Consequently, the layer 15 is only partially retained in depressions in the layer 14 consisting of hemispherical particles, as shown in FIG. 7b.

Danach werden unter Verwendung der noch vorhandenen Schicht 15 als Mustermaske die freiliegenden erhöhten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 14 abgeätzt. Anschließend wird die Polysiliziumschicht 23 durch die geätz­ ten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 14 weggeätzt, um das Ätzabstoppmittel 21 teilweise freizulegen. Auf der Polysiliziumschicht 13 entstehen infol­ gedessen eine große Anzahl von Vorsprüngen, wie in Fig. 7c dargestellt.The exposed, elevated parts of the layer 14 consisting of hemispherical particles are then etched away using the layer 15 still present as a pattern mask. Subsequently, the polysilicon layer 23 is etched away by the etched parts of the layer 14 consisting of hemispherical particles in order to partially expose the etching stopper 21 . As a result, a large number of projections are formed on the polysilicon layer 13 , as shown in FIG. 7c.

Dann werden, nachdem vorher die freiliegenden Teile des Ätz­ abstoppmittels 21 entfernt bzw. nicht entfernt worden sind, auf die gesamte obere Fläche der Polysiliziumschicht 13 nach­ einander eine dielektrische Schicht 16 und eine Belegungs­ schicht 17 aus Polysilizium aufgebracht, wodurch ein Konden­ sator entsteht, wie in Fig. 7d dargestellt ist.Then, after the exposed parts of the etching stopper 21 have been removed or not removed, a dielectric layer 16 and a coating layer 17 made of polysilicon are applied to the entire upper surface of the polysilicon layer 13 one after the other, whereby a capacitor is formed, such as is shown in Fig. 7d.

Fig. 8a bis 8e zeigen schematische Schnittdarstellungen zur Erläuterung eines Verfahrens zur Herstellung von Halblei­ terbaustein-Kondensatoren nach dem zweiten Ausführungsbei­ spiel der Erfindung. FIG. 8a to 8e are schematic sectional views for explaining a method for the preparation of semiconducting terbaustein capacitors after the second game Ausführungsbei the invention.

Bei dem Verfahren wird zunächst eine Oxidschicht 12 auf ein Halbleitersubstrat 11 aufgetragen, auf dem vorher ein Transi­ stor (nicht dargestellt) ausgebildet wurde. In der Oxid­ schicht 12 werden dann Kondensatorknotenkontakte gebildet. Danach wird auf die gesamte Oberfläche der Oxidschicht 12 eine dotierte Polysiliziumschicht 24 aufgebracht, um einen Stecker (Kontakt) auszubilden, wie in Fig. 8a dargestellt. Auf die ge­ samte Oberfläche der Polysiliziumschicht 24 wird dann eine Isolierschicht 25 aufgebracht, z. B. eine Oxidschicht. Auf die Isolierschicht 25 wird eine aus halbkugelförmigen Teilchen bestehende Polysiliziumschicht 14 so aufgebracht, daß sie ab­ wechselnde Erhöhungen und Vertiefungen aufweist, wie in Fig. 8b dargestellt.In the method, an oxide layer 12 is first applied to a semiconductor substrate 11 on which a transistor (not shown) was previously formed. Capacitor node contacts are then formed in the oxide layer 12 . A doped polysilicon layer 24 is then applied to the entire surface of the oxide layer 12 in order to form a plug (contact), as shown in FIG. 8a. An insulating layer 25 is then applied to the entire surface of the polysilicon layer 24 , e.g. B. an oxide layer. A polysilicon layer 14 consisting of hemispherical particles is applied to the insulating layer 25 in such a way that it has alternating elevations and depressions, as shown in FIG. 8b.

Die Teile der Isolierschicht 25, die unterhalb der vertieften Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 14 liegen, werden dann abgeätzt, um die Polysiliziumschicht 24 teilweise freizulegen, wobei die erhöhten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 14 als Muster­ maske verwendet werden. Auf der Isolierschicht 25 entstehen infolgedessen eine große Anzahl von Vorsprüngen, wie in Fig. 8c dargestellt.The portions of the insulating layer 25 that lie below the recessed portions of the hemispherical particle layer 14 are then etched to partially expose the polysilicon layer 24 , using the raised portions of the hemispherical particle layer 14 as a pattern mask. As a result, a large number of projections are formed on the insulating layer 25 , as shown in FIG. 8c.

Danach wird auf die Isolierschicht 25 eine weitere dotierte Polysiliziumschicht 26 aufgebracht, um ihre Vertiefungen aus­ zufüllen und ihre Vorsprünge abzudecken. Die Polysilizium­ schicht 26 wird dann abgeätzt, um die obere Fläche der Iso­ lierschicht 25 freizulegen, wie in Fig. 8d dargestellt.A further doped polysilicon layer 26 is then applied to the insulating layer 25 in order to fill out its depressions and cover its projections. The polysilicon layer 26 is then etched to expose the top surface of the insulating layer 25 , as shown in Fig. 8d.

Die Isolierschicht 25 wird entfernt, um die obere Fläche der Polysiliziumschicht 24 freizulegen. Anschließend werden auf die gesamte obere Fläche der Polysiliziumschichten 24 und 26 nacheinander eine dielektrische Schicht 16 und eine Bele­ gungsschicht 17 aus Polysilizium aufgebracht, um einen Kon­ densator herzustellen, wie in Fig. 8e dargestellt.The insulating layer 25 is removed to expose the top surface of the polysilicon layer 24 . Subsequently, a dielectric layer 16 and a coating layer 17 made of polysilicon are applied successively to the entire upper surface of the polysilicon layers 24 and 26 to produce a capacitor, as shown in FIG. 8e.

Falls nach dem in Fig. 8c gezeigten Schritt das folgende Ver­ fahren durchgeführt wird, kann man Kondensatoren mit noch hö­ herer Kapazität erhalten. Dieses Verfahren wird nachstehend unter Bezugnahme auf Fig. 9a bis 9c beschrieben.If after the step shown in Fig. 8c the following procedure is carried out, capacitors with an even higher capacitance can be obtained. This method is described below with reference to Figures 9a to 9c.

Nach Ausführung des Schritts zur Bildung der vorspringenden Isolierschicht 25 entsprechend der Darstellung in Fig. 8c wird auf die Isolierschicht 25 eine dotierte Polysilizium­ schicht 27 aufgebracht. Dann wird die Polysiliziumschicht 27 anisotrop abgeätzt, so daß die obere Fläche der Isolier­ schicht 25 freigelegt wird, die Polysiliziumschicht 27 jedoch an einander gegenüberliegenden Flächen jedes Vorsprungs der Isolierschicht 25 in Form von Seitenwänden erhalten bleibt, wie in Fig. 9a dargestellt. Anschließend wird die Isolier­ schicht 25 entfernt, um die Polysiliziumschicht 24 freizu­ legen, wie in Fig. 9b dargestellt. Dann werden auf die ge­ samte obere Fläche der Polysiliziumschichten 24 und 27 nach­ einander eine dielektrische Schicht 16 und eine Belegungs­ schicht 17 aus Polysilizium aufgebracht, um einen Kondensator herzustellen, wie in Fig. 9c dargestellt.After execution of the step for forming the projecting insulating layer 25 as shown in FIG. 8c, a doped polysilicon layer 27 is applied to the insulating layer 25 . Then the polysilicon layer 27 is anisotropically etched away, so that the upper surface of the insulating layer 25 is exposed, but the polysilicon layer 27 remains on opposite surfaces of each projection of the insulating layer 25 in the form of side walls, as shown in Fig. 9a. The insulating layer 25 is then removed in order to expose the polysilicon layer 24 , as shown in FIG. 9b. Then, on the entire upper surface of the polysilicon layers 24 and 27, a dielectric layer 16 and a coating layer 17 made of polysilicon are successively applied to produce a capacitor, as shown in Fig. 9c.

Fig. 10a bis 10e zeigen schematische Schnittdarstellungen zur Erläuterung eines Verfahrens zur Herstellung von Halbleiter­ baustein-Kondensatoren nach dem dritten Ausführungsbeispiel der Erfindung. FIG. 10a to 10e show schematic sectional views for explaining a method for manufacturing semiconductor module capacitors according to the third embodiment of the invention.

Bei dem Verfahren wird zunächst eine Oxidschicht 12 auf ein Halbleitersubstrat 11 aufgebracht, auf dem vorher ein Transi­ stor (nicht dargestellt) ausgebildet wurde. In der Oxid­ schicht 12 werden dann Kondensatorknotenkontakte ausgebildet. Danach wird auf die gesamte Oberfläche der Oxidschicht 12 eine dotierte Polysiliziumschicht 28 aufgebracht, wie in Fig. 10a dargestellt. Auf die gesamte Oberfläche der Polysilizium­ schicht 28 wird dann eine Isolierschicht 29, wie z. B. eine Oxidschicht, aufgebracht. Auf die Isolierschicht 29 wird eine aus halbkugelförmigen Teilchen bestehende Polysiliziumschicht 14 so aufgebracht, daß sie abwechselnde Erhöhungen und Ver­ tiefungen aufweist, wie in Fig. 10b dargestellt.In the method, an oxide layer 12 is first applied to a semiconductor substrate 11 on which a transistor (not shown) was previously formed. Capacitor node contacts are then formed in the oxide layer 12 . A doped polysilicon layer 28 is then applied to the entire surface of the oxide layer 12 , as shown in FIG. 10a. On the entire surface of the polysilicon layer 28 is then an insulating layer 29 , such as. B. an oxide layer applied. A polysilicon layer 14 consisting of hemispherical particles is applied to the insulating layer 29 such that it has alternating elevations and depressions, as shown in FIG. 10b.

Die Teile der Isolierschicht 29, die unter den vertieften Teilen der aus halbkugelförmigen Teilchen bestehenden Schicht 14 liegen, werden dann abgeätzt, um die Polysiliziumschicht 28 teilweise freizulegen, wobei die erhöhten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 14 als Muster­ maske verwendet werden. Danach werden unter Verwendung der noch vorhandenen Teile der Isolierschicht 29 als Maske die freiliegenden Teile der Polysiliziumschicht 28 bis auf eine vorgegebene Tiefe abgeätzt, wie in Fig. 10d dargestellt. Auf der Polysiliziumschicht 28 entstehen infolgedessen eine große Anzahl von Vorsprüngen.The portions of the insulating layer 29 that lie below the recessed portions of the hemispherical particle layer 14 are then etched to partially expose the polysilicon layer 28 , using the raised portions of the hemispherical particle layer 14 as a pattern mask. The exposed parts of the polysilicon layer 28 are then etched to a predetermined depth using the parts of the insulating layer 29 which are still present, as shown in FIG. 10d. As a result, a large number of protrusions are formed on the polysilicon layer 28 .

Nachdem die verbliebene Isolierschicht 29 entfernt ist, wer­ den zur Herstellung eines Kondensators auf die gesamte obere Fläche der Polysiliziumschicht 28 nacheinander eine dielek­ trische Schicht 16 und eine Belegungsschicht 17 aus Polysili­ zium aufgebracht, wie in Fig. 10e dargestellt.After the remaining insulating layer 29 is removed, the dielectric layer 16 and a coating layer 17 made of polysilicon are successively applied to the entire upper surface of the polysilicon layer 28 to produce a capacitor, as shown in FIG. 10e.

Bei der Herstellung von Halbleiterbaustein-Kondensatoren kann die Isolierung zwischen benachbarten Kondensatoren durch Ausführung eines Fotoätzverfahrens nach der Ausbildung des Kondensators oder unter Anwendung der folgenden erfindungsge­ mäßen Verfahren hergestellt werden.In the manufacture of semiconductor device capacitors can through the insulation between adjacent capacitors Execution of a photo etching process after training the Capacitor or using the following fiction be produced by the appropriate method.

Unter Bezugnahme auf Fig. 11a bis 131 wird nachstehend ein Beispiel für die Verfahren erläutert.An example of the methods is explained below with reference to FIGS. 11a to 131.

Auf einen Halbleiterbaustein mit Transistoren, versenkten Bitleitungen 36 und Kondensatorknotenkontakten wird zur Bil­ dung eines Kondensators eine Speicherknoten-Polysilizium­ schicht 38 aufgebracht. Die Speicherknoten-Polysilizium­ schicht 38 wird so abgeätzt, daß sie in den Kondensatorzonen teilweise erhalten bleibt, wie in Fig. 11a dargestellt. Dann wird eine Nitridschicht 39 auf den Baustein aufgebracht. Auf die Nitridschicht 39 wird zur Herstellung einer ebenen oberen Fläche eine Oxidschicht 40 aufgebracht, wie in Fig. 11b dar­ gestellt. Die Oxidschicht 40 wird dann abgeätzt, um die über der Speicherknoten-Polysiliziumschicht 38 liegenden Teile der Nitridschicht 39 freizulegen, wie in Fig. 11c dargestellt.A storage node polysilicon layer 38 is applied to a semiconductor device with transistors, buried bit lines 36 and capacitor node contacts to form a capacitor. The storage node polysilicon layer 38 is etched away so that it is partially preserved in the capacitor zones, as shown in Fig. 11a. A nitride layer 39 is then applied to the module. An oxide layer 40 is applied to the nitride layer 39 to produce a flat upper surface, as shown in FIG. 11b. The oxide layer 40 is then etched away to expose the portions of the nitride layer 39 overlying the storage node polysilicon layer 38 , as shown in FIG. 11c.

Die freiliegenden Teile der Nitridschicht 39 werden an­ schließend entfernt, um die Speicherknoten-Polysilizium­ schicht 38 freizulegen. Danach wird auf die gesamte freilie­ gende Oberfläche eine aus halbkugelförmigen Teilchen beste­ hende Polysiliziumschicht 41 so aufgebracht, daß sie abwech­ selnde Erhöhungen und Vertiefungen aufweist. Die Vertiefungen der aus halbkugelförmigen Teilchen bestehenden Schicht 41 werden dann mit einer Isolierschicht 42 ausgefüllt. Dabei bleiben die Spitzen aller Erhöhungen der aus halbkugelförmi­ gen Teilchen bestehenden Schicht 41 unbedeckt, wie in Fig. 11d dargestellt. Danach werden die freiliegenden erhöhten Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 41 sowie die Speicherknoten-Polysiliziumschicht 38 bis auf eine vorgegebene Tiefe abgeätzt, wobei die in die vertieften Teile der aus halbkugelförmigen Teilchen bestehenden Schicht 41 gefüllte Isolierschicht 42 als Maske verwendet wird, wie in Fig. 11e dargestellt. Dabei dient die in den Kondensator­ isolationszonen angeordnete Oxidschicht 40 als Ätzabstoppmit­ tel.The exposed portions of the nitride layer 39 are then removed to expose the storage node polysilicon layer 38 . Thereafter, a polysilicon layer 41 consisting of hemispherical particles consisting of hemispherical particles is applied so that it has alternating elevations and depressions. The depressions of the layer 41 consisting of hemispherical particles are then filled with an insulating layer 42 . The peaks of all ridges of the layer 41 consisting of hemispherical particles remain uncovered, as shown in FIG. 11d. Thereafter, the exposed raised portions of the layer 41 composed of hemispherical particles and the storage node polysilicon layer 38 are etched to a predetermined depth, using the insulating layer 42 filled in the recessed portions of the layer 41 composed of hemispherical particles as a mask, as in FIG . 11e shown. In this case, the oxide layer 40 arranged in the capacitor insulation zones serves as an etching stopper.

Nach Entfernung der verbliebenen Isolierschicht 42, der Oxid­ schicht 40 und der Nitridschicht 39 werden zur Herstellung eines Kondensators auf die gesamte obere Fläche nacheinander eine dielektrische Schicht 43 und eine Belegungsschicht 44 aus Polysilizium aufgebracht, wie in Fig. 11f dargestellt. After removal of the remaining insulating layer 42 , the oxide layer 40 and the nitride layer 39 , a dielectric layer 43 and a covering layer 44 made of polysilicon are applied to the entire upper surface in order to produce a capacitor, as shown in FIG. 11f.

In diesem Fall kann das Verfahren auch mit vorheriger Ein­ stellung des Ätzendpunkts in der Speicherknoten-Polysilizium­ schicht 38 durchgeführt werden, wie in den in Fig. 6a bis 6d und Fig. 7a bis 7d gezeigten Fällen.In this case, the method may also, with the prior position of the A Ätzendpunkts in the storage node poly layer carried out 38, as shown cases to 7d in the in Figs. 6a to 6d and FIG. 7a.

In den Zeichnungen bezeichnen die Bezugszahlen "31" ein Halb­ leitersubstrat, "32" eine Feldoxidschicht, "33" eine Quelle bzw. Senke, "34" ein Gate, "35" und "37" bezeichnen Oxid­ schichten und "36" bezeichnet eine Bitleitung.In the drawings, reference numerals " 31 " denote a semiconductor substrate, " 32 " a field oxide layer, " 33 " a source or sink, " 34 " a gate, " 35 " and " 37 " denote oxide layers and " 36 " denotes one Bit line.

Andererseits wird in Fig. 12a bis 12e eine weitere Verwendung des erfin­ dungsgemäßes Verfahren dargestellt.On the other hand, a further use of the method according to the invention is shown in FIGS . 12a to 12e.

Auf einen Halbleiterbaustein von der gleichen Konstruktion wie im obenerwähnten ersten Fall wird zur Bildung eines Kon­ densators eine Speicherknoten-Polysiliziumschicht 38 aufge­ bracht. Die Speicherknoten-Polysiliziumschicht 38 wird so ab­ geätzt, daß sie wie beim ersten Verfahren in den Kondensator­ zonen teilweise erhalten bleibt. Anstelle der Nitridschicht 39 im ersten Verfahren wird in diesem Fall eine Polysilizium­ schicht 45 auf den Baustein aufgebracht. Auf die Polysiliziumschicht 45 wird zur Herstellung einer ebenen obe­ ren Fläche eine Oxidschicht 40 aufgebracht, wie in Fig. 12a dargestellt. Die Oxidschicht 40 wird dann abgeätzt, um die über der Speicherknoten-Polysiliziumschicht 38 liegenden Teile der Polysiliziumschicht 45 freizulegen, wie in Fig. 12b dargestellt.On a semiconductor device of the same construction as in the above-mentioned first case, a storage node polysilicon layer 38 is applied to form a capacitor. The storage node polysilicon layer 38 is etched from such that it is partially preserved in the capacitor zones as in the first method. Instead of the nitride layer 39 in the first method, a polysilicon layer 45 is applied to the module in this case. An oxide layer 40 is applied to the polysilicon layer 45 to produce a flat upper surface, as shown in FIG. 12a. The oxide layer 40 is then etched away to expose the portions of the polysilicon layer 45 overlying the storage node polysilicon layer 38 , as shown in FIG. 12b.

Danach wird auf die gesamte freiliegende Oberfläche eine aus halbkugelförmigen Teilchen bestehende Polysiliziumschicht 41 so aufgebracht, daß sie abwechselnde Erhöhungen und Vertie­ fungen aufweist. Die Vertiefungen der aus halbkugelförmigen Teilchen bestehenden Schicht 41 werden dann mit einer Iso­ lierschicht 42 ausgefüllt. Dabei bleiben die Spitzen aller Erhöhungen der aus halbkugelförmigen Teilchen bestehenden Schicht 41 unbedeckt, wie in Fig. 12c dargestellt. Danach werden die freiliegenden erhöhten Teile der aus halbkugelför­ migen Teilchen bestehenden Schicht 41, die Polysilizium­ schicht 45 sowie die Speicherknoten-Polysiliziumschicht 38 bis auf eine vorgegebene Tiefe abgeätzt, wobei die in die vertieften Teile der aus halbkugelförmigen Teilchen bestehen­ den Schicht 41 gefüllte Isolierschicht 42 als Maske verwendet wird, wie in Fig. 12d dargestellt. Dabei dient die in den Kondensatorisolationszonen angeordnete Oxidschicht 40 als Ätzabstoppmittel.Thereafter, a polysilicon layer 41 consisting of hemispherical particles is applied to the entire exposed surface so that it has alternating elevations and depressions. The wells of the layer 41 consisting of hemispherical particles are then filled with an insulating layer 42 . The peaks of all elevations of the layer 41 consisting of hemispherical particles remain uncovered, as shown in FIG. 12c. Thereafter, the exposed elevated parts of the layer 41 consisting of hemispherical particles, the polysilicon layer 45 and the storage node polysilicon layer 38 are etched to a predetermined depth, the insulating layer 42 being filled in the recessed parts of the layer 41 consisting of hemispherical particles Mask is used as shown in Fig. 12d. The oxide layer 40 arranged in the capacitor insulation zones serves as an etching stopper.

Nach Entfernung der verbliebenen Isolierschicht 42 und der Oxidschicht 40 wird die Polysiliziumschicht 45 ohne Maske ab­ geätzt, um die in den Kondensatorisolationszonen liegenden Teile der Oxidschicht 37 freizulegen. Dann werden zur Her­ stellung eines Kondensators auf die gesamte obere Fläche nacheinander eine dielektrische Schicht 43 und eine Bele­ gungsschicht 44 aus Polysilizium aufgebracht, wie in Fig. 12e dargestellt.After removal of the remaining insulating layer 42 and the oxide layer 40 , the polysilicon layer 45 is etched off without a mask in order to expose the parts of the oxide layer 37 lying in the capacitor insulation zones. Then, a dielectric layer 43 and a coating layer 44 made of polysilicon are applied in succession to the manufacture of a capacitor on the entire upper surface, as shown in FIG. 12e.

In diesem Fall kann das Verfahren auch mit vorheriger Ein­ stellung des Ätzendpunkts in der Speicherknoten-Polysilizium­ schicht 38 durchgeführt werden, wie in den in Fig. 6a bis 6d und Fig. 7a bis 7d gezeigten Fällen.In this case, the method may also, with the prior position of the A Ätzendpunkts in the storage node poly layer carried out 38, as shown cases to 7d in the in Figs. 6a to 6d and FIG. 7a.

Unter Bezugnahme auf Fig. 13a bis 13e wird nachstehend ein weiteres Verfahren erläutert.Another method will be explained below with reference to Figs. 13a to 13e.

Auf einen Halbleiterbaustein mit Transistoren und versenkten Bitleitungen 36 wird eine Nitridschicht 46 aufgebracht, die dann so abgeätzt wird, daß sie in den Kondensatorzonen teil­ weise erhalten bleibt, wie in Fig. 13a dargestellt. Dann wird auf die gesamte Oberfläche eine Speicherknoten-Polysili­ ziumschicht 38 aufgebracht, um eine ebene obere Fläche herzu­ stellen. Die Speicherknoten-Polysiliziumschicht 38 wird dann abgeätzt, um die in den Kondensatorisolationszonen liegenden Teile der Nitridschicht 46 freizulegen, wie in Fig. 13b dar­ gestellt.On a semiconductor device with transistors and buried bit lines 36 , a nitride layer 46 is applied, which is then etched away so that it is partially preserved in the capacitor zones, as shown in Fig. 13a. Then, a storage node polysilicon layer 38 is applied to the entire surface to produce a flat upper surface. The storage node polysilicon layer 38 is then etched away to expose the portions of the nitride layer 46 located in the capacitor isolation zones, as shown in FIG. 13b.

Danach wird auf die gesamte freiliegende Oberfläche eine aus halbkugelförmigen Teilchen bestehende Polysiliziumschicht 41 so aufgebracht, daß sie abwechselnde Erhöhungen und Vertie­ fungen aufweist. Die Vertiefungen der aus halbkugelförmigen Teilchen bestehenden Schicht 41 werden dann mit einer Iso­ lierschicht 42 ausgefüllt. Dabei bleiben die Spitzen aller Erhöhungen der aus halbkugelförmigen Teilchen bestehenden Schicht 41 unbedeckt, wie in Fig. 13c dargestellt. Danach werden die freiliegenden erhöhten Teile der aus halbkugelför­ migen Teilchen bestehenden Schicht 41 und die Speicherknoten- Polysiliziumschicht 38 bis auf eine vorgegebene Tiefe abge­ ätzt, wobei die in die vertieften Teile der aus halbkugelför­ migen Teilchen bestehenden Schicht 41 gefüllte Isolierschicht 42 als Maske verwendet wird, wie in Fig. 11e dargestellt. Da­ bei dient die in den Kondensatorisolationszonen angeordnete Nitridschicht 46 als Ätzabstoppmittel.Thereafter, a polysilicon layer 41 consisting of hemispherical particles is applied to the entire exposed surface so that it has alternating elevations and depressions. The wells of the layer 41 consisting of hemispherical particles are then filled with an insulating layer 42 . The peaks of all elevations of the layer 41 consisting of hemispherical particles remain uncovered, as shown in FIG. 13c. Thereafter, the exposed elevated parts of the layer 41 consisting of hemispherical particles and the storage node polysilicon layer 38 are etched to a predetermined depth, the insulating layer 42 filled in the recessed parts of the layer 41 consisting of hemispherical particles being used as a mask, as shown in Fig. 11e. Since the nitride layer 46 arranged in the capacitor insulation zones serves as an etching stopper.

Nach Entfernung der verbliebenen Isolierschicht 42 und der Nitridschicht 46 werden zur Herstellung eines Kondensators auf die gesamte obere Fläche nacheinander eine dielektrische Schicht 43 und eine Belegungsschicht 44 aus Polysilizium auf­ gebracht, wie in Fig. 11f dargestellt.After removal of the remaining insulating layer 42 and the nitride layer 46 , a dielectric layer 43 and a covering layer 44 made of polysilicon are applied to the entire upper surface in order to produce a capacitor, as shown in FIG. 11f.

In diesem Fall kann das Verfahren auch mit vorheriger Ein­ stellung des Ätzendpunkts in der Speicherknoten-Polysilizium­ schicht 38 durchgeführt werden, wie in den in Fig. 6a bis 6d und Fig. 7a bis 7d gezeigten Fällen.In this case, the method may also, with the prior position of the A Ätzendpunkts in the storage node poly layer carried out 38, as shown cases to 7d in the in Figs. 6a to 6d and FIG. 7a.

Wie aus der obigen Beschreibung hervorgeht, kann man erfin­ dungsgemäß durch Verwendung einer aus halbkugelförmigen Teil­ chen bestehenden Schicht mit abwechselnden Erhöhungen und Vertiefungen oder einer Schicht, mit der die Vertiefungen einer aus halbkugelförmigen Teilchen bestehenden Schicht aus­ gefüllt werden, eine Mustermaske erhalten. Dadurch läßt sich eine Hyperfeinstruktur von etwa 0,1 µm herstellen. Da die mittlere Größe und die Dichte der Erhöhungen und Vertiefungen der aus halbkugelförmigen Teilchen bestehenden Schicht gesteuert werden können, ist die Mustergröße ebenfalls steuerbar.As can be seen from the above description, one can invent appropriately by using a hemispherical part Chen existing layer with alternating increases and Depressions or a layer with which the depressions a layer consisting of hemispherical particles  filled, received a sample mask. This allows create a hyperfine structure of about 0.1 µm. Since the medium size and the density of the ridges and valleys controlled the layer consisting of hemispherical particles the sample size is also controllable.

Ferner kann in Fällen, wo die vorliegende Erfindung auf Kon­ densatoren von Halbleiterspeicherelementen angewendet wird, die Kondensatorknotenfläche in Abhängigkeit von der Ätztiefe der Polysiliziumschicht vergrößert werden. Der abgeätzte Be­ reich der Polysiliziumschicht kann auch durch ein Ätzabstopp­ mittel kontrolliert werden, so daß eine ausreichende Konden­ satorknotenfläche bereitgestellt werden kann. Damit können superintegrierte Halbleiterspeicherelemente der nächsten Ge­ neration tatsächlich geschaffen werden.Furthermore, in cases where the present invention relates to Kon capacitors of semiconductor memory elements is used, the capacitor node area depending on the etching depth the polysilicon layer can be enlarged. The etched Be The polysilicon layer can also be rich by an etch stop medium controlled so that sufficient condensate can be provided on the node node. So that can next-generation super-integrated semiconductor memory devices generation can actually be created.

Zu Erläuterungszwecken wurden zwar verschiedene bevorzugte Ausführungsformen der Erfindung offenbart; der Fachmann wird aber erkennen, daß verschiedene Modifikationen, Zusätze und Substitutionen vorgenommen werden können, ohne vom Schutzum­ fang und vom Gedanken der Erfindung abzuweichen, wie sie in den beigefügten Patentansprüchen offenbart werden. Insbeson­ dere können Ausführungsformen der Erfindung miteinander kom­ biniert werden.Various preferred ones have been used for purposes of illustration Embodiments of the invention disclosed; the specialist becomes but recognize that various modifications, additions and Substitutions can be made without the protection catch and deviate from the idea of the invention, as in the appended claims. In particular Embodiments of the invention can come together be binated.

Claims (25)

1. Strukturierungsverfahren für einen Halbleiterbaustein, das die folgenden Schritte umfaßt:

• a) Aufbringen einer aus halbkugelförmigen Teilchen be­ stehenden Polysilizium-Schicht (3) bei einer Tempe­ ratur von etwa 560°C bis etwa 600°C und unter einem Druck von etwas 13,3 Pa bis etwa 200 Pa im Falle von SiH₄-Gas oder bei einer Tem­ peratur von etwa 570°C bis etwa 610°C und unter ei­ nem Druck von etwa 13,3 Pa bis etwa 200 Pa im Falle von Si₂H₆-Gas unter Anwendung eines LPCVD-Verfahrens (chemisches Niederdruck-Auf­ dampfverfahren) mit Erhöhungen und Vertiefungen auf eine erste zu ätzende Schicht (2), wobei die Ätzse­ lektivität zwischen der aus halbkugelförmigen Teil­ chen bestehende Schicht (3) und der ersten zu ät­ zenden Schicht (2) eins oder höher ist;
• b) teilweises Ausfüllen der Vertiefungen der aus halb­ kugelförmigen Teilchen bestehenden Schicht (3) mit einer zweiten Schicht (4), die eine höhere Ätzse­ lektivität als die aus halbkugelförmigen Teilchen bestehende Schicht (3) besitzt; und
• c) anistropes Abätzen der Erhöhungen der aus halbku­ gelförmigen Teilchen bestehenden Schicht (3), um die erste Schicht (2) freizulegen, wobei die zweite Schicht als Maske verwendet wird, und anschließen­ des anisotropes Abätzen der Teile der ersten Schicht (2), die unter den Erhöhungen gelegen haben.

1. Structuring method for a semiconductor device, comprising the following steps:

• a) Application of a polysilicon layer ( 3 ) consisting of hemispherical particles at a temperature of about 560 ° C. to about 600 ° C. and under a pressure of about 13.3 Pa to about 200 Pa in the case of SiH ₄ gas or at a temperature of about 570 ° C to about 610 ° C and under a pressure of about 13.3 Pa to about 200 Pa in the case of Si ₂ H ₆ gas using an LPCVD process (low pressure chemical pressure steaming method) with elevations and depressions on a first layer ( 2 ) to be etched, the etching selectivity between the layer ( 3 ) consisting of hemispherical particles and the first layer ( 2 ) to be etched being one or higher;
• b) partially filling the recesses of the layer consisting of semi-spherical particles ( 3 ) with a second layer ( 4 ) which has a higher etching selectivity than the layer consisting of semi-spherical particles ( 3 ); and
• c) anistropically etching off the elevations of the layer ( 3 ) consisting of hemispherical particles in order to expose the first layer ( 2 ), the second layer being used as a mask, and then anisotropically etching away the parts of the first layer ( 2 ) which have been below the increases.

2. Strukturierungsverfahren nach Anspruch 1, dadurch ge­ kennzeichnet, daß der Schritt (a) das Steuern der Auf­ bringungsdauer der aus halbkugelförmigen Teilchen beste­ henden Schicht (3) enthält, um einen gewünschten Abstand zwischen benachbarten Erhöhungen bzw. Vertiefungen die­ ser Schicht zu erzielen.2. Structuring method according to claim 1, characterized in that step (a) contains the control of the application time of the layer consisting of hemispherical particles ( 3 ) in order to achieve a desired distance between adjacent elevations or depressions of this layer. 3. Strukturierungsverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schritt (a) das Abätzen der aus halbkugelförmigen Teilchen bestehenden Schicht (3) nach dem Aufbringen enthält, um einen gewünschten Abstand zwischen benachbarten Erhöhungen bzw. Vertiefungen die­ ser Schicht zu erzielen.3. Structuring method according to claim 1 or 2, characterized in that step (a) includes the etching of the layer consisting of hemispherical particles ( 3 ) after application in order to achieve a desired distance between adjacent elevations or depressions of this layer. 4. Strukturierungsverfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Schritt (b) das Aufbringen der zweiten Schicht (4) auf die aus halbkugelförmigen Teil­ chen bestehenden Schicht (3) und das anschließende Abät­ zen der zweiten Schicht (4) enthält, so daß sie nur in den Vertiefungen der aus halbkugelförmigen Teilchen be­ stehenden Schicht (3) erhalten bleibt, um eine ge­ wünschte Maskengröße zu erzielen.4. Structuring method according to one of claims 1 to 3, characterized in that step (b) the application of the second layer ( 4 ) to the layer consisting of hemispherical particles chen ( 3 ) and the subsequent Abät zen the second layer ( 4 ) contains, so that it remains only in the wells of the layer consisting of hemispherical particles ( 3 ) is obtained in order to achieve a desired mask size. 5. Strukturierungsverfahren nach einem der Ansprüche 1 bis 4, wobei die aus halbkugelförmigen Teilchen bestehende Schicht (3) eine Ätzselektivität von eins aufweist; und in Schritt (c) ein kontinuierliches Abätzen der Erhöhun­ gen der aus halbkugelförmigen Teilchen bestehenden Schicht (3) sowie der ersten Schicht (2) bis auf eine vorgegebene Tiefe unter Verwendung der zweiten Schicht (4) als Maske erfolgt.5. Structuring method according to one of claims 1 to 4, wherein the layer ( 3 ) consisting of hemispherical particles has an etching selectivity of one; and in step (c) a continuous etching-off of the elevations of the layer ( 3 ) consisting of hemispherical particles and of the first layer ( 2 ) is carried out to a predetermined depth using the second layer ( 4 ) as a mask. 6. Strukturierungsverfahren für einen Halbleiterbaustein, das die folgenden Schritte umfaßt:

• a) Aufbringen einer aus halbkugelförmigen Teilchen be­ stehenden Polysilizium-Schicht (3) bei einer Tempe­ ratur von etwa 560°C bis etwa 600°C und unter einem Druck von etwas 13,3 Pa bis etwa 200 Pa im Falle von SiH₄-Gas oder bei einer Tem­ peratur von etwa 570°C bis etwa 610°C und unter ei­ nem Druck von etwa 13,3 Pa bis etwa 200 Pa im Falle von Si₂H₆-Gas unter Anwendung eines LPCVD-Verfahrens (chemisches Niederdruck-Auf­ dampfverfahren) mit Erhöhungen und Vertiefungen auf eine erste zu ätzende Schicht (5, 6) oder zweite Schicht (7), wobei die Ätzselektivität zwischen der aus halbkugelförmigen Teilchen bestehende Schicht (3) und der ersten zu ätzenden Schicht (5, 6) oder zweiten Schicht (7) höher als eins ist;
• b) anisotropes Abätzen der Teile der ersten Schicht (5, 6) oder zweiten Schicht (7), die unter den Ver­ tiefungen der aus halbkugelförmigen Teilchen beste­ henden Schicht (3) liegen, bis auf eine vorgegebene Tiefe, wobei die Erhöhungen der aus halbkugelförmi­ gen Teilchen bestehenden Schicht (3) als Maske ver­ wendet werden.

6. Structuring method for a semiconductor device, comprising the following steps:

• a) Application of a polysilicon layer ( 3 ) consisting of hemispherical particles at a temperature of about 560 ° C. to about 600 ° C. and under a pressure of about 13.3 Pa to about 200 Pa in the case of SiH ₄ gas or at a temperature of about 570 ° C to about 610 ° C and under a pressure of about 13.3 Pa to about 200 Pa in the case of Si ₂ H ₆ gas using an LPCVD process (low pressure chemical pressure steaming method) with elevations and depressions on a first layer ( 5 , 6 ) or second layer ( 7 ) to be etched, the etching selectivity between the layer ( 3 ) consisting of hemispherical particles and the first layer ( 5 , 6 ) or second to be etched Layer ( 7 ) is higher than one;
• b) anisotropic etching of the parts of the first layer ( 5 , 6 ) or second layer ( 7 ), which are below the deepening of the existing layer consisting of hemispherical particles ( 3 ), to a predetermined depth, the increases of the hemispherical layer consisting of particles ( 3 ) can be used as a mask.

7. Strukturierungsverfahren nach Anspruch 6, dadurch ge­ kennzeichnet, daß der Schritt (a) das Steuern der Auf­ bringungsdauer der aus halbkugelförmigen Teilchen beste­ henden Schicht (3) umfaßt, um einen gewünschten Abstand zwischen benachbarten Erhöhungen bzw. Vertiefungen die­ ser Schicht zu erzielen.7. Structuring method according to claim 6, characterized in that step (a) comprises controlling the application time of the layer consisting of hemispherical particles ( 3 ) in order to achieve a desired distance between adjacent elevations or depressions of this layer. 8. Strukturierungsverfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der Schritt (a) das Abätzen der aus halbkugelförmigen Teilchen bestehenden Schicht (3) nach dem Aufbringen enthält, um einen gewünschten Abstand zwischen benachbarten Erhöhungen bzw. Vertiefungen die­ ser Schicht zu erzielen.8. Structuring method according to claim 6 or 7, characterized in that step (a) includes the etching of the layer consisting of hemispherical particles ( 3 ) after application in order to achieve a desired distance between adjacent elevations or depressions of this layer. 9. Strukturierungsverfahren nach einem der Ansprüche 6 bis 8, wobei
vor dem Schritt (a) ein Aufbringen der zweiten Schicht (7) auf die erste zu ätzende Schicht (5) erfolgt, wobei die zweite Schicht (7) außerdem eine höhere Ätzselektivität aufweist als die erste Schicht (6);
in Schritt (a) das Aufbringen der aus halbkugelförmigen Teilchen bestehenden Schicht (3) mit Erhöhungen und Ver­ tiefungen auf die zweite zu ätzende Schicht (7) erfolgt, wobei die Ätzselektivität zwischen der aus halbkugelför­ migen Teilchen bestehende Schicht (3) und der zweiten Schicht (7) höher als eins ist; und
in Schritt (b) das Abätzen der Teile der zweiten Schicht (7), die unter den Vertiefungen der aus halbkugelförmi­ gen Teilchen bestehenden Schicht (3) liegen, erfolgt, um die erste Schicht (6) freizulegen, wobei die Erhöhungen der aus halbkugelförmigen Teilchen bestehenden Schicht (3) als Maske verwendet werden, und anschließend das anisotrope Abätzen der ersten zu ätzenden Schicht (6) erfolgt, wobei die Teile der zweiten Schicht, die unter den Erhöhungen gelegen haben, als Maske verwendet wer­ den. 9. Structuring method according to one of claims 6 to 8, wherein
before step (a), the second layer ( 7 ) is applied to the first layer ( 5 ) to be etched, the second layer ( 7 ) also having a higher etching selectivity than the first layer ( 6 );
in step (a), the layer ( 3 ) consisting of hemispherical particles is applied with elevations and depressions to the second layer ( 7 ) to be etched, the etching selectivity between the layer ( 3 ) consisting of hemispherical particles and the second layer ( 7 ) is higher than one; and
in step (b), the parts of the second layer ( 7 ) which lie under the depressions of the layer ( 3 ) consisting of hemispherical particles are etched away in order to expose the first layer ( 6 ), the elevations of the particles consisting of hemispherical existing layer ( 3 ) are used as a mask, and then the anisotropic etching of the first layer ( 6 ) to be etched is carried out, the parts of the second layer which were located under the elevations being used as a mask. 10. Verfahren zur Herstellung eines Halbleiterspeicherele­ ment-Kondensators unter Verwendung des Verfahrens nach einem der Ansprüche 1 bis 5, mit folgenden Schritten:

• a) Ausbildung eines Kondensatorknotenkontakts auf ei­ nem Halbleitersubstrat (11) mit Transistor und anschließendes Aufbringen einer Speicherknoten-Po­ lysiliziumschicht (13);
• b) Aufbringen der aus halbkugelförmigen Teilchen be­ stehenden Polysiliziumschicht (14) mit Erhöhungen und Vertiefungen auf die Speicherknoten-Polysilizi­ umschicht (13) als erste zu ätzende Schicht und an­ schließendes teilweises Ausfüllen der Vertiefungen der aus halbkugelförmigen Teilchen bestehenden Schicht (14) mit einer ausgleichenden Isolier­ schicht (15) als zweite Schicht;
• c) kontinuierliches Abätzen der Erhöhungen der aus halbkugelförmigen Teilchen bestehenden Schicht (14) sowie der unter den Erhöhungen liegenden Teile der Speicherknoten-Polysiliziumschicht (13) bis auf eine vorgegebene Tiefe, wobei die Isolierschicht (15) als Maske verwendet wird, so daß an der Spei­ cherknoten-Polysiliziumschicht (13) eine Vielzahl von Vorsprüngen entsteht, und
• d) Entfernen der Isolierschicht (15), dann nacheinan­ der erfolgendes Aufbringen einer dielektrischen Schicht (16) und einer Belegungsschicht aus Polysi­ lizium (17) auf die gesamte Oberfläche.

10. A method for producing a semiconductor memory element capacitor using the method according to one of claims 1 to 5, comprising the following steps:

• a) forming a capacitor node contact on egg nem semiconductor substrate ( 11 ) with transistor and subsequent application of a storage node Po lysilicon layer ( 13 );
• b) Application of the polysilicon layer ( 14 ) consisting of hemispherical particles with elevations and depressions to the storage node polysilicon layer ( 13 ) as the first layer to be etched and then partial filling of the depressions of the layer consisting of hemispherical particles ( 14 ) with a compensating layer Insulating layer ( 15 ) as a second layer;
• c) continuous etching of the elevations of the layer ( 14 ) consisting of hemispherical particles and of the parts of the storage node polysilicon layer ( 13 ) lying below the elevations to a predetermined depth, the insulating layer ( 15 ) being used as a mask, so that at the Storage node polysilicon layer ( 13 ) a plurality of protrusions is formed, and
• d) removing the insulating layer ( 15 ), then after the application of a dielectric layer ( 16 ) and a covering layer of polysilicon ( 17 ) to the entire surface.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß bei Verwendung einer Oxidschicht als ausgleichende Iso­ lierschicht (15) der Schritt (b) eine Wärmebehandlung der Oberfläche der aus halbkugelförmigen Teilchen beste­ henden Schicht (14) in einer oxidierenden Atmosphäre enthält, um einen gewünschten Abstand zwischen benach­ barten Erhöhungen bzw. Vertiefungen dieser Schicht zu erzielen.11. The method according to claim 10, characterized in that when using an oxide layer as a compensating insulating layer ( 15 ), step (b) comprises a heat treatment of the surface of the layer consisting of hemispherical particles ( 14 ) in an oxidizing atmosphere in order to achieve a desired To achieve distance between neighboring increases or depressions of this layer. 12. Verfahren nach Anspruch 10 oder 11, dadurch gekennzeich­ net, daß nach dem Entfernen der ausgleichenden Isolier­ schicht (15) der Schritt (d) das Aufbringen einer weite­ ren Polysiliziumschicht auf die Speicherknoten-Polysili­ ziumschicht (13) bis auf eine vorgegebene Dicke enthält, um die Form des Speicherknoten-Polysiliziums wiederher­ zustellen.12. The method according to claim 10 or 11, characterized in that after removal of the compensating insulating layer ( 15 ) step (d) the application of a further ren polysilicon layer on the storage node polysili layer ( 13 ) contains up to a predetermined thickness to restore the shape of the storage node polysilicon. 13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß vor dem Aufbringen der weiteren Polysiliziumschicht der Schritt (d) ferner zur Bildung einer Oxidschicht die thermische Oxidation der Oberfläche der Speicherknoten- Polysiliziumschicht (13) bis zu einer vorgegebenen Tiefe und die anschließende Entfernung der Oxidschicht ent­ hält.13. The method according to claim 12, characterized in that prior to the application of the further polysilicon layer, step (d) further to form an oxide layer, the thermal oxidation of the surface of the storage node polysilicon layer ( 13 ) to a predetermined depth and the subsequent removal of the oxide layer ent. 14. Verfahren zur Herstellung eines Halbleiterspeicherele­ ment-Kondensators unter Verwendung des Verfahrens nach einem der Ansprüche 1 bis 5, mit folgenden Schritten:

• a) Ausbildung eines Kondensatorknotenkontakts auf ei­ nem Halbleitersubstrat (11) mit Transistor, Ausbil­ dung eines Ätzabstoppmittels (21), welches das Halbleitersubstrat (11) mit dem darauf befindlichen Kondensator verbindet, und anschließendes Aufbrin­ gen einer Speicherknoten-Polysiliziumschicht (13);
• b) Aufbringen der aus halbkugelförmigen Teilchen be­ stehenden Polysiliziumschicht (14) mit Erhöhungen und Vertiefungen auf die Speicherknoten-Polysilizi­ umschicht (13) als erste zu ätzende Schicht und anschließendes teilweises Ausfüllen der Vertiefun­ gen der aus halbkugelförmigen Teilchen bestehenden Schicht (14) mit einer ausgleichenden Isolier­ schicht (15) als zweite Schicht;
• c) kontinuierliches Abätzen der Erhöhungen der aus halbkugelförmigen Teilchen bestehenden Schicht (14) sowie der unter den Erhöhungen liegenden Teile der Speicherknoten-Polysiliziumschicht (13), um das Ätzabstoppmittel (21) freizulegen, wobei die Iso­ lierschicht (15) als Maske verwendet wird, so daß an der Speicherknoten-Polysiliziumschicht (13) eine Vielzahl von Vorsprüngen entsteht, und
• d) Entfernen der Isolierschicht (15), dann nacheinan­ der erfolgendes Aufbringen einer dielektrischen Schicht (16) und einer Belegungsschicht aus Polysi­ liziumschicht (17) auf die gesamte Oberfläche.

14. A method for producing a semiconductor memory element capacitor using the method according to one of claims 1 to 5, comprising the following steps:

• a) forming a capacitor node contact on a semiconductor substrate ( 11 ) with a transistor, training an etching stopper ( 21 ) which connects the semiconductor substrate ( 11 ) with the capacitor located thereon, and subsequent application of a storage node polysilicon layer ( 13 );
• b) Application of the polysilicon layer ( 14 ) consisting of hemispherical particles with elevations and depressions to the storage node polysilicon layer ( 13 ) as the first layer to be etched and subsequent partial filling of the recesses of the layer consisting of hemispherical particles ( 14 ) with a compensating layer Insulating layer ( 15 ) as a second layer;
• c) continuous etching of the elevations of the layer ( 14 ) consisting of hemispherical particles and of the parts of the storage node polysilicon layer ( 13 ) lying underneath the elevations in order to expose the etching stopper ( 21 ), the insulating layer ( 15 ) being used as a mask, so that a plurality of protrusions are formed on the storage node polysilicon layer ( 13 ), and
• d) removing the insulating layer ( 15 ), then after the application of a dielectric layer ( 16 ) and a covering layer of polysilicon layer ( 17 ) on the entire surface.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Schritt (a) die Ausbildung einer Kittschicht (20) zwischen dem Halbleitersubstrat (11) und dem Ätzabstopp­ mittel (21) enthält, wobei die Kittschicht (20) so aus­ geführt ist, daß sie den Kontakt zwischen dem Halblei­ tersubstrat (11) und dem Ätzabstoppmittel (21) verbes­ sert.15. The method according to claim 14, characterized in that step (a) contains the formation of a kit layer ( 20 ) between the semiconductor substrate ( 11 ) and the etch stop means ( 21 ), the kit layer ( 20 ) being carried out in such a way that it improves the contact between the semiconductor substrate ( 11 ) and the etching stopper ( 21 ). 16. Verfahren zur Herstellung eines Halbleiterspeicherele­ ment-Kondensators nach Anspruch 14, dadurch gekennzeich­ net, daß der Schritt (a) die Ausbildung einer Knoten-Po­ lysiliziumschicht (22) unter dem Ätzabstoppmittel (21) enthält.16. A method for producing a semiconductor memory element capacitor according to claim 14, characterized in that step (a) includes the formation of a node-polysilicon layer ( 22 ) under the etch stopper ( 21 ). 17. Verfahren nach einem der Ansprüche 14, 15 oder 16, dadurch gekenn­ zeichnet, daß das Ätzabstoppmittel (21) ein Metall mit hohem Schmelzpunkt oder eine Metallverbindung mit hohem Schmelzpunkt ist.17. The method according to any one of claims 14, 15 or 16, characterized in that the etching stopper ( 21 ) is a metal with a high melting point or a metal compound with a high melting point. 18. Verfahren zur Herstellung eines Halbleiterspeicherele­ ments mit Transistoren, versenkten Bitleitungen (36) und Kondensatorknotenkontakten, unter Verwendung des Verfah­ rens nach einem der Ansprüche 1 bis 5, mit folgenden Schritten:

• a) Aufbringen einer Speicherknoten-Polysiliziumschicht (38) auf das Halbleiterspeicherelement und an­ schließendes Abätzen, so daß die Speicherknoten-Po­ lysiliziumschicht (38) in Kondensatorzonen teil­ weise erhalten bleibt;
• b) Aufbringen einer Nitridschicht (39) auf die gesamte Oberfläche und anschließendes Aufbringen einer Oxidschicht (40) auf die Nitridschicht (39) zum Einebnen der Gesamtoberfläche;
• c) Abätzen der Oxidschicht, um die Teile der Nitrid­ schicht (39) freizulegen, die über der erhalten ge­ bliebenen Speicherknoten-Polysiliziumschicht (38) liegen;
• d) Entfernen der freiliegenden Teile der Nitridschicht (39), um das Speicherknoten-Polysilizium (38) als erste zu ät­ zende Schicht frei­ zulegen, danach Aufbringen einer aus halbkugelför­ migen Teilchen bestehenden Polysiliziumschicht (41) mit Erhöhungen und Vertiefungen auf die gesamte Oberfläche und teil­ weises Ausfüllen der Vertiefungen der aus halbku­ gelförmigen Teilchen bestehenden Schicht (41) mit einer Isolierschicht (42) als zweite Schicht;
• e) kontinuierliches Abätzen der Erhöhungen der aus halbkugelförmigen Teilchen bestehenden Schicht (41) und der unter den Erhöhungen liegenden Teile der Speicherknoten-Polysiliziumschicht (38) bis auf eine vorgegebenen Tiefe unter Verwendung der Iso­ lierschicht (42) als Maske, so daß an der Speicher­ knoten-Polysiliziumschicht (38) eine Vielzahl von Vorsprüngen entsteht; und
• f) Entfernen der Isolierschicht (42), der Oxidschicht (40) und der Nitridschicht (39), dann nacheinander erfolgendes Aufbringen einer dielektrischen Schicht (43) und einer Belegungsschicht (44) aus Polysili­ zium auf die gesamte Oberfläche.

18. A method for producing a semiconductor memory element with transistors, buried bit lines ( 36 ) and capacitor node contacts, using the method according to one of claims 1 to 5, with the following steps:

• a) applying a storage node polysilicon layer ( 38 ) on the semiconductor memory element and subsequent etching, so that the storage node Po lysilicon layer ( 38 ) is partially preserved in capacitor zones;
• b) applying a nitride layer ( 39 ) to the entire surface and then applying an oxide layer ( 40 ) to the nitride layer ( 39 ) to flatten the entire surface;
• c) etching the oxide layer to expose the portions of the nitride layer ( 39 ) that overlie the surviving storage node polysilicon layer ( 38 );
• d) removing the exposed parts of the nitride layer ( 39 ) in order to expose the storage node polysilicon ( 38 ) as the first layer to be etched, then applying a polysilicon layer ( 41 ) consisting of hemispherical particles with elevations and depressions on the entire surface and partially filling the recesses of the layer consisting of hemispherical particles ( 41 ) with an insulating layer ( 42 ) as a second layer;
• e) continuous etching of the elevations of the layer ( 41 ) consisting of hemispherical particles and the parts of the storage node polysilicon layer ( 38 ) lying below the elevations to a predetermined depth using the insulating layer ( 42 ) as a mask, so that at the memory node polysilicon layer ( 38 ) forms a plurality of protrusions; and
• f) removing the insulating layer ( 42 ), the oxide layer ( 40 ) and the nitride layer ( 39 ), then successively applying a dielectric layer ( 43 ) and a covering layer ( 44 ) made of polysilicon on the entire surface.

19. Verfahren zur Herstellung eines Halbleiterspeicherele­ ments mit Transistoren, versenkten Bitleitungen und Kon­ densatorknotenkontakten unter Verwendung des Verfahrens nach einem der Ansprüche 1 bis 5, mit folgenden Schrit­ ten:

• a) Aufbringen einer Speicherknoten-Polysiliziumschicht (38) auf das Halbleiterspeicherelement und an­ schließendes Abätzen, so daß die Polysilizium­ schicht (38) in Kondensatorzonen teilweise erhalten bleibt;
• b) Aufbringen einer Polysiliziumschicht (45) auf die gesamte Oberfläche und anschließendes Aufbringen einer Oxidschicht (40) auf die Polysiliziumschicht (45) zum Einebnen der Gesamtoberfläche;
• c) Abätzen der Oxidschicht (40), um die Teile der Po­ lysiliziumschicht (45) freizulegen, die über der erhalten gebliebenen Speicherknoten-Polysilizium­ schicht (38) liegen;
• d) Aufbringen der aus halbkugelförmigen Teilchen be­ stehenden Polysiliziumschicht (41) mit Erhöhungen und Vertiefungen auf die gesamte Oberfläche als er­ ste zu ätzende Schicht und anschließendes teilwei­ ses Ausfüllen der Vertiefungen der aus halbkugel­ förmigen Teilchen bestehenden Schicht mit einer Isolierschicht (42) als zweite Schicht;
• e) kontinuierliches Abätzen der Erhöhungen der aus halbkugelförmigen Teilchen bestehenden Schicht (41) und der entsprechenden Teile der Polysilizium­ schicht (45) und der Speicherknoten-Polysilizium­ schicht (38) unter den Erhöhungen bis auf eine vor­ gegebene Tiefe, wobei die Isolierschicht (42) als Maske verwendet wird, so daß an der Speicherknoten- Polysiliziumschicht (38) eine Vielzahl von Vor­ sprüngen entsteht; und
• f) Entfernen der Isolierschicht (42) und der Oxid­ schicht (40), Abätzen der Polysiliziumschicht (45), um eine weitere, in den Kondensatorisolationszonen liegende Oxidschicht (37) freizulegen, und dann nacheinander erfolgendes Aufbringen einer dielek­ trischen Schicht (43) und einer Belegungsschicht (44) aus Polysilizium auf die gesamte Oberfläche.

19. A method for producing a semiconductor memory element with transistors, buried bit lines and capacitor node contacts using the method according to one of claims 1 to 5, with the following steps:

• a) applying a storage node polysilicon layer (38) to the semiconductor memory element and of closing etching such that the polysilicon layer remains (38) into capacitor zones partially;
• b) applying a polysilicon layer ( 45 ) to the entire surface and then applying an oxide layer ( 40 ) to the polysilicon layer ( 45 ) to flatten the entire surface;
• c) etching the oxide layer ( 40 ) to expose the portions of the polysilicon layer ( 45 ) overlying the remaining storage node polysilicon layer ( 38 );
• d) applying the polysilicon layer ( 41 ) consisting of hemispherical particles with elevations and depressions to the entire surface as the first layer to be etched and then partially filling the depressions of the layer consisting of hemispherical particles with an insulating layer ( 42 ) as a second layer ;
• e) continuous etching of the elevations of the layer ( 41 ) consisting of hemispherical particles and the corresponding parts of the polysilicon layer ( 45 ) and the storage node polysilicon layer ( 38 ) under the elevations to a predetermined depth, the insulating layer ( 42 ) is used as a mask, so that on the storage node polysilicon layer ( 38 ) a plurality of jumps occurs before; and
• f) removing the insulating layer ( 42 ) and the oxide layer ( 40 ), etching the polysilicon layer ( 45 ) to expose another oxide layer ( 37 ) lying in the capacitor insulation zones, and then successively applying a dielectric layer ( 43 ) and a coating layer ( 44 ) made of polysilicon on the entire surface.

20. Verfahren zur Herstellung eines Halbleiterspeicherele­ ments mit Transistoren, versenkten Bitleitungen (36) und Kondensatorknotenkontakten unter Verwendung des Verfah­ ren nach einem der Ansprüche 1 bis 5, mit folgenden Schritten:

• a) Aufbringen einer Nitridschicht (46) auf das Halb­ leiterspeicherelement und anschließendes Abätzen, so daß die Nitridschicht (46) nur in Kondensator­ isolationszonen erhalten bleibt;
• b) Aufbringen einer Speicherknoten-Polysiliziumschicht (38) als er­ ste zu ätzende Schicht auf die gesamte Oberfläche, um diese einzueb­ nen, und anschließendes Abätzen der Speicherknoten- Polysiliziumschicht (38), um die in den Kondensatorisolationszonen liegende Nitridschicht (46) freizulegen;
• c) Aufbringen der aus halbkugelförmigen Teilchen be­ stehenden Polysiliziumschicht (41) mit Erhöhungen und Vertiefungen auf die gesamte Oberfläche und anschließendes teilwei­ ses Ausfüllen der Vertiefungen der aus halbkugel­ förmigen Teilchen bestehenden Schicht mit einer Isolierschicht (42) als zweite Schicht;
• d) kontinuierliches Abätzen der Erhöhungen der aus halbkugelförmigen Teilchen bestehenden Schicht (41) und der unter den Erhöhungen liegenden Teile der Speicherknoten-Polysiliziumschicht (38) bis auf eine vorgegeben Tiefe unter Verwendung der Isolier­ schicht (42) als Maske, so daß an der Speicherkno­ ten-Polysiliziumschicht (38) eine Vielzahl von Vor­ sprüngen entsteht; und
• e) Entfernen der Isolierschicht (42) und der Nitrid­ schicht (46), dann nacheinander erfolgendes Auf­ bringen einer dielektrischen Schicht (43) und einer Belegungsschicht (44) aus Polysilizium auf die ge­ samte Oberfläche.

20. A method for producing a semiconductor memory element with transistors, recessed bit lines ( 36 ) and capacitor node contacts using the method according to one of claims 1 to 5, with the following steps:

• a) applying a nitride layer ( 46 ) on the semiconductor memory element and subsequent etching, so that the nitride layer ( 46 ) is preserved only in capacitor isolation zones;
• b) applying a storage node polysilicon layer ( 38 ) as the first layer to be etched to level the entire surface and then etching away the storage node polysilicon layer ( 38 ) to expose the nitride layer ( 46 ) located in the capacitor isolation zones;
• c) applying the polysilicon layer ( 41 ) consisting of hemispherical particles with elevations and depressions to the entire surface and then partially filling the depressions of the layer consisting of hemispherical particles with an insulating layer ( 42 ) as a second layer;
• d) continuous etching of the elevations of the layer consisting of hemispherical particles ( 41 ) and of the parts of the storage node polysilicon layer ( 38 ) lying below the elevations to a predetermined depth using the insulating layer ( 42 ) as a mask, so that at the storage node ten polysilicon layer ( 38 ) a plurality of cracks occurs before; and
• e) removing the insulating layer ( 42 ) and the nitride layer ( 46 ), then successively applying a dielectric layer ( 43 ) and an overlay layer ( 44 ) made of polysilicon to the entire surface.

21. Verfahren nach einem der Ansprüche 18, 19 oder 20, dadurch gekenn­ zeichnet, daß das Speicherknoten-Polysilizium (38) an seinem unteren Ende durch ein Ätzabstoppmittel begrenzt wird, so daß das Abätzen des Speicherknoten-Polysilizi­ ums (38) beendet wird, sobald das Ätzabstoppmittel frei­ gelegt ist.21. The method according to any one of claims 18, 19 or 20, characterized in that the storage node polysilicon ( 38 ) is limited at its lower end by an etching stopper, so that the etching of the storage node polysilicon ( 38 ) is ended, as soon as the etching stopper is exposed. 22. Verfahren nach einem der Ansprüche 18, 19 oder 20, dadurch gekenn­ zeichnet, daß das Speicherknoten-Polysilizium (38) eine Doppelschichtstruktur aufweist, bei der ein Ätzabstopp­ mittel zwischen zwei Polysiliziumschichten eingelagert ist, so daß das Abätzen des Speicherknoten-Polysiliziums (38) beendet wird, sobald das Ätzabstoppmittel freige­ legt ist.22. The method according to any one of claims 18, 19 or 20, characterized in that the storage node polysilicon ( 38 ) has a double-layer structure in which an etching stopper is sandwiched between two polysilicon layers, so that the etching of the storage node polysilicon ( 38 ) is ended as soon as the etching stopper is exposed. 23. Verfahren zur Herstellung eines Halbleiterspeicherele­ ment-Kondensators unter Verwendung des Verfahrens nach einem der Ansprüche 6 bis 9, mit folgenden Schritten:

• a) Ausbildung eines Kondensatorknotenkontakts auf einem Halbleitersubstrat mit Transistor und Auf­ bringen einer Polysiliziumschicht (24), die auf dem Halbleitersubstrat (11) einen Kontakt bildet;
• b) Aufbringen einer Isolierschicht (25) auf die Po­ lysiliziumschicht (24) und anschließende Ausbil­ dung der aus halbkugelförmigen Teilchen bestehen­ den Polysiliziumschicht (14) mit Erhöhungen und Vertiefungen auf der Isolierschicht (25);
• c) anisotropes Abätzen der Teile der Isolierschicht (25), die unter den Vertiefungen der aus halbku­ gelförmigen Teilchen bestehenden Schicht (14) liegen, um die Polysiliziumschicht (24) freizule­ gen, wobei die Erhöhungen der aus halbkugelförmi­ gen Teilchen bestehenden Schicht (14) als Maske verwendet werden, so daß an der Isolierschicht (25) eine Vielzahl von Vorsprüngen entsteht;
• d) Ausfüllen der geätzten Teile der Isolierschicht (25) mit einer weiteren Polysiliziumschicht (26) und anschließendes Freilegen der Oberfläche der Isolierschicht (25); und
• e) Entfernen der Isolierschicht (25), dann nachein­ ander erfolgendes Aufbringen einer dielektrischen Schicht (16) und einer Belegungsschicht (17) aus Polysilizium auf die gesamte Oberfläche.

23. A method for producing a semiconductor memory element capacitor using the method according to one of claims 6 to 9, comprising the following steps:

• a) forming a capacitor node contact on a semiconductor substrate with transistor and bringing on a polysilicon layer ( 24 ) which forms a contact on the semiconductor substrate ( 11 );
• b) applying an insulating layer ( 25 ) to the polysilicon layer ( 24 ) and subsequent formation of the hemispherical particles, the polysilicon layer ( 14 ) with elevations and depressions on the insulating layer ( 25 );
• c) anisotropic etching of the parts of the insulating layer ( 25 ) which lie under the depressions of the layer consisting of hemispherical particles ( 14 ) in order to expose the polysilicon layer ( 24 ), the elevations of the layer consisting of hemispherical particles ( 14 ) be used as a mask, so that a multiplicity of projections is formed on the insulating layer ( 25 );
• d) filling the etched parts of the insulating layer ( 25 ) with a further polysilicon layer ( 26 ) and then exposing the surface of the insulating layer ( 25 ); and
• e) removing the insulating layer ( 25 ), then successively applying a dielectric layer ( 16 ) and a covering layer ( 17 ) made of polysilicon on the entire surface.

24. Verfahren zur Herstellung eines Halbleiterspeicherele­ ment-Kondensators unter Verwendung des Verfahrens nach einem der Ansprüche 6 bis 9, mit folgenden Schritten:

• a) Ausbildung eines Kondensatorknotenkontakts auf ei­ nem Halbleitersubstrat (11) mit Transistor, nach­ einander erfolgende Ausbildung einer Knoten-Polysi­ liziumschicht und eines Ätzabstoppmittels auf dem Halbleitersubstrat und anschließendes Aufbringen einer Speicherknoten-Polysiliziumschicht (24);
• b) Aufbringen einer Isolierschicht (25) auf die Spei­ cherknoten-Polysiliziumschicht und anschließende Ausbildung der aus halbkugelförmigen Teilchen be­ stehenden Polysiliziumschicht (14) mit Erhöhungen und Vertiefungen auf der Isolierschicht (25);
• c) anisotropes Abätzen der Teile der Isolierschicht (25), die unter den Vertiefungen der aus halbkugel­ förmigen Teilchen bestehenden Schicht (14) liegen, um die Speicherknoten-Polysiliziumschicht (24) freizulegen, wobei die Erhöhungen der aus halbku­ gelförmigen Teilchen bestehenden Schicht (14) als Maske verwendet werden, so daß an der Isolier­ schicht (25) eine Vielzahl von Vorsprüngen entsteht;
• d) Aufbringen einer Polysiliziumschicht (27) auf die gesamte Oberfläche und anschießendes anisotropes Abätzen der Polysiliziumschicht (27), um die obere Fläche der Isolierschicht (25) so freizulegen, daß die Polysiliziumschicht in Form von Seitenwänden an einander gegenüberliegenden Seitenflächen jedes Vorsprungs der Isolierschicht erhalten bleibt; und
• e) Entfernen der Isolierschicht (25), um das Speicher­ knoten-Polysilizium (24) freizulegen, dann nachein­ ander erfolgendes Aufbringen einer dielektrischen Schicht (16) und, einer Belegungsschicht aus Polysi­ lizium (17) auf die gesamte Oberfläche.

24. A method for producing a semiconductor memory element capacitor using the method according to one of claims 6 to 9, comprising the following steps:

• a) formation of a capacitor node contact on a semiconductor substrate ( 11 ) with transistor, successive formation of a node polysilicon layer and an etch stopper on the semiconductor substrate and subsequent application of a storage node polysilicon layer ( 24 );
• b) applying an insulating layer ( 25 ) to the storage node polysilicon layer and then forming the polysilicon layer ( 14 ) consisting of hemispherical particles with elevations and depressions on the insulating layer ( 25 );
• c) anisotropic etching of the parts of the insulating layer ( 25 ) which lie under the depressions of the layer ( 14 ) consisting of hemispherical particles in order to expose the storage node polysilicon layer ( 24 ), the elevations of the layer consisting of hemispherical particles ( 14 ) are used as a mask, so that a plurality of projections is formed on the insulating layer ( 25 );
• d) applying a polysilicon layer ( 27 ) to the entire surface and then anisotropically etching away the polysilicon layer ( 27 ) to expose the upper surface of the insulating layer ( 25 ) so that the polysilicon layer in the form of side walls on opposite side faces of each projection of the insulating layer is obtained remains; and
• e) Removing the insulating layer ( 25 ) to expose the storage node polysilicon ( 24 ), then successively applying a dielectric layer ( 16 ) and, an overlay layer of polysilicon ( 17 ) on the entire surface.

25. Verfahren zur Herstellung eines Halbleiterspeicherele­ ment-Kondensators unter Verwendung des Verfahrens nach einem der Ansprüche 6 bis 9, mit folgenden Schritten:

• a) Ausbildung eines Kondensatorknotens auf einem Halb­ leitersubstrat (11) mit Transistor und anschließen­ des Aufbringen einer Speicherknoten-Polysilizium­ schicht (28);
• b) Aufbringen einer Isolierschicht (29) auf die Spei­ cherknoten-Polysiliziumschicht (28) und anschlie­ ßende Ausbildung der aus halbkugelförmigen Teilchen bestehenden Polysiliziumschicht (14) mit Erhöhungen und Vertiefungen auf der Isolierschicht (29);
• c) anisotropes Abätzen der Teile der Isolierschicht (29), die unter den Vertiefungen der aus halbkugel­ förmigen Teilchen bestehenden Schicht (14) liegen, um die Speicherknoten-Polysiliziumschicht (28) freizulegen, wobei die Erhöhungen der aus halbku­ gelförmigen Teilchen bestehenden Schicht (14) als Maske verwendet werden, so daß an der Isolier­ schicht (29) eine Vielzahl von Vorsprüngen entsteht;
• d) Abätzen der freiliegenden Teilchen des Speicherkno­ ten-Polysiliziums (28) bis auf eine vorgegebenen Tiefe unter Verwendung der Vorsprünge der Isolier­ schicht (29) als Maske; und
• e) Entfernen der Isolierschicht (29), dann nacheinan­ der erfolgendes Aufbringen einer dielektrischen Schicht (16) und einer Belegungsschicht (17) aus Polysilizium auf die gesamte Oberfläche.

25. A method for producing a semiconductor memory element capacitor using the method according to one of claims 6 to 9, comprising the following steps:

• a) Forming a capacitor node on a semiconductor substrate ( 11 ) with transistor and connecting the application of a storage node polysilicon layer ( 28 );
• b) applying an insulating layer ( 29 ) to the storage node polysilicon layer ( 28 ) and then forming the polysilicon layer ( 14 ) consisting of hemispherical particles with elevations and depressions on the insulating layer ( 29 );
• c) anisotropically etching away the parts of the insulating layer ( 29 ) which lie under the depressions of the layer ( 14 ) consisting of hemispherical particles in order to expose the storage node polysilicon layer ( 28 ), the elevations of the layer consisting of hemispherical particles ( 14 ) are used as a mask, so that a plurality of projections is formed on the insulating layer ( 29 );
• d) etching the exposed particles of the storage node polysilicon ( 28 ) to a predetermined depth using the projections of the insulating layer ( 29 ) as a mask; and
• e) removing the insulating layer ( 29 ), then after the application of a dielectric layer ( 16 ) and a covering layer ( 17 ) made of polysilicon on the entire surface.