DE4211052C1 - Power FET mfr. using angled ion implantation beam - forming asymmetrical insulation zone in contact layer applied to surface of channel layer beneath gate metallisation - Google Patents

Power FET mfr. using angled ion implantation beam - forming asymmetrical insulation zone in contact layer applied to surface of channel layer beneath gate metallisation

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Abstract

The power FET, having a channel layer (1) and highly doped source and drain contact layers (2) with an applied metallisation, is mfd. by initial formation of the channel layer (1) on the surface of a semiconductor wafer, followed by formation of the contact layer (2) and an auxiliary dielectric layer (4). The latter is etched via a mask for exposing the area of the contact layer (2) used for the transistor gate, prior to ion implantation via an ion implantation beam at an angle to the surface of the contact layer (2), to provide an asymmetrical insulation zone (11). The gate metallisation insulated from the source and drain metallisation is provided via a spacer technique. ADVANTAGE - Ensures min. source resistance and min. gate-drain capacitance, for high power and low noise.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Her­ stellung eines Feldeffekttransistors, insbesondere eines HEMT mit kleinem Source-Widerstand.The present invention relates to a method for manufacturing position of a field effect transistor, in particular a HEMT with a small source resistance.

Bei einem FET, insbesondere einem HEMT, ist für große Leistung und zur Erzielung geringen Rauschens der Source-Widerstand als parasitärer Widerstand des Transistors zu minimieren. Aus US-PS 49 61 194 ist ein HEMT bekannt, bei dem eine hochdotierte n⁺-Deckschicht aus InGaAs eingesetzt wird, die einerseits ge­ stattet, einen relativ niedrigen Source-Widerstand zu er­ halten, die andererseits zugleich gestattet, als Kontaktmetall für Source und Drain ein Metall zu verwenden, das nicht mit dieser n⁺-Deckschicht legiert werden muß. Deshalb kann das­ selbe Metall auch für den Gate-Kontakt verwendet werden. In dieser US-Patentschrift wird auch erwähnt, daß unter anderem WSi als Metall für solche Art von Ohm- und Schottky-Kontakt verwendet werden kann. In der Veröffentlichung in IBM Techn. Discl. Bulletin 28, 916 bis 917 (1985) ist ein selbstjustierter MESFET angegeben. Bei diesem MESFET ist auf einem Substrat aus semiisolierendem GaAs eine Kanalschicht aufgebracht, die aus GaAs besteht. Auf dieser Kanalschicht befindet sich die Gate-Metallisierung zwischen Seitenspacern, die diese Metallisierung von einer sich nach außen an die Spacer an­ schließenden Schichtfolge aus einer Kontaktschicht aus GaAs, einer Metall-Kontaktschicht und einer Isolationsschicht aus Siliziumdioxid isolieren. Ein zugehöriges Herstellungsver­ fahren ist angegeben.An FET, especially a HEMT, is great for performance and to achieve low noise the source resistance as to minimize parasitic resistance of the transistor. Out US-PS 49 61 194 a HEMT is known in which a highly doped n⁺ top layer made of InGaAs is used, on the one hand ge allows a relatively low source resistance hold, which on the other hand allows at the same time, as a contact metal use a metal for source and drain that is not compatible with this n⁺ cover layer must be alloyed. That's why it can same metal can also be used for the gate contact. In this U.S. patent also mentions that, among others WSi as metal for such type of ohm and Schottky contact can be used. In the publication in IBM Techn. Discl. Bulletin 28, 916 to 917 (1985) is a self-aligned MESFET specified. This MESFET is out on a substrate semi-insulating GaAs applied a channel layer made of GaAs exists. The is on this channel layer Gate metallization between side spacers that this Metallization from one to the outside of the spacer closing layer sequence from a contact layer made of GaAs, a metal contact layer and an insulation layer Isolate silicon dioxide. An associated manufacturing ver driving is specified.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Feldeffekttransistors, insbesondere eines HEMT, mit minimiertem Source-Widerstand und minimierter Gate- Drain-Kapazität anzugeben.The object of the present invention is to provide a method for Manufacture of a field effect transistor, in particular one HEMT, with minimized source resistance and minimized gate  Specify drain capacity.

Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 gelöst. Weitere Ausgestaltungen dieses Ver­ fahrens ergeben sich aus den abhängigen Ansprüchen.This task is accomplished with the method with the characteristics of Claim 1 solved. Further refinements of this ver driving result from the dependent claims.

Es folgt eine Beschreibung des erfindungsgemäßen Verfahrens anhand der Fig. 1 bis 20.The method according to the invention is described with reference to FIGS. 1 to 20.

Fig. 1 bis 12 zeigen den Querschnitt eines erfindungsgemäß hergestellten FET jeweils nach verschiedenen Ver­ fahrensschritten. Figs. 1 to 12 show the cross section of a FET according to the invention in each case according to different method steps Ver.

Fig. 13 bis 20 zeigen eine alternative Ausführungsform des erfindungsgemäßen Verfahrens entsprechend den Fig. 6 bis 12. Fig. 13 to 20 show an alternative embodiment of the method according to the invention corresponding to FIGS. 6 to 12.

Das erfindungsgemäße Herstellungsverfahren benutzt als Metall für die Metallisierungen einheitlich ein hochtemperaturstabiles Metall, vorzugsweise Wolframsilizid, das eine lange Lebens­ dauer des Transistors garantiert. Als Kontaktschicht, die für einen niederohmigen Übergang zwischen dem Halbleitermaterial und dieser Metallisierung aufgebracht wird, wird ein Material benutzt, das ein Einlegieren der Kontakte für Source und Drain nicht erforderlich macht. Vorteilhaft ist insbesondere InGaAs mit einer für einen ausreichend niedrigen Übergangswiderstand ausreichend hohen Dotierung.The manufacturing method according to the invention uses as metal uniformly a high temperature stable for the metallizations Metal, preferably tungsten silicide, which has a long life guaranteed duration of the transistor. As a contact layer for a low-resistance transition between the semiconductor material and this metallization is applied becomes a material uses an alloying of the contacts for source and drain does not require. InGaAs is particularly advantageous with one for a sufficiently low contact resistance sufficiently high doping.

Eine konkrete Ausführungsform des Verfahrens ist in den Fig. 1 bis 12 dargestellt. Zunächst wird der Kanalbereich herge­ stellt, indem entweder eine Kanalschicht 1 aufgewachsen wird oder eine solche Schicht an der Oberfläche einer Halbleiter­ scheibe ausgebildet wird. Auf dieser Kanalschicht 1 wird eine Kontaktschicht 2 aus Halbleitermaterial aufgewachsen. Diese Kontaktschicht 2 dient dazu, einen ausreichend niederohmigen Übergang zwischen einem aufzubringenden Metall und dem Halb­ leitermaterial herzustellen. Zu diesem Zweck ist diese Kontaktschicht 2 hoch z. B. n-leitend dotiert. Als Material eignet sich InGaAs, in das eine Metallisierung aus Wolfram­ silizid nicht einlegiert zu werden braucht. Das für die Metallisierungen vorgesehene Metall (z. B. Wolframsilizid) wird in dem nachfolgenden und in Fig. 2 dargestellten Ver­ fahrensschritt ganz flächig als Metallisierungsschicht 30 auf­ gebracht. Diese Metallisierungsschicht 30 wird z. B. 100 nm dick aufgebracht. In dem nächsten Verfahrensschritt, der in Fig. 3 gezeigt ist, wird auf die Metallisierungsschicht 30 eine Dielektrikumschicht 4 aus z. B. SiN etwa 300 nm dick auf­ gebracht. (Diese Dielektrikumschicht wird im Hauptanspruch mit der nicht auf dieses Ausführungsbeispiel eingeschränkten all­ gemeinen Bezeichnung "Hilfsschicht" bekannt.) Eine Maske 5 wie in Fig. 4 eingezeichnet wird mittels einer normalen Foto­ technik hergestellt. Dabei ist von Vorteil, daß die Schicht­ folge bis einschließlich der Dielektrikumschicht 4 eine ebene Oberfläche aufweist, so daß z. B. mittels eines i-Line-Stepper in dem Fotolack, der für diese Maske 5 verwendet wird, im Bereich des herzustellenden Gate eine Öffnung von einer Länge von etwa 0,5 µm bis 0,8 µm hergestellt werden kann. Durch RIE-Ätzen (Reactive Ion Etching) z. B. mit CF4-Gas werden sowohl das Material der Dielektrikumschicht 4 (in diesem Beispiel SiN) als auch das Metall der Metallisierungsschicht 30 (in diesem Beispiel WSi) anisotrop durchgeätzt. Nach dem Entfernen der Maske 5 verbleibt die in Fig. 5 dargestellte Struktur.A specific embodiment of the method is shown in FIGS. 1 to 12. First, the channel area is produced by either growing a channel layer 1 or forming such a layer on the surface of a semiconductor wafer. A contact layer 2 made of semiconductor material is grown on this channel layer 1 . This contact layer 2 serves to produce a sufficiently low-resistance transition between a metal to be applied and the semi-conductor material. For this purpose, this contact layer 2 is high z. B. doped n-type. InGaAs is suitable as a material, in which a metallization made of tungsten silicide need not be alloyed. The metal provided for the metallizations (e.g. tungsten silicide) is applied in the subsequent process step shown in FIG. 2 over the whole area as the metallization layer 30 . This metallization layer 30 is z. B. applied 100 nm thick. In the next process step, shown in Fig. 3, on the metallization layer 30, a dielectric layer 4 made of z. B. SiN brought about 300 nm thick. (This dielectric layer is known in the main claim with the general term “auxiliary layer” not restricted to this exemplary embodiment.) A mask 5 as shown in FIG. 4 is produced by means of normal photographic technology. It is advantageous that the layer follow up to and including the dielectric layer 4 has a flat surface, so that, for. B. by means of an i-line stepper in the photoresist used for this mask 5 , an opening of a length of about 0.5 microns to 0.8 microns can be made in the region of the gate to be manufactured. By RIE etching (Reactive Ion Etching) z. B. with CF 4 gas, both the material of the dielectric layer 4 (SiN in this example) and the metal of the metallization layer 30 (WSi in this example) are etched through anisotropically. After the mask 5 has been removed, the structure shown in FIG. 5 remains.

Der nachfolgende Verfahrensschritt dient dazu, die Gate-Drain-Kapazität zu verkleinern. Die Kontaktschicht 2 und die Metallisierung des Drain-Bereiches einerseits und die Gate-Metallisierung andererseits bilden einen merklichen Beitrag zur Drain-Gate-Kapazität. Der Maßnahme, durch eine größere Dicke der verwendeten Dielektrikumschichten hier Abhilfe zu schaffen, sind durch die nachfolgende Spacertechnik Grenzen gesetzt. Deshalb wird in einem nachfolgenden erfindungs­ wesentlichen Schritt unter einem schrägen Einfallswinkel (z. B. 45°) eine Isolationsimplantation mit z. B. Bor-Ionen durch­ geführt. Wegen des schrägen Einfallswinkels, wie in Fig. 6 durch die Pfeile angedeutet, wird erreicht, daß die Kontakt­ schicht 2 von den Ionen an der Drain-Kante getroffen wird, an der Source-Seite jedoch die Dielektrikumschicht 4 die Im­ plantation derart abschattet, daß die Kontaktschicht 2 von den Ionen dort nicht getroffen wird. Die Energie dieser Im­ plantation wird dabei so klein gewählt, daß nur die Kontakt­ schicht 2 davon beeinflußt wird, daß aber die darunter be­ findlichen Schichten, insbesondere die Kanalschicht 1, un­ beschädigt bleiben. Auf diese Weise wird in der Kontaktschicht 2 an der Kante des Drain-Bereiches ein Isolationsbereich 11 ausgebildet. Damit kann insbesondere für den Einsatz bei hohen Frequenzen (größer als 20 GHz) die Gate-Drain-Kapazität des Transistors reduziert werden. In dem nachfolgenden Schritt werden durch ganzflächiges isotropes Abscheiden einer weiteren Dielektrikumschicht, die anschließend anisotrop rückgeätzt wird, Spacer 12 auf der Kontaktschicht 2 und an die ver­ bliebenen Anteile der Dielektrikumschicht 4 angrenzend wie in Fig. 7 dargestellt hergestellt. Dabei wird die Dicke der auf­ gebrachten Dielektrikumschicht so gewählt, daß die verbleibenden Spacer 12 den Isolationsbereich 11 nicht voll­ ständig überdecken.The subsequent process step serves to reduce the gate-drain capacitance. The contact layer 2 and the metallization of the drain region on the one hand and the gate metallization on the other hand make a noticeable contribution to the drain-gate capacitance. The measure to remedy this by increasing the thickness of the dielectric layers used is limited by the following spacer technology. Therefore, in a subsequent step, essential to the invention, at an oblique angle of incidence (e.g. 45 °), an insulation implantation with e.g. B. boron ions performed. Because of the oblique angle of incidence, as indicated in Fig. 6 by the arrows, it is achieved that the contact layer 2 is hit by the ions at the drain edge, but on the source side, the dielectric layer 4 shadows the implantation in such a way that the contact layer 2 is not hit by the ions there. The energy of this implantation is chosen so small that only the contact layer 2 is affected, but that the layers below it, especially the channel layer 1 , remain un damaged. In this way, an insulation region 11 is formed in the contact layer 2 at the edge of the drain region. The gate-drain capacitance of the transistor can thus be reduced, in particular for use at high frequencies (greater than 20 GHz). In the subsequent step, isotropic deposition of a further dielectric layer over the entire surface, which is subsequently anisotropically etched back, produces spacers 12 on the contact layer 2 and adjacent to the remaining portions of the dielectric layer 4 as shown in FIG. 7. The thickness of the applied dielectric layer is chosen so that the remaining spacers 12 do not completely cover the insulation region 11 .

Nachfolgend wird gemäß Fig. 8 der Gate-Recess 6 durch die Kontaktschicht 2 im Bereich zwischen diesen Spacern 12 in die Kanalschicht 1 geätzt. Die Ätztiefe wird dabei so gewählt, wie für die vorgesehene Einsatzspannung des Transistors erforder­ lich ist. Bei geeigneter Dotierung der Kanalschicht 1 genügt es selbstverständlich auch, wenn im Bereich zwischen den Spacern 12 die Kontaktschicht 2 vollständig entfernt wird. In Fig. 8 ist allerdings ein Recess dargestellt, der etwas in die Kanalschicht 1 hineinreicht. Im Bereich dieses Gate-Recesses 6 ist nach diesem Verfahrensschritt der Isolations­ bereich 11 entfernt. Da der betreffende Spacer 12 den Isolationsbereich 11 nur teilweise bedeckte, reicht dieser Iso­ lationsbereich 11 jetzt bis an die entsprechende Kante der Kontaktschicht im Gate-Recess heran. Subsequently, according to Fig. Recess the gate is etched through the contact layer 8 6 2 in the region between these spacers 12 in the channel layer 1. The etching depth is chosen so that is required for the intended threshold voltage of the transistor. With suitable doping of the channel layer 1 , it is of course also sufficient if the contact layer 2 is completely removed in the area between the spacers 12 . In FIG. 8, however, a Recess is shown, which extends slightly into the channel layer 1. In the area of this gate recess 6 , the insulation area 11 is removed after this method step. Since the spacer 12 in question only partially covered the insulation region 11 , this insulation region 11 now extends to the corresponding edge of the contact layer in the gate recess.

Es wird erneut ganz flächig isotrop dielektrisches Material ab­ geschieden und anisotrop rückgeätzt, so daß weitere Spacer 13 übrigbleiben, die sich auf der Kanalschicht 1 befinden und seitlich an die zuvor hergestellten Spacer 12 angrenzen. Wenn die Maske 5 in Längsrichtung (d. h. in Stromrichtung) des Kanales eine Öffnung der Länge 0,6 µm hatte und die weiteren Spacer 13 am Fußpunkt, d. h. unmittelbar über der Kanalschicht 1 diese Abmessung um jeweils 0,2 µm in dem gezeigten Quer­ schnitt der Fig. 9 verkürzen, ergibt sich eine Gatelänge von 0,6 µm-2·0,2 µm = 0,2 µm. In dem nachfolgenden Schritt wird die Gate-Metallisierung 8 (s. Fig. 10) auf die Oberfläche der Kanalschicht 1 zwischen den weiteren Spacern 13 aufge­ bracht. Die Gate-Metallisierung 8 ist von den als Metalli­ sierungen 3 für Source und Drain verbliebenen Anteilen der Metallisierungsschicht 30 durch die Spacer 12 und die weiteren Spacer 13 bzw. die Dielektrikumschicht 4 elektrisch isoliert. Als Metall für diese Gate-Metallisierung 8 kommt wieder Wolframsilizid in Frage, das z. B. gesputtert wird. Die Gate-Metallisierung 8 wird anschließend strukturiert. Dabei wird die RIE-Ätzung z. B. mit Titanplatingold (TiPtAu) als Ätzmaske 9 durchgeführt und gleich durch die Dielektrikumschicht 4 hin­ durch fortgesetzt, so daß in den nicht von dieser Ätzmaske 9 abgeschirmten Bereichen das Metall der Metallisierungen 3 freigelegt ist. Diese Ätzung kann isotrop durchgeführt werden, so daß die Ätzmaske 9 etwas unterätzt wird und sich über­ hängende Kanten ergeben. Da beim Ätzen von SiN mit CF4 eine Selektivität von z. B. 5:1 eingestellt werden kann, läßt sich der Ätzvorgang abbrechen, wenn das Metall (z. B. WSi) der Metallisierungen 3 freigelegt ist, ohne dieses Metall voll­ ständig durchzuätzen. Anschließend wird, wie in Fig. 12 dar­ gestellt, auf die Ätzmaske 9 und die freigelegten Anteile der Metallisierungen 3 eine Metallisierungsverstärkung 10 z. B. aus Titanplatingold (TiPtAu) abgeschieden, um bei allen Metallisierungen den Metallschichtwiderstand zu reduzieren.Again, isotropic dielectric material is deposited over the entire surface and anisotropically etched back, so that further spacers 13 remain, which are located on the channel layer 1 and laterally adjoin the previously produced spacers 12 . If the mask 5 in the longitudinal direction (ie in the direction of flow) of the channel had an opening of length 0.6 μm and the further spacers 13 at the base, ie immediately above the channel layer 1, cut this dimension by 0.2 μm in the cross section shown Shorten Fig. 9, there is a gate length of 0.6 µm-2 · 0.2 µm = 0.2 µm. In the subsequent step, the gate metallization 8 (see FIG. 10) is applied to the surface of the channel layer 1 between the further spacers 13 . The gate metallization 8 is electrically insulated from the portions of the metallization layer 30 remaining as metallizations 3 for source and drain by the spacers 12 and the further spacers 13 or the dielectric layer 4 . As a metal for this gate metallization 8 again tungsten silicide comes into question. B. is sputtered. The gate metallization 8 is then structured. The RIE etching z. B. with titanium platinum (TiPtAu) as an etching mask 9 and continued through the dielectric layer 4 through, so that the metal of the metallizations 3 is exposed in the areas not shielded by this etching mask 9 . This etching can be carried out isotropically, so that the etching mask 9 is slightly under-etched and results from hanging edges. Since the etching of SiN with CF 4 selectivity for. B. 5: 1 can be set, the etching process can be interrupted when the metal (z. B. WSi) of the metallizations 3 is exposed without fully etching through this metal. Subsequently, as shown in FIG. 12, a metallization reinforcement 10, for example, is applied to the etching mask 9 and the exposed portions of the metallizations 3 . B. made of titanium platinum (TiPtAu) to reduce the metal layer resistance in all metallizations.

Um den Ohm-Kontakt der Metallisierungen 3 für Source und Drain zu modifizieren, kann vor dem Aufbringen der Metallisierungs­ schicht 30 (s. Fig. 2) oder im Anschluß daran, das heißt vor dem Aufbringen der Dielektrikumschicht 4, eine Implantation z. B. mit Si-Ionen erfolgen, um die Grenzflächeneigenschaften zwischen dem Metall der Metallisierungsschicht 30 und der Kontaktschicht 2 zu modifizieren. Solche Implantation wäre gegebenenfalls z. B. mittels RTA (rapid thermal annealing) auszuheilen. Diese Hilfsmaßnahme stört den Kontakt der Gate-Metallisierung 8 nicht, weil der Ätzschritt gemäß Fig. 8 für den Gate-Recess 6 im Gate-Bereich diese implantierte Schichtzone entfernt.In order to modify the ohmic contact of the metallizations 3 for source and drain, layer 30 (see FIG. 2) or subsequently, that is to say before the dielectric layer 4 is applied , an implantation, for example, before the metallization is applied. B. with Si ions to modify the interface properties between the metal of the metallization layer 30 and the contact layer 2 . Such implantation would be z. B. by means of RTA (rapid thermal annealing). This auxiliary measure does not disturb the contact of the gate metallization 8 because the etching step according to FIG. 8 for the gate recess 6 in the gate region removes this implanted layer zone.

Eine alternative Ausgestaltung des erfindungsgemäßen Ver­ fahrens entsprechend den Fig. 13 bis 20 sieht vor, daß auf die Kontaktschicht 2 eine Hilfsschicht 40 aus dielektrischem Material oder Metall entsprechend der Dielektrikumschicht 4 des zuvor beschriebenen Ausführungsbeispieles aufgebracht wird. Mittels einer Maske wird die Hilfsschicht 40 im Bereich des herzustellenden Gate vollständig entfernt. Daraufhin er­ folgt der erfindungswesentliche Schritt der schrägen Im­ plantierung des Isolationsbereiches 11 (s. Fig. 13). In einem der Fig. 7 entsprechenden Verfahrensschritt wird ganzflächig isotrop eine Dielektrikumschicht aufgebracht, die an­ schließend anisotrop rückgeätzt wird, so daß Spacer 12 auf der Kontaktschicht 2 und an die verbliebenen Anteile der Hilfs­ schicht 40 angrenzend stehenbleiben. Zwischen diesen Spacern 12 wird anschließend der Gate-Recess 6, wie in Fig. 15 darge­ stellt, geätzt. Die Spacer 12 sollen auch hierbei den Isolationsbereich 11 nicht vollständig überdecken, so daß nach diesem Ätzen des Gate-Recess 6 der Isolationsbereich 11 bis an die Kante der Kontaktschicht 2 heranreicht. Nachfolgend werden durch ganzflächiges isotropes Aufbringen einer weiteren Dielektrikumschicht und anschließendes anisotropes Rückätzen die weiteren Spacer 13 gemäß Fig. 16 hergestellt. Die ver­ bliebenen Anteile der Hilfsschicht 40 werden bei diesem Aus­ führungsbeispiel vollständig entfernt, so daß die Spacer 12 und die weiteren Spacer 13 auf der Kanalschicht 1 bzw. der Kontaktschicht 2 wie in Fig. 17 gezeigt frei stehenbleiben. An alternative embodiment of the method according to the invention according to FIGS . 13 to 20 provides that an auxiliary layer 40 made of dielectric material or metal corresponding to the dielectric layer 4 of the previously described embodiment is applied to the contact layer 2 . The auxiliary layer 40 in the region of the gate to be produced is completely removed by means of a mask. Thereupon he follows the step of the invention in the oblique implantation of the isolation region 11 (see FIG. 13). In a process step corresponding to FIG. 7, a dielectric layer is applied over the entire surface isotropically, which is then anisotropically etched back, so that spacer 12 remains on the contact layer 2 and on the remaining portions of the auxiliary layer 40 adjacent. The gate recess 6 is then etched between these spacers 12 , as shown in FIG. 15. The spacers 12 should also not completely cover the insulation region 11 here, so that after this etching of the gate recess 6, the insulation region 11 reaches up to the edge of the contact layer 2 . Subsequently, the further spacers 13 according to FIG. 16 are produced by applying a further dielectric layer over the entire surface and subsequent anisotropic etching back. The remaining portions of the auxiliary layer 40 are completely removed in this exemplary embodiment, so that the spacers 12 and the further spacers 13 remain free on the channel layer 1 or the contact layer 2, as shown in FIG. 17.

Die Hilfsschicht 40, die in dem zuvor beschriebenen Ver­ fahrensschritt z. B. 400 nm dick aufgebracht wird, kann wie erwähnt aus Dielektrikum oder Metall bestehen. Das Material dieser Hilfsschicht muß die Eigenschaften haben, als Ätzmaske bei der Herstellung des Gate-Recesses zu wirken, die Prozeß­ temperatur bei der Herstellung der Spacer auszuhalten und in dem zuletzt beschriebenen Ätzschritt selektiv gegenüber den Spacern und gegenüber der Kontaktschicht 2 entfernt werden zu können. Diese Forderung gemeinsam erfüllt z. B. Polyimidlack. Polyimidlack kann z. B. mittels Sauerstoff-RIE entfernt werden.The auxiliary layer 40 , the method step z. B. 400 nm thick, can consist of dielectric or metal as mentioned. The material of this auxiliary layer must have the properties of acting as an etching mask in the manufacture of the gate recess, withstanding the process temperature during the manufacture of the spacers and being able to be removed selectively with respect to the spacers and with respect to the contact layer 2 in the etching step described last. Together, this requirement is met by. B. polyimide varnish. Polyimide lacquer can e.g. B. be removed by means of oxygen RIE.

Auf die Struktur der Fig. 17 wird dann eine Metallisierungs­ schicht 31 wie in Fig. 18 gezeigt ganzflächig aufgebracht (gesputtert). Diese Metallisierungsschicht 31, die z. B. WSi sein kann, wird so dick aufgebracht, daß der Gate-Recess auf­ gefüllt und die Spacer vollständig von dieser Metallisierungs­ schicht 31 überdeckt werden. Anschließend wird diese Metalli­ sierungsschicht 31 mit einer einebnenden Lackschicht über­ zogen. Anschließend wird die Schichtfolge so weit rückgeätzt, daß die Metallisierungsschicht 31 in gegeneinander durch die Spacer 12, 13 elektrisch isolierte Anteile, die die Metalli­ sierungen 3 für Source und Drain und die Gate-Metallisierung 8 bilden, zerfällt. Falls die Metallisierungsschicht 31 WSi, die Spacer 12, 13 SiN und die planarisierende Schicht Lack sind, kann dieses Ätzen z. B. in einer RIE-Anlage mit einem Gemisch aus Ar : O2 : SF6 erfolgen. Damit ist es möglich, die Ätzratenver­ hältnisse der zu ätzenden Materialien im Verhältnis 1 : 1 : 1 ein­ zustellen. Die Ätzung wird solange fortgeführt, bis die Spacer 12, 13 freigelegt sind, aber eine dünne WSi-Metallisierung auf den Bereichen für Source und Drain verbleibt. Ob die Spacer in voller Höhe stehenbleiben oder bei diesem Ätzschritt teilweise angegriffen werden, ist belanglos. In der Fig. 19 ist das Er­ gebnis dieses Ätzschrittes so dargestellt, daß die Spacer 12, 13 durch den SF6-Anteil auch angeätzt worden sind. Die Metallisierungsschicht 31 muß dabei nur soweit rückgeätzt werden, daß eine ausreichende elektrische Isolierung der drei verbleibenden Anteile sichergestellt ist. A metallization layer 31 is then applied to the entire surface (sputtered) as shown in FIG. 18 on the structure of FIG. 17. This metallization layer 31 , the z. B. WSi can be applied so thick that the gate recess is filled and the spacers are completely covered by this metallization layer 31 . Then this metallization layer 31 is coated with a leveling lacquer layer. The layer sequence is then etched back to such an extent that the metallization layer 31 breaks down into portions which are electrically insulated from one another by the spacers 12 , 13 and form the metallizations 3 for source and drain and the gate metallization 8 . If the metallization layer 31 is WSi, the spacers 12 , 13 SiN and the planarizing layer are lacquer, this etching can, for. B. in a RIE plant with a mixture of Ar: O 2 : SF 6 . This makes it possible to set the etching rate ratios of the materials to be etched in a ratio of 1: 1: 1. The etching is continued until the spacers 12 , 13 are exposed, but a thin WSi metallization remains on the regions for the source and drain. It is irrelevant whether the spacers remain at full height or are partially attacked during this etching step. In Fig. 19, the result of this etching step is shown so that the spacers 12 , 13 have also been etched by the SF 6 portion. The metallization layer 31 only has to be etched back to the extent that adequate electrical insulation of the three remaining portions is ensured.

Zur gemeinsamen Verstärkung der drei Metallisierungen 3,8 wird wie bekannt weiterverfahren. Eine Schicht aus Di­ elektrikum oder Lack wird abgeschieden und darin Öffnungen in den Bereichen der aufzubringenden Metallisierungsverstärkungen hergestellt. Die Justierung für diese Kontaktöffnungen ist relativ unkritisch. Es ist nur darauf zu achten, daß der Be­ reich des Gate zu einem guten Teil freigelegt wird, wobei die Kontaktöffnungen in der in Fig. 20 eingezeichneten Maske 15 auch bezüglich des Gates unsymmetrisch angeordnet werden können. Die Metallisierungsverstärkungen werden wie üblich aufgebracht und strukturiert. Der Vorteil dieses Ausführungs­ beispieles liegt darin, daß nur einmal, die Metallisierungs­ schicht 31 aufgebracht werden muß und die zwei getrennten Strukturierungsschritte des ersten Ausführungsbeispieles nicht erforderlich sind.For the common reinforcement of the three metallizations 3 , 8 , further processing is carried out as is known. A layer of dielectric or lacquer is deposited and openings are made in the areas of the metallization reinforcements to be applied. The adjustment for these contact openings is relatively uncritical. It is only necessary to ensure that the loading area of the gate is exposed to a large extent, the contact openings in the mask 15 shown in FIG. 20 also being able to be arranged asymmetrically with respect to the gate. The metallization reinforcements are applied and structured as usual. The advantage of this embodiment example is that only once, the metallization layer 31 must be applied and the two separate structuring steps of the first embodiment are not required.

Claims (6)

1. Verfahren zur Herstellung eines FET mit einer Kanal­ schicht (1) und einer für Source und Drain vorgesehenen hoch­ dotierten Kontaktschicht (2) und mit Metallisierungen (3, 8), bei dem
in einem ersten Schritt auf die Kanalschicht (1) ganzflächig die Kontaktschicht (2) und eine Hilfsschicht (4, 40) auf­ gebracht werden,
in einem zweiten Schritt unter Verwendung einer Maske (5) die Oberfläche dieser Kontaktschicht (2) in einem für das Gate vorgesehenen Bereich freigelegt wird,
in einem dritten Schritt mittels einer Implantierung unter einem schrägen Einfallswinkel ein Isolationsbereich (11) nur in einem Teil des in dem zweiten Schritt freigelegten Anteils der Kontaktschicht (2) hergestellt wird,
in einem vierten Schritt durch isotropes Abscheiden di­ elektrischen Materiales und anschließendes anisotropes Rück­ ätzen auf der Kontaktschicht (2) und an die verbliebenen An­ teile der Hilfsschicht (4, 40) angrenzend Spacer (12) her­ gestellt werden, wobei diese Spacer (12) den Isolationsbe­ reich (11) nicht völlig abdecken,
in einem fünften Schritt im Bereich zwischen diesen Spacern (12) die Kontaktschicht (2) vollständig entfernt wird,
in einem sechsten Schritt durch isotropes Abscheiden weiteren dielektrischen Materiales und anschließendes isotropes Rück­ ätzen auf der Kanalschicht (1) und an die verbliebenen An­ teile der Kontaktschicht (2) angrenzend weitere Spacer (13) hergestellt werden und bei dem
in anderen Schritten im Bereich zwischen diesen weiteren Spacern (13) auf die Kanalschicht (1) eine Gate-Metallisierung (8) und Metallisierungen (3) für Source und Drain aufgebracht werden.1. A process for the preparation of a FET with a channel layer (1) and a recess provided for source and drain high-doped contact layer (2), and metallization layers (3, 8), in which
in a first step, the contact layer ( 2 ) and an auxiliary layer ( 4 , 40 ) are applied to the entire surface of the channel layer ( 1 ),
in a second step using a mask ( 5 ) the surface of this contact layer ( 2 ) is exposed in an area provided for the gate,
in a third step, by means of an implantation at an oblique angle of incidence, an insulation region ( 11 ) is produced only in part of the portion of the contact layer ( 2 ) exposed in the second step
in a fourth step by isotropic deposition of the electrical material and subsequent anisotropic etching back on the contact layer ( 2 ) and on the remaining parts of the auxiliary layer ( 4 , 40 ) adjacent spacers ( 12 ) are provided, these spacers ( 12 ) Do not completely cover the insulation area ( 11 ),
in a fifth step in the area between these spacers ( 12 ) the contact layer ( 2 ) is completely removed,
in a sixth step by isotropic deposition of further dielectric material and subsequent isotropic etching back on the channel layer ( 1 ) and on the remaining parts of the contact layer ( 2 ) adjacent further spacers ( 13 ) are produced and in which
in other steps in the area between these further spacers ( 13 ), a gate metallization ( 8 ) and metallizations ( 3 ) for source and drain are applied to the channel layer ( 1 ). 2. Verfahren nach Anspruch 1, bei dem in dem ersten Schritt vor dem Aufbringen der Hilfs­ schicht (4, 40) eine Implantation in die Kontaktschicht (2) vorgenommen wird.2. The method of claim 1, wherein in the first step before the application of the auxiliary layer ( 4 , 40 ) an implantation in the contact layer ( 2 ) is carried out. 3. Verfahren nach Anspruch 1 oder 2, bei dem die Kontaktschicht (2) InGaAs ist.3. The method according to claim 1 or 2, wherein the contact layer ( 2 ) is InGaAs. 4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Metallisierungen (3, 8) WSi sind.4. The method according to any one of claims 1 to 3, wherein the metallizations ( 3 , 8 ) are WSi. 5. Verfahren nach einem der Ansprüche 1 bis 4,
bei dem die Hilfsschicht eine Dielektrikumschicht (4) ist,
bei dem in dem ersten Schritt nach der Kontaktschicht (2) und vor der Dielektrikumschicht (4) eine für die Metallisierungen (3) von Source und Drain vorgesehene Metallisierungsschicht (30) aufgebracht wird und
bei dem diese Metallisierungsschicht (30) in dem zweiten Schritt die für die Metallisierungen (3) für Source und Drain vorgesehenen Abmessungen erhält.5. The method according to any one of claims 1 to 4,
in which the auxiliary layer is a dielectric layer ( 4 ),
in which in the first step, after the contact layer ( 2 ) and before the dielectric layer ( 4 ), a metallization layer ( 30 ) provided for the metallizations ( 3 ) of source and drain is applied and
in which this metallization layer ( 30 ) in the second step receives the dimensions intended for the metallizations ( 3 ) for source and drain. 6. Verfahren nach einem der Ansprüche 1 bis 4, bei dem nach dem sechsten Schritt die Hilfsschicht (40) entfernt wird, ganzflächig eine Metallisierungsschicht (31) aufgebracht wird und diese Metallisierungsschicht (31), die Spacer (12) und die weiteren Spacer (13) so weit rückgeätzt werden, daß sich eine zumindest annähernd planare Oberfläche ergibt und die Metallisierungsschicht (31) in voneinander elektrisch iso­ lierte Anteile für die Gate-Metallisierung (8) und die Metallisierungen (3) von Source und Drain zerfällt.6. The method according to any one of claims 1 to 4, in which after the sixth step the auxiliary layer ( 40 ) is removed, a metallization layer ( 31 ) is applied over the entire surface and this metallization layer ( 31 ), the spacers ( 12 ) and the further spacers ( 13 ) are etched back to such an extent that there is an at least approximately planar surface and the metallization layer ( 31 ) breaks down into parts that are electrically isolated from one another for the gate metallization ( 8 ) and the metallizations ( 3 ) of the source and drain.
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