DE4143349C2 - Procedure for calibrating time settings in a digital pulse generator - Google Patents

Description

Die vorliegende Erfindung betrifft das Gebiet der Impulserzeu­ gung, und insbesondere ein Verfahren zur Kalibrierung von Zeiteinstellungen in einem digitalen Impulsgenerator.The present invention relates to the field of pulse generation supply, and in particular a method for the calibration of Time settings in a digital pulse generator.

Gemäß dem Stand der Technik verwenden Impulsgeneratoren für viele ihrer wichtigen Taktparameter vorwiegend analoge Schal­ tungen. Beispielsweise verwendet ein Impulsgenerator aus dem Stand der Technik, dessen Architektur im Hewlett-Packard-Journal, August 1990 beschrieben ist, monostabile Multivibratoren als Elemente zur Erzeugung des jeweils vereinzelten Verzöge­ rungs- und Breitentaktes.According to the prior art use pulse generators for many of their important clock parameters are predominantly analog scarf exercises. For example, uses a pulse generator from the State of the art, its architecture in the Hewlett-Packard-Journal, August 1990, monostable multivibrators as elements for generating the individual delay approximation and breadth.

Die wichtigen Taktspezifizierungen, die sich aus diesem ana­ logen Ansatz ergeben, führen zu Toleranzen, die proportional zur Länge der fraglichen Verzögerungen oder Breiten sind. Überdies sind die Toleranzen eines jeden Kanals unabhängig voneinander, und wirken daher von Kanal zu Kanal bezüglich ihrer unabhängigen Toleranzen additiv.The important clock specifications resulting from this ana logenous approach result in tolerances that are proportional the length of the delays or latitudes in question. Furthermore, the tolerances of each channel are independent from each other, and therefore act from channel to channel with respect of their independent tolerances additive.

Gemäß der vorliegenden Erfindung ergibt ein in stärkerem Um­ fang digitaler Ansatz der Impulserzeugung besser steuerbare Toleranzen, insbesondere Toleranzen von Kanal zu Kanal. In accordance with the present invention, this results in more severe start digital approach of pulse generation more controllable Tolerances, in particular tolerances from channel to channel.  

Viele Anwender erwerben Impulsgeneratoren, um hiermit digitale Hochgeschwindigkeitsgeräte so zu beurteilen, nachdem mit einem Abtastoszilloskop das Verhältnis zwischen einem angelegten Stimulus von einem Impulsgenerator und dem Ansprechen eines in Prüfung befindlichen Gerätes untersucht worden ist. Abtast­ oszilloskope haben sehr große Bandbreiten. Als Folge der Anstrebung dieser großen Bandbreite ergibt sich jedoch eine Verzögerung von 20 bis 70 Nanosekunden von dem Zeitpunkt der Triggerung des Oszilloskops bis zu dem Zeitpunkt, zu dem es tatsächlich in der Lage ist, seinen Eingang abzutasten. Diese Verzögerung ist als "Vortrigger"-Zeit bekannt, und wird für diejenigen Anwender problematisch, die Abtastoszilloskope in Verbindung mit herkömmlichen Impulsgeneratoren verwenden möch­ ten, da herkömmliche Impulsgeneratoren keine Steuerungs­ möglichkeit zur genauen Plazierung ihrer Triggerausgangssig­ nale in der Zeit durch die Bedienungsperson vorsehen.Many users purchase pulse generators to use them digitally High-speed devices so judge after using a Sampling oscilloscope the relationship between an applied Stimulus from a pulse generator and the response of an in Examining device has been examined. Sampling oscilloscopes have very large bandwidths. As a result of Striving for this wide range results in one Delay of 20 to 70 nanoseconds from the time of Triggering the oscilloscope until the time it is is actually able to scan its input. These Delay is known as the "pre-trigger" time, and is used for problematic for those users who use scanning oscilloscopes Want to use connection with conventional pulse generators ten, since conventional pulse generators no control Possibility of exact placement of your trigger output signal Provide signals in time by the operator.

Impulsgeneratoren nach dem Stand der Technik haben auch nur eine beschränkte Fähigkeit zur genauen Positionierung von Triggerimpulsen bezüglich Impulsen, die in einem Impulsburst spät auftreten.State-of-the-art pulse generators only have a limited ability to accurately position Trigger pulses related to pulses in a pulse burst occur late.

Bei der Prüfung mit einem herkömmlichen Impulsgenerator und einem digitalen Abtastoszilloskop muß das Oszilloskop durch das Trigger-Aus-Signal von dem Impulsgenerator getriggert wer­ den und die Kanalverzögerung des Oszilloskops so eingestellt sein, daß das interessierende Intervall betrachtet wird. Um zum Beispiel das "Herüberrollen" ("Rollover") eines 8-Bit Synchronzählers betrachten zu können, wird man 255 Taktimpulse erzeugen wollen, um den Zähler zu füllen, bevor das interes­ sierende Ereignis tatsächlich auftritt. Das interessierende Ereignis tritt dann nach 255 Impulsperioden auf. Beträgt die Impulsfrequenz 100 MHz, ergibt sich eine Verzögerung von 2550 Nanosekunden vor dem interessierenden Ereignis. Das typische effektive Zittern ("Jitter") eines herkömmlichen Im­ pulsgenerators bei dieser Einstellung jedoch beträgt 0,05% des programmierten Intervalles, in diesem Fall 1,275 Nanosekunden Zittern ausgehend vom Impulsgenerator, wobei das Zittern des Oszilloskops nicht mitgerechnet ist. In dieser Umgebung ist offensichtlich die Fähigkeit der Bedienungsperson, Aus­ gangstaktschwankungen aufgrund anderer Faktoren zu finden, beeinträchtigt.When testing with a conventional pulse generator and the oscilloscope must pass through a digital scanning oscilloscope who triggered the trigger-off signal from the pulse generator the and the channel delay of the oscilloscope set so be that the interval of interest is considered. Around for example the "rollover" of an 8-bit To be able to look at the synchronous counter, one gets 255 clock pulses want to generate to fill the counter before the interes event actually occurs. The interesting thing Event then occurs after 255 pulse periods. Is that Pulse frequency 100 MHz, there is a delay of 2550 Nanoseconds before the event of interest. The typical one effective jitter of a conventional Im pulse generator with this setting, however, is 0.05% of programmed interval, in this case 1.275 nanoseconds  Trembling from the pulse generator, the trembling of the Oscilloscope is not included. Is in this environment obviously the operator's ability to find gait cycle fluctuations due to other factors, impaired.

Bei Impulsgeneratoren nach dem Stand der Technik ist es übli­ cherweise nur möglich, die Hinterflankenplazierung durch die Verzögerung vor der Vorderflanke und der Breite des Impulses zu definieren. Bei diesen Impulsgeneratoren bleibt die Breite auch bei Veränderung der Impulsverzögerung konstant und die Hinterflanke bewegt sich entsprechend.With pulse generators according to the prior art, it is usual only possible the trailing edge placement by the Delay before the leading edge and the width of the pulse define. The width remains with these pulse generators even when the pulse delay changes and the Trailing edge moves accordingly.

Wird bei Impulsgeneratoren nach dem Stand der Technik die Periode verändert und die Bedienungsperson möchte jedoch einen Impuls haben, der bezüglich Verzögerung und Breite propor­ tional derselbe ist, muß die Bedienungsperson explizit neue Werte für Verzögerung und Breite errechnen und setzen. Einige Impulsgeneratoren aus dem Stand der Technik haben einen "Tastverhältnis-Modus", welcher die Impulsbreite automatisch neu errechnet, um sie bei Veränderung der Periode bei jedoch noch festen Verzögerungswerten proportional zu halten.Is the pulse generators according to the prior art Period changes and the operator wants one Have momentum proportional to delay and width tionally the same, the operator must explicitly new Calculate and set values for delay and width. Some Prior art pulse generators have one "Duty cycle mode" which automatically sets the pulse width recalculated to include them when the period changes keeping fixed deceleration values proportional.

Es ist daher ein weitergehender Aspekt, einen Impulsgenerator zu schaffen, bei dem sowohl die Impulsbreite als auch die Phase als Prozentsatz der Gesamtperiode festgelegt werden kann, und der Impulsgenerator bei Frequenzänderung automatisch die Breite proportional und seine Phase konstant hält.It is therefore a further aspect, a pulse generator to create, where both the pulse width and the Phase as a percentage of the total period can, and the pulse generator automatically when the frequency changes the width is proportional and its phase is constant.

Während es bei einigen Impulsgeneratoren nach dem Stand der Technik möglich ist, ihre internen Oszillatoren mit einer externen Frequenzquelle zu synchronisieren, werden jedoch ihre Triggereingangssignale dann bezüglich der Ausgangsimpulse asynchron, es sei denn, daß die externe Frequenzquelle und der Triggereingang extern exakt und ohne Zeitverlust synchroni­ sierbar sind. While some pulse generators according to the state of the art Technology is possible using their internal oscillators external frequency source, however, will be their Trigger input signals then with respect to the output pulses asynchronous unless the external frequency source and the External trigger input synchronized exactly and without loss of time are sizable.  

Impulsgeneratoren nach dem Stand der Technik verwenden externe Messungen und Kalibrierungseinstellungen des Benutzers, um die Zeitgenauigkeit ihrer Impulsausgänge zu wahren.State of the art pulse generators use external ones User measurements and calibration settings to the To maintain the time accuracy of their pulse outputs.

Der Erfindung liegt daher die Aufgabe zugrunde, einen auto­ matisch selbst-kalibrierenden Impulsgenerator zur Verfügung zu stellen, bei dem die Bedienungsperson lediglich einen Ausgang mit einem Kalibrierungseingang verbinden muß, um die Kali­ brierung durchzuführen.The invention is therefore based on the object of a car matically self-calibrating pulse generator available ask the operator only one exit must connect to a calibration input to the Kali carry out bration.

Die Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß gelöst durch Messung einer mittleren Aus­ gangsspannung, während einer Mehrzahl von Taktzyklen unter Verwendung eines ersten Tastverhältnisses, welches durch eine erste Einstellung eines Zeitbasis-Taktes erstellt wurde, um einen ersten Spannungsmittelwert zu erhalten; Messung einer mittleren Ausgangsspannung während einer Mehrzahl von Taktzyk­ len unter Verwendung eines zweiten Tastverhältnisses, welches durch eine zweite Einstellung eines Zeitbasis-Taktes erstellt wurde, um einen zweiten Spannungsmittelwert zu erhalten; Bes­ timmung des Verhältnisses zwischen Impulsbreitenvariation und mittlerer Ausgangsspannungsvariation aus einem Verhältnis zwischen der ersten und der zweiten Einstellung des Zeitbasis- Taktes bzw. des ersten Spannungsmittelwertes und zweiten Span­ nungsmittelwertes; Verschiebung einer Impulsflanke unter Veränderung der Zeiteinstellung und Messung der mittleren Aus­ gangsspannung während einer Mehrzahl von Taktzyklen, um einen dritten Spannungsmittelwert zu erhalten; Berechnung der Zeit, die mit der Veränderung der Zeiteinstellung einhergeht, aus dem ermittelten Verhältnis zwischen der Impulsbreitenvariation und der mittleren Ausgangsspannungsvariation sowie der zweiten mittleren Ausgangsspannungsvariation.The task is in a method of the aforementioned Kind solved according to the invention by measuring an average off output voltage, during a plurality of clock cycles Use of a first duty cycle, which is determined by a first setting of a time base clock was created to obtain a first average voltage; Measurement of a average output voltage during a plurality of clock cycles len using a second duty cycle, which created by a second setting of a time base clock to get a second voltage mean; Bes the relationship between pulse width variation and average output voltage variation from a ratio between the first and second setting of the time base Clock or the first voltage mean and second span average; Shift of a pulse edge under Changing the time setting and measuring the average off output voltage during a plurality of clock cycles by one get third stress mean; Calculation of time associated with the change in time setting the determined ratio between the pulse width variation and the mean output voltage variation as well as the second mean output voltage variation.

Der vollständige Gegenstand der vorliegenden Erfindung ergibt sich aus den Ansprüchen sowie aus allen übrigen Beschreibungs­ teilen und aus der Figurenbeschreibung.The full object of the present invention results itself from the claims as well as from all other description share and from the figure description.

Die Organisation des Betriebs und das Betriebsverfahren, zusammen mit weiteren Einzelheiten, Merkmalen und Vorteilen werden im einzelnen unter Bezugnahme auf die nachstehende detaillierte Beschreibung der beigefügten Zeichnungen und aus den zeichnerischen Darstellungen verständlich.The organization of the operation and the operating procedure, along with other details, features and advantages are described in detail with reference to the following detailed description of the accompanying drawings and understandable in the graphic representations.

Es zeigen:Show it:

Fig. 1 ein Diagramm einer Modulzuordnung des digitalen Impulsgenerators gemäß der vorliegenden Erfin­ dung, Fig. 1 is a diagram of a module allocation dung of the digital pulse generator according to the present OF INVENTION,

Fig. 2A und B ein zusammengesetztes Blockschaltbild der Zeitbasiskarte des digitalen Impulsgenerators ge­ mäß der vorliegenden Erfindung, Fig. 2A and B, a composite block diagram of the time base card of the digital pulse generator accelerator as the present invention,

Fig. 3A und B ein zusammengesetztes Blockschaltbild der Impulskarten des digitalen Impulsgenerators gemäß der vorliegenden Erfindung, Fig. 3A and B, a composite block diagram of the pulse map of the digital pulse generator according to the present invention,

Fig. 4 ein Diagramm zur Erläuterung der Verwendung des Speichers mit wahlfreiem Zugriff (RAM) zur Be­ stimmung der Verzögerung, der Breite und der Periode gemäß der vorliegenden Erfindung, Fig. 4 is a diagram for explaining the use of the memory with random access memory (RAM) for loading humor of the delay, the width and the period according to the present invention,

Fig. 5 ein schematisches Blockschaltbild der Zäh­ lerschaltungen, Fig. 5 is a schematic block diagram of the Zäh lerschaltungen,

Fig. 6 ein Blockschaltbild zur Erläuterung der Erzeugung präziser Verzögerungen gemäß der vorliegenden Er­ findung, Fig. 6 is a block diagram for explaining the generation invention precise delays according to the present,

Fig. 7 im Ausschnitt ein schematisches Blockschaltbild der digitalen Verzögerungselemente, die in dem erfindungsgemäßen digitalen Impulsgenerator ver­ wendet werden, Fig. 7 in the neck are a schematic block diagram of the digital delay elements, the ver turns in the inventive digital pulse generator,

Fig. 8A eine schematische Darstellung der analogen Verzö­ gerungselemente, wie sie in dem erfindungsgemäßen digitalen Impulsgenerator verwendet werden, Fig. 8A is a schematic representation of the analog deferrers delay elements, such as are used in the inventive digital pulse generator,

Fig. 8B eine Darstellung des Betriebs des analogen Verzö­ gerungselementes aus Fig. 8A, FIG. 8B is a representation of the operation of the analog deferrers delay element of FIG. 8A,

Fig. 9A eine Darstellung (nicht maßstabsgetreu) dessen, wie "Sliver" und "Verniere" zu den Quanten ad­ diert werden, um jede beliebige gewünschte Flankenplazierung zu erzeugen, FIG. 9A is a representation (not to scale) of how "Sliver" and "Verniere" are diert ad to the quantum to any desired edge placement to produce,

Fig. 9B eine Darstellung der Verwendung eines späten Vor­ dersignals, Fig. 9B illustrates the use of a late pre dersignals,

Fig. 9C eine Darstellung der Verwendung eines späten Hin­ tersignals, und FIG. 9C is an illustration of the use of a late Hin tersignals, and

Fig. 9D eine Darstellung des "direkten Durchlaufs"-Modus oder Modus der obersten Oktave. Fig. 9D is a representation of the "direct pass" mode or mode of the highest octave.

Ein digitaler Impulsgenerator zur Verwirklichung des erfin­ dungsgemäßen Verfahrens hat sechs Betriebsmodi: automatisch mit interner Zeitbasis, Burst mit interner Zeitbasis, automatischer Burst mit interner Zeitbasis, automatisch phasengesperrt auf externe Zeitbasis, Burst phasengesperrt auf externe Zeitbasis und automatischer Burst phasengesperrt auf externe Zeitbasis. Bei jedem der automatischen Modi wird ein kontinuierlicher Impulsstrom erzeugt, der die folgenden, von der Bedienungsperson definierten Parameter hat: hoher Span­ nungspegel, niedriger Spannungspegel, Taktverhältnis zu Trig­ gerimpuls, Breite, Periode und Phase. Im Burst-Modus wird ein einziger Burst derartiger Impulse als Reaktion auf ein Trig­ gerereignis erzeugt, wobei der Burst eine von der Bedienungsperson festgelegte Anzahl von Impulsen enthält. Im automatischen Burst-Betrieb werden Bursts nach dazwis­ chentretenden Inaktivitätsintervallen kontinuierlich erzeugt. A digital pulse generator to achieve the inventions The method according to the invention has six operating modes: automatic with internal time base, burst with internal time base, automatic burst with internal time base, automatic phase locked on external time base, burst locked on external time base and automatic burst phase locked external time base. In each of the automatic modes, a continuous pulse current is generated, the following, by the operator has defined parameters: high chip voltage level, low voltage level, duty cycle to trig pulse, width, period and phase. In burst mode, a only burst of such impulses in response to a trig event, the burst being one of the Operator contains fixed number of pulses. in the automatic burst operation are bursts afterwards occurring inactivity intervals continuously generated.  

Ein externes Signal muß stabil und kontinuierlich sein, um ein geeignetes phasengesperrtes Bezugssignal zu sein. Der phasen­ gesperrte Impulsstromausgang kann bei 2ˆN Vielfache oder Unter-Vielfache des Bezugseinganges sein.An external signal must be stable and continuous in order to to be a suitable phase-locked reference signal. The live blocked pulse current output can be multiples of 2ˆN or Be below multiples of the reference input.

Gemäß Fig. 1 kommuniziert eine Mikroprozessoreinheit MPU 12 über einen MPU-Bus 18 mit einer Zeitbasenkarte 14 und Im­ pulskarten 16. In der ersten Version dieses zu bauenden Instrumentes ist der MPU-Bus ein VXI-kompatibler Bus. Die MPU 12 kommuniziert auch über einen separaten manuellen Schnit­ tstellen-Bus 20 mit einer manuellen Schnittstelle 10. Es sind Einrichtungen zur Kommunikation mit entfernten Bedienungsper­ sonen oder anderen Instrumenten über GPIB-22 und RS-232- 24 Ports vorgesehen. Ein Hochgeschwindigkeitsbus 26 ermöglicht eine schnelle Kommunikation zwischen den Impulskarten 16 und der Zeitbasiskarte 14. Abgeschirmte verdrillte Leitungspaare 28 führen ein Hochgeschwindigkeitstaktsignal (/TVCO Takte) von der Zeitbasiskarte 14 zu jeder der Impulskarten 16.Referring to FIG. 1, a microprocessor unit MPU 12 communicates via an MPU bus 18 with a time base card 14 and the pulse cards 16. In the first version of this instrument to be built, the MPU bus is a VXI-compatible bus. The MPU 12 also communicates with a manual interface 10 via a separate manual interface bus 20 . Means are provided for communication with remote operators or other instruments via GPIB-22 and RS-232- 24 ports. A high-speed bus 26 enables fast communication between the pulse cards 16 and the time base card 14 . Shielded twisted wire pairs 28 carry a high speed clock signal (/ TVCO clocks) from the time base card 14 to each of the pulse cards 16 .

Die Zeitbasiskarte 14 hat fünf Verbindungsglieder auf ihrer Vorderseite: einen Triggereingang, einen Triggerausgang, einen Phasensperreingang, einen Rahmen-Sync-Eingang und einen Zeit­ differenz-Kalibrierungseingang. Der Triggereingang wird dazu verwendet, einem Burst mitzuteilen, wann mit dem Burst-Modus begonnen werden soll. Der Triggerausgang teilt einem anderen Instrument mit, z. B. einem Oszilloskop, wann ein Burst auftreten soll. Die fortgeschrittenen Fähigkeiten dieses Trig­ gerausganges sind nachstehend weiter beschrieben. Der Phasensperreingang dient der Verbindung mit dem externen Fre­ quenzbezug. Der Rahmen-Sync-Impuls wird in dem auf eine exter­ nen Zeitbasis phasengesperrten Burst-Modus zur "Bewehrung" des nächsten Bursts verwendet. Die genaue Taktung des Bursts wird von dem Phasensperreingang bestimmt; sie wird jedoch auf der nächsten Taktflanke nach dem Auftreten des Rahmen-Sync-Eingan­ ges auftreten. Der Zeitdifferenz-Kalibrierungs-Eingang wird als Teil des automatischen Kalibrierungsverfahrens verwendet. The time base card 14 has five connectors on its front: a trigger input, a trigger output, a phase lock input, a frame sync input and a time difference calibration input. The trigger input is used to tell a burst when to start burst mode. The trigger output communicates with another instrument, e.g. B. an oscilloscope when a burst should occur. The advanced capabilities of this trigger output are further described below. The phase lock input is used to connect to the external frequency reference. The frame sync pulse is used in the burst mode phase locked on an external time base to "reinforce" the next burst. The exact timing of the burst is determined by the phase lock input; however, it will occur on the next clock edge after the frame sync input occurs. The time difference calibration input is used as part of the automatic calibration procedure.

Jede Impulskarte 16 hat zwei Impulserzeugungskanäle. Jeder Kanal hat drei Verbindungsglieder, die mit ihm assoziiert sind, einen Ausgang, einen invertierten Ausgang und einen Wandlereingang. Der Wandlereingang ermöglicht es der Bedienungsperson, die internen Schaltungen der Im­ pulsgeneratoren zu umgehen und nur den Ausgangsverstärker des Impulsgenerators zu verwenden, um einen hochgradigen Quadratimpuls mit steuerbaren hohen und niedrigen Span­ nungspegeln aus jedwedem bereits verfügbaren Signal zu er­ zeugen.Each pulse card 16 has two pulse generation channels. Each channel has three links associated with it, an output, an inverted output, and a converter input. The converter input allows the operator to bypass the internal circuits of the pulse generators and only use the pulse generator's output amplifier to generate a high-grade square pulse with controllable high and low voltage levels from any signal that is already available.

Wie nachstehend weiter ausgeführt ist, werden die Zeitbasis­ karte 14 und die Impulskarten 16 mit besonderen Anweisungen von der MPU 12 über den MPU-Bus 18 vor der eigentlichen Impuls­ erzeugung konfiguriert. Sind die Zeitbasenkarte 14 und die Impulskarten 16 erst einmal konfiguriert, arbeiten sie als unabhängige Zustandsmaschinen zur Erzeugung von Impulsen oder Impulsbursts gemäß den im voraus empfangenen Anweisungen, und kommunizieren nach Bedarf miteinander über den Hochgeschwin­ digkeitsbus 26. Ein einfaches Handshake-Verfahren zwischen den Instrumentenkarten ermöglicht es ihnen, sich wieder zu beweh­ ren ("Schritt zu fassen") und mit zusätzlichen Bursts ohne jegliche Hilfe von der MPU 12 weiterzuverfahren.As explained further below, the time base card 14 and the pulse cards 16 are configured with special instructions from the MPU 12 via the MPU bus 18 before the actual pulse generation. Once configured, the time base card 14 and the pulse cards 16 operate as independent state machines to generate pulses or pulse bursts according to the instructions received in advance, and communicate with each other via the high speed bus 26 as needed. A simple handshake procedure between the instrument cards enables them to take action again ("take a step") and continue with additional bursts without any help from the MPU 12 .

Wenn die Impulskarten 16 laufen, halten sie jeweils die Leitung des Hochgeschwindigkeitsbusses 26 /folgende unten (= /laufen unten); diese Leitung ist eine geteilte Signallei­ tung mit offenem Kollektor. Wenn die einzelnen Karten ihre Bursts beenden, lassen sie nacheinander die /laufende (/laufen) Leitung los, so daß wenn alle fertig sind, /laufen hoch ist. Dies informiert die Zeitbasiskarte, daß alle Im­ pulskarten ihren Lauf abgeschlossen haben. Soll es noch einen weiteren Burst geben, setzt die Zeitbasiskarte /initing (= jeweils eine folgende) niedrig, und auf dem nächsten Zus­ tandstaktgeber setzt jede Impulskarte ebenfalls /initing, wenn sie ihre jeweiligen Initialisierungsroutinen beginnen. Bei Abschluß ihres Initialisierungsprozesses nehmen sie alle /initings zurück, bis alle diese Leitung losgelassen haben, und sie ihren Zustand wieder auf hoch wechselt, zur Infor­ mation der Zeitbasiskarte, daß alle für den Beginn des nächsten Bursts bereit sind.When the pulse cards 16 run, they each hold the line of the high speed bus 26 / following below (= / run below); this line is a split signal line with an open collector. When the individual cards end their bursts, they release the / running (/ running) line one after the other, so that when all are done, / running is high. This informs the time base card that all pulse cards have completed their run. If there is yet another burst, the time base card / initing (= one in each case) sets low, and on the next state clock, each pulse card also sets / initing when they start their respective initialization routines. At the end of their initialization process, they withdraw all / initings until everyone has released this line and it changes state high to inform the time base map that everyone is ready for the beginning of the next burst.

In Fig. 2A und 2B wird ein triggerbarer spannungsgesteuerter Oszillator (VCO) 30 mit einem Bereich einer Oktave von 325 MHz bis 650 MHZ in seiner Frequenz von einer VCO-Steuerspannung aus entweder einer oder zwei (Spannungs)Quellen gesteuert. Eine dieser Quellen ist der Digital/Analog-Wandler (DAC) 34 unter Steuerung der MPU 12. Befindet sich der Digitalimpuls­ generator in einem der Modi, in dem er auf eine externe Zeit­ basis synchronisiert ist, erfolgt die Schließung des Schalters 33 durch Zurücknahme des Schleifenöffnungssignals von der Burststeuerzustandsmaschine 50 und eine weitere Quelle der Steuerspannung des triggerbaren VCO-Oszillators wird von der Summationsschaltung 32 zu der Spannung von Digital/Analog- Wandler DAC 34 addiert. Die Phasenfrequenzvergleichsschaltung 36 erfaßt das Verhältnis zwischen Phasensperreingang, der in der M-Divisionsschaltung 38 durch M dividiert wird, und dem vorliegenden triggerbaren VCO-Oszillator 30 Ausgang, nachdem er von der N-Divisionsschaltung 40 in seiner Frequenz herunterdividiert wurde.In Fig. 2A and 2B, a triggerable voltage controlled oscillator (VCO) of 30 with a range of one octave from 325 MHz to 650 MHz in frequency from a VCO control voltage either one or two (voltage) sources controlled. One of these sources is the digital to analog converter (DAC) 34 under the control of the MPU 12 . If the digital pulse generator is in one of the modes in which it is synchronized on an external time basis, the switch 33 is closed by withdrawing the loop opening signal from the burst control state machine 50 and a further source of the control voltage of the triggerable VCO oscillator is provided by the summation circuit 32 added to the voltage of digital / analog converter DAC 34 . The phase frequency comparison circuit 36 detects the relationship between the phase lock input divided by M in the M division circuit 38 and the present triggerable VCO oscillator 30 output after it has been frequency divided down by the N division circuit 40 .

Da der Schaltungsaufbau 36 zum Vergleich der Phasenfrequenz im 5-10 MHz-Bereich arbeitet und der Ausgang des triggerbaren VCO-Oszillators von 325 MHz bis 650 MHz beträgt, kann in der Praxis N eine Konstante mit einem Wert von 64 bleiben. M wird von der MPU 12 verändert, um verschiedene 2ˆN Vielfache und Untervielfache der Frequenz des Phasensperreingangssignals zu erzeugen, welches irgendwo im Bereich von 6-600 MHz betragen kann. Hat die Bedienungsperson das gewünschte Verhältnis zwis­ chen interner Zeitbasis und dem Phasensperreingangssignal festgelegt, kann die MPU dieses Verhältnis durch geeignetes Aufbauen der M-Divisionsschaltung 38 bewirken.In practice, since the circuitry 36 operates in the 5-10 MHz range for comparing the phase frequency and the output of the triggerable VCO oscillator is from 325 MHz to 650 MHz, N can remain a constant with a value of 64. M is changed by the MPU 12 to produce various 2ˆN multiples and submultiples of the frequency of the phase lock input signal, which can be anywhere in the range of 6-600 MHz. If the operator has set the desired ratio between the internal time base and the phase lock input signal, the MPU can effect this ratio by appropriately designing the M division circuit 38 .

Die MPU 12 kann den Frequenzausgang des triggerbaren VCO- Oszillators 30 und des Phasensperreingangssignals messen, in­ dem sie Zählerrücklesesignale von einem eingebauten ("on­ board") Frequenzzähler 44 und geeignet ausgewählte Signale an den Multiplexer 42 verwendet. Der Frequenzzähler 44 ist ein viereinhalbstelliger, kristallgesteuerter Frequenzzähler mit Bereichsautomatik.The MPU 12 can measure the frequency output of the triggerable VCO oscillator 30 and the phase lock input signal by using counter read-back signals from a built-in ("on board") frequency counter 44 and appropriately selected signals to the multiplexer 42 . The frequency counter 44 is a four and a half digit, crystal controlled frequency counter with automatic range.

In den phasengesperrten Betriebsmodi verwendet die MPU 12 Rückmeldungen von dem Frequenzzähler 44 zur Messung der Fre­ quenz des eingehenden Phasensperreingangssignals. Sie setzt dann die Ausgangsspannung des Digital/Analog-Wandlers DAC 34 auf einen Wert, der dieser Frequenz entspricht. Der Schal­ tungsaufbau 36 zum Phasenfrequenzvergleich erzeugt dann eine Korrekturspannung, die jeglichen Phasenunterschied zwischen dem TVCO-Ausgang dividiert-durch-N, und dem Phasensperrein­ gangssignal dividiert-durch-M darstellt, wodurch die TVCO- Takte mit dem Phasensperreingangssignal synchronisiert bleiben.In the phase locked operating modes, the MPU 12 uses feedback from the frequency counter 44 to measure the frequency of the incoming phase lock input signal. It then sets the output voltage of the digital / analog converter DAC 34 to a value that corresponds to this frequency. The circuitry 36 for phase frequency comparison then generates a correction voltage which represents any phase difference between the TVCO output divided-by-N and the phase lock input signal divided-by-M, whereby the TVCO clocks remain synchronized with the phase lock input signal.

Ein triggerbarer VCO-Oszillator ist in dem Artikel "Universal Counter Resolves Picoseconds in Time Interval Measurements", von Chu, Allen und Foster beschrieben, welcher im Hewlett- Packard-Journal, Ausgabe August 1978 erschienen und hiermit durch Bezugnahme in die Offenbarung miteingeschlossen ist. Im eingeschalteten Zustand legt die MPU 12 unter Verwendung des Digital/Analog-Wandlers DAC 34 eine Reihe von Spannungen an den triggerbaren VCO-Oszillator 30. Während der Anlegung einer jeden Spannung überwacht die MPU 12 die Frequenz des Ausgangs des triggerbaren VCO-Oszillators 30 unter Verwendung des Fre­ quenzzählers 44 und speichert die Ergebnisse dieser Prüfung in einer Tabelle, die es dann der MPU 12 ermöglicht, jede gewünschte Frequenz innerhalb des Bereiches des triggerbaren VCO-Oszillators 30 durch Wahl einer geeigneten Spannung aus dieser Tabelle zu erzeugen.A triggerable VCO oscillator is described in the article "Universal Counter Resolves Picoseconds in Time Interval Measurements", by Chu, Allen and Foster, which appeared in the Hewlett-Packard-Journal, August 1978 edition and is hereby incorporated by reference into the disclosure. When switched on, the MPU 12 applies a series of voltages to the triggerable VCO oscillator 30 using the digital / analog converter DAC 34 . During the application of each voltage, the MPU 12 monitors the frequency of the output of the triggerable VCO oscillator 30 using the frequency counter 44 and stores the results of this test in a table which then allows the MPU 12 to have any desired frequency within the range of the triggerable VCO oscillator 30 by selecting an appropriate voltage from this table.

Der triggerbare VCO-Oszillator 30 wird von dem EIN-Signal von ODER-Gatter 46 aktiviert. EIN trifft zu als Ergebnis entweder eines Triggersignals von der Triggerbedingungsschaltung 48 oder eines Autotriggersignals von der Burststeuerzustandsmas­ chine 50. Der Triggerbedingungsschaltungsaufbau 48 empfängt ein Triggerfreigabesignal von der Burststeuerzustandsmaschine 50 und Triggerpolaritäts- und Triggerpegelinformation von der MPU 12, sowie das eigentliche Triggereingangssignal von der Vorderseite der Zeitbasiskarte 14.The triggerable VCO oscillator 30 is activated by the ON signal from OR gate 46 . ON applies as a result of either a trigger signal from the trigger condition circuit 48 or an auto trigger signal from the burst control state machine 50 . The trigger condition circuitry 48 receives a trigger enable signal from the burst control state machine 50 and trigger polarity and trigger level information from the MPU 12 , as well as the actual trigger input signal from the front of the time base card 14 .

Die MPU 12 informiert die Burststeuerzustandsmaschine 50 über den Modus, in dem diese arbeiten soll, indem sie lokale Re­ gister, die eine Erweiterung der Steuerregister 72 (Fig. 3B) sind, mit drei Bit Information lädt: ein Bit zeigt an, ob der Modus automatisch ist oder nicht, ein weiteres gibt an, ob es sich um einen Burst-Modus handelt und das dritte legt fest, ob der Modus an eine externe Zeitbasis phasengesperrt ist. "Slave"-Burststeuerzustandsmaschinen 60 (Fig. 3A) auf den Im­ pulskarten 16 empfangen nur Informationen, die anzeigen, ob sie sich im Burst-Modus befinden sollen oder nicht. Die Burststeuerzustandsmaschine 50 und die "Slave"-Burststeuerzus­ tandsmaschinen 60 kommunizieren miteinander über die Hoch­ geschwindigkeitsbussignale /halt, /haltjetzt, zustandstakt, /laufen und /initing ("noch keine Initialisierung"), wie voranstehend beschrieben.The MPU 12 informs the burst control state machine 50 of the mode in which it should operate by loading local registers, which are an extension of the control register 72 ( FIG. 3B), with three bits of information: one bit indicates whether the mode is automatic or not, another indicates whether it is a burst mode and the third specifies whether the mode is phase locked to an external time base. "Slave" burst control state machines 60 ( FIG. 3A) on the pulse cards 16 only receive information indicating whether or not they should be in burst mode. The burst control state machine 50 and the "slave" burst control state machines 60 communicate with one another via the high speed bus signals / halt, / halt now, state clock, / run and / initing ("as yet no initialization") as described above.

Die Burststeuerzustandsmaschine 50 und die "Slave"- Burststeuerzustandsmaschine 60 empfangen programmierende In­ formationen im eingeschalteten Zutand, die ihnen mitteilen, wie sie in jedem Modus arbeiten sollen, von ROM-Chips (nicht dargestellt) auf ihren entsprechenden Platinen. Die Zus­ tandsmaschinen sind in Xilinx Wz XC3030PC84-70-Chips der Firma Xilinx Inc., San Jose, Kalifornien, Vereinigte Staaten von Amerika, ausgeführt, welche auf der Grundlage von program­ mierenden Informationen, die sie von den ROM erhalten, unterschiedliche logische Konfigurationen annehmen können.The burst control state machine 50 and the "slave" burst control state machine 60 receive on-state programming information that tells them how to operate in each mode from ROM chips (not shown) on their respective boards. The state machines are made in Xilinx WZ XC3030PC84-70 chips from Xilinx Inc., San Jose, California, United States of America, which assume different logical configurations based on programming information they receive from the ROM can.

Da der Schaltungsaufbau 36 zum Phasenfrequenzvergleich auf Veränderungen auf seinem Eingang nicht schnell anspricht, er­ fordert es mehrere Mikrosekunden Betrieb, um die Phasensper­ rschleife zu stabilisieren. Folglich läuft der triggerbare VCO-Oszillator in allen Betriebsmodi mit Phasensperrung an eine externe Zeitbasis kontinuierlich mit und die TVCO-Takte werden von dem Taktsteuersignal von der Burststeuerzus­ tandsmaschine 50 durch das UND-Gatter 52 geleitet.Because phase frequency comparison circuitry 36 does not respond quickly to changes in its input, it requires several microseconds of operation to stabilize the phase lock loop. As a result, the triggerable VCO oscillator runs continuously in an external time base in all phase-locked operating modes and the TVCO clocks are passed from the clock control signal from the burst control state machine 50 through the AND gate 52 .

Die Burststeuerzustandsmaschine 50 empfängt die Rahmen-Sync- und Phasensperreingänge von der Vorderseite der Zeitbasiskarte 14 und TVCO-Takte von dem Ausgang des triggerbaren VCO-Oszil­ lators. Bei Empfang eines Rahmen-Sync-Einganges in dem Auto- Burst, an eine externe Zeitbasis phasengesperrten Modus wird das Taktsteuersignal an das UND-Gatter 52 hoch gesetzt, um zu ermöglichen, daß die TVCO-Takte an invertierende Puffer­ verstärker 54 durchgeleitet werden, welche sie als /TVCO-Takte an die Impulskarten weiterreichen. Da die Taktung der Öffnung vom UND-Gatter 52 für den Anfang der Verteilung des ersten Taktes zu der richtigen Phase kritisch ist, verwendet die Burststeuerzustandsmaschine 50 zuerst den Phasensperreingang und dann die TVCO-Takte zur Synchronisierung des Rahmen-Sync- Signales, so daß es ein Taktsteuersignal mit der korrekten Taktung wird.The burst control state machine 50 receives the frame sync and phase lock inputs from the front of the time base card 14 and TVCO clocks from the output of the triggerable VCO oscillator. Upon receipt of a frame sync input in the auto burst, on an external time base phase locked mode, the clock control signal to AND gate 52 is asserted to allow the TVCO clocks to be passed to inverting buffer amplifiers 54 which pass them on to the impulse cards as / TVCO clocks. Since the timing of the opening from AND gate 52 is critical to the start of the distribution of the first clock to the correct phase, the burst control state machine 50 first uses the phase lock input and then the TVCO clocks to synchronize the frame sync signal so that it a clock control signal with the correct timing.

Im Gegensatz hierzu wird im automatischen Burst-Modus mit interner Zeitbasis das Taktsteuersignal hoch gehalten, so daß das UND-Gatter 52 immer offen ist und der triggerbare VCO-Os­ zillator für zusätzliche Bursts über das Autotriggersignal an das ODER-Gatter 46 aktiviert wird.In contrast, the clock control signal is kept high in the automatic burst mode with an internal time base, so that the AND gate 52 is always open and the triggerable VCO-Os zillator is activated for additional bursts via the auto trigger signal to the OR gate 46 .

Auch eine Trigger-Aus-Maschine 56 empfängt die /TVCO-Takte von dem UND-Gatter 52 über den Pufferverstärker 55 und spricht auf sie an, indem sie das Trigger-Aus-Signal zu dem richtigen relativen Zeittakt gemäß der Information erzeugt, mit der sie von der MPU vorprogrammiert wurde. In einer bevorzugten Aus­ führungsform ist die Trigger-Aus-Maschine 56 beinahe völlig identisch mit einem der Kanäle der Impulskarte 16, die im ein­ zelnen nachstehend unter Bezugnahme auf Fig. 3 beschrieben sind, außer, daß sie keinen Muster-RAM 62 aufweist und sie einen zusätzlichen Signalburst empfängt, was bewirkt, daß sie in ihrem aktiven Zustand nur einen Trigger pro Burst und in ihrem inaktiven Zustand einen Trigger pro Impuls erzeugt. Der Muster-RAM 62 ist nicht erforderlich, da die Trigger-Aus-Mas­ chine 56 nur einen einzigen Impuls mit der TVCO-Taktperiode erzeugt, anstelle eines Impulses, zu dessen Definition es eines Musters bedarf.A trigger-off engine 56 also receives and responds to the / TVCO clocks from the AND gate 52 via the buffer amplifier 55 by generating the trigger-off signal at the correct relative timing according to the information at which it was preprogrammed by the MPU. In a preferred embodiment, the trigger-off machine 56 is almost completely identical to one of the channels of the pulse card 16 , which are described in detail below with reference to FIG. 3, except that it has no pattern RAM 62 and it receives an additional signal burst, which causes it to generate only one trigger per burst in its active state and one trigger per pulse in its inactive state. The pattern RAM 62 is not required because the trigger-off machine 56 generates only a single pulse with the TVCO clock period, instead of a pulse that requires a pattern to define.

Der Zeitdifferenz-Kalibrierungs-Abtaster 53 empfängt TVCO- Takte von dem triggerbaren VCO-Oszillator 30 und einer Zeit­ differenz-Kalibrierungseinstellung von der Vorderseite. Er zählt 128 TVCO-Takte und tastet dann den Zeitdifferenz- Kalibrierungseingang ab, um seinen Zustand zu diesem Zeitpunkt festzustellen. Er wird während der Initialisierung durch ein Signal "rücksetzen" in einem fertigen Zustand zurückgesetzt, welches eines der Lade- und Rückstellsignale von der Burststeuerzustandsmaschine 50 ist. Das Ergebnis des Ab­ tastvorganges wird von der MPU 12 während des Kalibrierungs­ vorganges zurückgelesen, wie nachstehend weiter ausgeführt ist.The time difference calibration scanner 53 receives TVCO clocks from the triggerable VCO oscillator 30 and a time difference calibration setting from the front. It counts 128 TVCO clocks and then samples the time difference calibration input to determine its condition at that time. It is reset during the initialization by a "reset" signal in a finished state, which is one of the load and reset signals from the burst control state machine 50 . The result of the scanning process is read back by the MPU 12 during the calibration process, as will be explained further below.

Gemäß Fig. 3A, dem Blockdiagramm der Impulskarten 16, gibt die MPU 12 über den MPU-Bus 18 Musterinformationen an den Muster- RAM 62. Nach Fig. 4 ist der Muster-RAM 62 ein 4k mal 8-Bit- Speicher mit wahlfreiem Zugriff. Das in dem Muster-RAM 62 gesetzte Muster soll anfänglich am Eingangspunkt adressiert werden. Die Inhalte des Muster-RAM 62 zwischen dem Ein­ gangspunkt und dem Rückschleifenpunkt sind alles Nullen, außer in dem nachstehend besprochenen Ausnahmefall, und wirken als Verzögerung, bevor der erste Impuls auftreten soll. Wie nachstehend weiter erläutert ist, wird dieser Muster-RAM 62 ausgetaktet, jeweils acht Bit bei einem Achtel der Haupttaktfrequenz, und in einen seriellen Bitstrom mit der vollen Haupttaktfrequenz umgewandelt. Dieser Bitstrom wiederum steuert die Erzeugung eines oder mehrerer Impulse durch den Rest des in Fig. 3A und 3B dargestellten Schaltungsaufbaus. Referring to FIG. 3A, the block diagram of the pulse card 16, the MPU 12 via the MPU bus 18 pattern information to the pattern RAM 62. According to FIG. 4, the pattern RAM 62 is a 4K by 8 bit random access. The pattern set in the pattern RAM 62 should initially be addressed at the entry point. The contents of pattern RAM 62 between the entry point and the loopback point are all zeros, except in the exceptional case discussed below, and act as a delay before the first pulse is to occur. As will be further explained below, this pattern RAM 62 is clocked out, eight bits each at one eighth of the main clock frequency, and converted into a serial bit stream with the full main clock frequency. This bit stream in turn controls the generation of one or more pulses by the rest of the circuitry shown in Figs. 3A and 3B.

Um den Muster-RAM 62 an einem Eingangspunkt zu betreten, der nicht das niedrigstwertige Bit an einer bestimmten Adresse ist, wird das Schieberegister 76 von den /lokalen Takten der "Slave" -Burststeuerzustandsmaschine 60 vorgetaktet, welche mit /TVCO-Takten durch UND-Gatter 63 kombiniert werden. Gibt die Zeitbasiskarte nicht /TVCO-Takte, dann wird /TVCO hoch gehal­ ten, um den /lokalen Takten den Durchtritt zu dem UND-Gatter 63 zu ermöglichen. Umgekehrt, wenn die "Slave"-Burststeuerzus­ tandsmaschine 60 die Initialisierung abgeschlossen hat, hält sie die /lokalen Takte hoch, so daß die /TVCO-Takte durchlaufen können. Daher sind die Haupttakte die ODERierte Summe aus /lokale Takte und /TVCO-Takte, wodurch es den "Slave"-Burststeuerzustandsmaschinen 60 ermöglicht wird, ein Schieberegister 76 während der Initialisierung vorzutakten, und dem triggerbaren VCO-Oszillator 30 ermöglicht wird, diese Funktion nach Initialisierung und einem Trigger durchzuführen. Rückschleifenpunkte sind immer auf dem niedrigstwertigen Bit ihrer Adresse, wodurch jedwedes Erfordernis einer Vortaktung während des Rückschleifenbetriebs entfällt. Ist das gesamte Muster kürzer als acht Bit, wird es wiederholt, um acht Bit zu füllen, so daß die Rückschleife auf ein niedrigstwertiges Bit entfallen kann. Aufgrund einer Beschränkung, nach der alle Muster integrale Zweierpotenzen sein müssen, funktioniert dies gut.In order to enter the pattern RAM 62 at an entry point that is not the least significant bit at a particular address, the shift register 76 is pre-clocked by the / local clocks of the "slave" burst control state machine 60 , which with / TVCO clocks by AND- Gate 63 can be combined. If the time base card does not give / TVCO clocks, then / TVCO is held high to allow the / local clocks to pass to the AND gate 63 . Conversely, when the "slave" burst control state machine 60 has completed initialization, it holds up the / local clocks so that the / TVCO clocks can go through. Therefore, the master clocks are the ORed sum of / local clocks and / TVCO clocks, thereby allowing the "slave" burst control state machines 60 to pre-clock a shift register 76 during initialization and allowing the triggerable VCO oscillator 30 to perform this function Initialization and a trigger to perform. Loopback points are always on the least significant bit of their address, eliminating any need for pre-clocking during loopback operations. If the entire pattern is shorter than eight bits, it is repeated to fill eight bits so that the loop back to a least significant bit can be omitted. This works well due to a limitation that all patterns must be integral powers of two.

Der Bereich zwischen dem Rückschleifenpunkt und dem Speicher­ ende ist im gewöhnlichen Fall durch die Breite des Impulses in zwei Bereiche unterteilt. Die Daten im ersten dieser Bereiche stellen die Zeit dar, zu der der Impuls hoch ist, d. h. seine Breite, und er ist mit Einsen gefüllt. Die Daten im zweiten dieser Bereiche stellen die Zeit dar, zu der der Impuls niedrig ist, und er ist ausschließlich mit Nullen gefüllt. Die Gesamtheit dieser beiden Bereiche stellt die Periode des Im­ pulses dar, während der erste Abschnitt die Impulsbreite definiert (hochverlaufend) und der Rest den Rest der Periode (niedrigverlaufend) definiert. Die Phasenverzögerung, ein Intervall bezüglich einer Bezugszeit, um die der Anfang der Impulsbreite verzögert ist, ist in der Verzögerung zwischen dem Eingangspunkt und dem Rückschleifenpunkt enthalten. Zur Verringerung des Zittern ("Jitter") und zur Verfügbarmachung einer verzögerungsfreien Rückschleife wird der Muster-RAM 62 nur mit Mustern geladen, die eine gerade Zweierpotenz in ihrer Periode sind. Daher führt das Muster im Muster-RAM 62 in der Tat eine Frequenzteilung auf der Frequenz des Haupttaktes durch.The area between the loopback point and the memory end is usually divided into two areas by the width of the pulse. The data in the first of these areas represents the time when the pulse is high, ie its width, and is filled with ones. The data in the second of these areas represents the time when the pulse is low and is filled with zeros only. The entirety of these two areas represents the period of the pulse, while the first section defines the pulse width (increasing) and the rest defines the rest of the period (low). The phase delay, an interval with respect to a reference time by which the start of the pulse width is delayed, is included in the delay between the entry point and the loopback point. To reduce jitter and to provide an instantaneous loop back, the pattern RAM 62 is loaded only with patterns that are an even power of two in their period. Therefore, the pattern in the pattern RAM 62 actually does frequency division on the frequency of the main clock.

Der Rückschleifenpunkt wird wiederholt wiedereingegeben, um eine Sequenz identischer Impulse zu erzeugen. In Fig. 3A wird die Anzahl der Wiedereingaben von den Inhalten der höchstwertigen 16 Bit des Ausganges des Zählerschaltungsauf­ baus 74, Schleifenzählung, bestimmt, und entspricht der Anzahl der Impulse in einem Burst für Impulse, deren Periode länger als acht Bit ist. Für kürzere Impulse, die nur ein, zwei oder vier Bit lang sind, treten mehrfache Impulse bei jedem Verlauf durch die Schleife auf, und jegliche zusätzlichen Impulse, die erforderlich sind, um die von der Bedienungsperson vorgegebene Burstlänge zu erfüllen, werden in dem Verzögerungsbereich kurz vor dem Rückschleifenpunkt gesetzt, welcher sonst mit ausschließlich Nullen gefüllt ist. Wenn alle vorgeschriebenen Impulse erzeugt wurden, wie nachstehend weiter ausgeführt ist, erstellt der Zählerschaltungsaufbau die Parkadresse.The loopback point is re-entered repeatedly to produce a sequence of identical pulses. In Fig. 3A, the number of re-inputs is determined by the contents of the most significant 16 bits of the output of the counter circuit construction 74 , loop count, and corresponds to the number of pulses in a burst for pulses whose period is longer than eight bits. For shorter pulses that are only one, two or four bits long, multiple pulses occur each time through the loop, and any additional pulses required to meet the operator-specified burst length become short in the delay area set before the loopback point, which is otherwise filled with only zeros. When all of the prescribed pulses have been generated, as discussed further below, the counter circuitry creates the park address.

Gemäß Fig. 3A und 3B verwendet die MPU 12 (Fig. 1) auch den MPU-Bus 18 zur Abgabe der geeigneten Einstellungen an den Vor­ der-"Vernier"-Digital/Analog-Wandler DAC 64, Hinter-"Vernier"- Digital/Analog-Wandler DAC 66, Hochpegel-Digital/Analog- Wandler DAC 68, Niederpegel-Digital/Analog-Wandler DAC 70 und die Steuerregister 72. Die Steuerregister enthalten dann einen breiten Bereich an Informationen, einschließlich jeweils fünf Bit Vorder- und Hinter-"Sliver"-Information, ein Bit, das an­ zeigt, ob der Modus automatisch ist oder nicht, ein Bit, das anzeigt, ob die oberste Oktave gerade verwendet wird (freigegeben), zwei Bit, die anzeigen, ob Vorder- oder Hinter­ signale verzögert werden sollen, ein Bit zur Freigabe des Wandlers, wenn er verwendet werden soll, und zwei Bit, die den Impulsausgang und sein Komplement freigeben.Referring to FIG. 3A and 3B, the MPU 12 is used (Fig. 1) and the MPU bus 18 for delivering the appropriate settings on the pre DER "Vernier" -Digital / analog converter DAC 64, rear "Vernier" - Digital / DAC 66 analog converter, DAC 68 high-level digital / analog converter, DAC 70 low-level digital / analog converter and control register 72 . The control registers then contain a wide range of information, including five bits of front and rear "sliver" information, one bit indicating whether the mode is automatic or not, a bit indicating whether the top octave is currently being used (enabled), two bits that indicate whether front or rear signals are to be delayed, a bit to enable the converter when it is to be used, and two bits that enable the pulse output and its complement.

Die MPU 12 verwendet auch den MPU-Bus 18 zur Abgabe der Schleifenadressen- und Schleifenzählinformationen an die "Slave"-Burststeuerzustandsmaschine 60. Die "Slave" - Burststeuerzustandsmaschine 60 kommuniziert auch zwischen Bursts mit anderen Instrumentenkarten in dem System, und zwar über die Signalleitungen /laufen, /initing (keine Initialisierung), zustandstakt, /haltjetzt und /halt des Hoch­ geschwindigkeitsbusses 26. Zustandstakt ist ein 3 MHz-Takt, der die Aktivitäten der Burststeuerzustandsmaschine 50 und der "Slave" -Burststeuerzustandsmaschinen 60 synchronisiert, wäh­ rend diese die Initialisierung durchführen und miteinander kommunizieren.The MPU 12 also uses the MPU bus 18 to provide the loop address and loop count information to the "slave" burst control state machine 60 . The "slave" burst control state machine 60 also communicates between bursts with other instrument cards in the system via the signal lines / run, / initing (no initialization), state clock, / stop now and / stop the high speed bus 26 . State clock is a 3 MHz clock that synchronizes the activities of the burst control state machine 50 and the "slave" burst control state machines 60 while they are performing the initialization and communicating with each other.

Die /halt- und /haltjetzt-Leitungen werden von der MPU 12 über die Burststeuerzustandsmaschine 50 gesteuert. Die MPU 12 instruiert die Burststeuerzustandsmaschine 50 über eine Nach­ richt auf dem MPU-Bus 18, ein /halt zu setzen. Die Burststeuerzustandsmaschine 50 setzt dann ein /halt, indem sie diese Leitung niedrig macht, wodurch den "Slave"-Burststeuer­ zustandsmaschinen 60 auf den Impulskarten 16 mitgeteilt wird, nach Vollendung des nächsten Bursts auf ordentliche Weise an­ zuhalten.The / halt and / halt now lines are controlled by the MPU 12 via the burst control state machine 50 . The MPU 12 instructs the burst control state machine 50 to put on / stop via a message on the MPU bus 18 . The burst control state machine 50 then puts on / off by making this line low, thereby notifying the "slave" burst control state machines 60 on the pulse cards 16 to stop properly after the next burst is completed.

Befindet sich jedoch das Instrument in einem der beiden auto­ matischen Modi, mit interner Zeitbasis oder auf eine externe Zeitbasis phasengesperrt, wird es kein Ende eines Bursts geben und somit auch keine Gelegenheit für ein ordentliches Abschal­ ten. Unter diesen Umständen setzt die MPU 12 zunächst die /halt-Leitung durch die Burststeuerzustandsmaschine 50 auf der Zeitbasiskarte 14 und pulst dann die /haltjetzt-Leitung vorübergehend auf ihren gesetzten Zustand. Die Zeitbasiskarte 14 und die Impulskarten 16 reagieren hierauf durch sofortiges Unterbrechen ihrer Aktivitäten. Wenn sie durch diese beiden Möglichkeiten angehalten werden, nehmen die Impulskarten /laufen zurück und lassen sie hoch gehen. Die /halt-Leitung bleibt während der Zeit, zu der die MPU 12 die verschiedenen Karten über den MPU-Bus 18 programmiert, durch die Burststeuerzustandsmaschine gesetzt.However, if the instrument is in one of the two automatic modes, with an internal time base or on an external time base, there will be no end to a burst and therefore no opportunity for a proper shutdown. Under these circumstances, the MPU 12 first sets the / halt line through the burst control state machine 50 on the time base card 14 and then temporarily pulses the / halt now line to its set state. The time base card 14 and the impulse cards 16 react to this by immediately interrupting their activities. When stopped by these two options, the pulse cards / run back and let them go up. The / halt line remains set by the burst control state machine during the time that the MPU 12 programs the various cards over the MPU bus 18 .

Die voranstehende konzeptionelle Beschreibung, in Zusammenhang mit Fig. 3A und 3B, der Betriebsweise des RAM 62 (Fig. 4), ist natürlich etwas zu sehr vereinfacht. Zwar gibt diese Er­ läuterung das Konzept genau wieder; seine Implementierung jedoch ist eigentlich komplizierter, um die schnelle und sofortige Erholung von einem Impuls zum nächsten zu bewirken, die für die Funktion dieses Konzeptes erforderlich sind.The foregoing conceptual description, in conjunction with FIGS. 3A and 3B, of the operation of the RAM 62 ( FIG. 4) is, of course, a little too simplified. This explanation exactly reflects the concept; however, its implementation is actually more complex to effect the rapid and immediate recovery from one pulse to the next required for this concept to function.

Nach den Fig. 3 und 5 steuert die "Slave"-Burststeuerzustands­ maschine 60 die Adressenleitungen an den Zählerschaltungsauf­ bau 74 (Fig. 5) und steuert auch fünf andere Signale, die an den Zählerschaltungsaufbau 74 gehen: /laden niedrig, /laden hoch, setzen fertig, rücksetzen fertig, und Zähler rücksetzen. /Laden niedrig geht an den parallelen Ladefreigabesteuerein­ gang von Zähler 122, während /laden hoch an den parallelen Ladesteuereingang der Zähler 124, 126 und 128 sowie an den TCLD-Steuereingang von Zähler 122 geht. Wie in dem Gerätedatenbuch von Motorola ECLinPS (Q1/89) ausgeführt und wie durch Bezugnahme hierauf hiermit in die Offenbarung miteingeschlossen ist, bewirkt bei hohem TCLD-Eingang an diese E016 8-Bit Synchronen Binärzähler die interne /TC-Rückkop­ plung, daß sich der Zähler auf der steigenden Flanke am Ende des aktiven /TC automatisch wiederauflädt. Daher befindet sich bei /laden hoch in inaktivem hohen Zustand, was gewöhnlich der Fall ist, der Zähler 122 in seinem Wiederaufladen-auf-Ter­ minal-Zählmodus. . Referring to Figures 3 and 5, the "slave" -Burststeuerzustands controls machine 60, the address lines to the Zählerschaltungsauf construction 74 and also controls five other signals that go to the counter circuit assembly 74 (FIG. 5): / load low / upload, set done, reset done, and reset counter. / Load low goes to the parallel load enable control input of counter 122 , while / load high goes to the parallel load control input of counters 124 , 126 and 128 and to the TCLD control input of counter 122 . As stated in the Motorola ECLinPS device data book (Q1 / 89 ) and as is hereby incorporated by reference into the disclosure, with a high TCLD input to this E016 8-bit synchronous binary counter, the internal / TC feedback causes the Counter on the rising edge at the end of the active / TC automatically recharges. Therefore, at / load high, which is usually the case, the counter 122 is in its recharge-to-terminal count mode.

Das Zählerrücksetzsignal geht an den MR-Steuereingang von Zäh­ ler 128. Es wird in den automatischen Modi dazu verwendet, den Zähler 128 davon abzuhalten, jemals eine Terminal-Zählung zu erstellen, wodurch eine unbestimmte Fortsetzung der Auto- Modus-Impulse ermöglicht wird. Das "setzen fertig"-Signal (oder "setzen erledigt" -Signal) bewirkt das Setzen des Flipflop 136, des "fertigen" Flipflops. Es wird dazu verwen­ det, den Zählerschaltungsaufbau 74 anzuhalten, wenn dieser sich in den automatischen Betriebsmodi befindet. "rücksetzen fertig" setzt denselben Flipflop zurück. Es wird dazu verwen­ det, den Flipflop 136 am Anfang einer jeden Initialisierungssequenz zurückzusetzen. Wenn der fertige Flipflop 136 gesetzt ist, unterbricht er den Zähler 124 über den /CE- ("Not Count Enable" = keine Zählfreigabe)- Steuereingang. Er setzt auch den Zähler 122 über den MR- ("Master Reset" = Haupttakt-Rücksetzen) -Steuereingang zurück. Wenn der Zähler 122 im rückgesetzten Zustand gehalten wird, dann werden alle Zählerschaltungen am Laufen gehindert, da die anderen Zähler 124, 126 und 128 alle von der steigenden Flanke am Ende der Terminal-Zählungen /TC des Zählers 122 getaktet werden. Das "fertig"-Signal wird auch von der "Slave"- Burststeuerzustandsmaschine 60 überwacht, so daß sie erfassen kann, wann der Zähler 74 fertig ist.The counter reset signal goes to the MR control input of counter 128 . It is used in automatic modes to prevent counter 128 from ever making a terminal count, allowing the auto mode pulses to continue indefinitely. The "set done" signal (or "set done" signal) causes flip-flop 136 , the "finished" flip-flop, to be set. It is used to stop the counter circuitry 74 when it is in the automatic modes of operation. "reset done" resets the same flip-flop. It is used to reset flip-flop 136 at the beginning of each initialization sequence. When the finished flip-flop 136 is set, it interrupts the counter 124 via the / CE ("Not Count Enable") control input. It also resets counter 122 via the MR ("Master Reset") control input. If the counter 122 is kept in the reset state, then all counter circuits are prevented from running because the other counters 124 , 126 and 128 are all clocked by the rising edge at the end of the terminal counts / TC of the counter 122 . The "ready" signal is also monitored by the "slave" burst control state machine 60 so that it can detect when the counter 74 is finished.

Das höchstwertige Bit des niedrigstwertigsten Byte-Zählers 122 wird stets mit einer "1" geladen und auf dem Ausgang ignoriert, wodurch der Zähler 122 effektiv in einen 7-Bit-Zähler und der gesamte Zähleraufbau in einen 31-Bit-Zähler umgewan­ delt wird. Alle geladenen Daten sind das Komplement der zwei aus der gewünschten Zählung, so daß die gewünschte Zählung auf dem ersten Takt nach der Terminal-Zählung (FF+1 = 00) erreicht wird. The most significant bit of the least significant byte counter 122 is always loaded with a "1" and ignored on the output, whereby the counter 122 is effectively converted into a 7-bit counter and the entire counter structure into a 31-bit counter. All loaded data are the complement of the two from the desired count, so that the desired count is achieved on the first bar after the terminal count (FF + 1 = 00).

"Slave"-Burststeuerzustandsmaschine "Slave" burst control state machine

In der Tabelle "Slave"-Burststeuerzustandsmaschine befindet sich die "Slave"-Burststeuerzustandsmaschine 60, nach Empfang von vorerrechneten Daten von der MPU 12 über den MPU-Bus 18, in dem Zustand 0, angehalten, und wartet darauf, daß /halt auf dem Hochgeschwindigkeitsbus 26 hoch geht. Wird /halt hoch, nimmt die Zustandsmaschine den Zustand 1 ein und macht folgen­ des: setzt /laden niedrig und /laden hoch aktiv niedrig, setzt rücksetzen fertig aktiv hoch und setzt alle Einsen auf den Eingang an den Zählerschaltungsaufbau 74.In the "slave" burst control state machine table, the "slave" burst control state machine 60 is in state 0 after receiving precalculated data from MPU 12 via MPU bus 18 , and is waiting for / stop on the High speed bus 26 goes high. If / stops high, the state machine assumes state 1 and does the following: sets / load low and / load high active low, resets completely active high and sets all ones to the input to counter circuit structure 74 .

Der Zustand 2 erzeugt einen /lokalen Takt, der durch das UND- Gatter 63 läuft und ein Haupttakt wird, um das Laden von Zäh­ ler 122 mit ausschließlich Einsen zu bewirken. Der /lokale Takt verläuft durch das UND-Gatter 63, da die Zeitbasiskarte 14 /TVCO-Takt während des Initialisierungsvorganges hoch läßt. Es ist zu bemerken, daß die oberen drei Byte von den Zählern 124, 126 und 128 nicht geladen werden, da sie nur von der steigenden Flanke am Ende der Terminal-Zählung /TC von Zähler 122 getaktet werden und nicht durch Haupttakte.State 2 generates a / local clock that passes through AND gate 63 and becomes a master clock to effect the loading of counters 122 with all ones. The / local clock passes through the AND gate 63 because the time base card 14 / TVCO clock leaves high during the initialization process. It should be noted that the top three bytes are not loaded by counters 124 , 126 and 128 because they are only clocked by the rising edge at the end of terminal count / TC of counter 122 and not by master clocks.

Da nur Einsen in dem Niedrigbyte-Zähler 122 vorhanden sind, wird das Terminal-Zählungssignal /TC von diesem Zähler niedrig gesetzt. Im Zustand 3 wird das /laden niedrig-Signal zurück­ genommen und die Initial-Adresse auf den Eingang zu den Zäh­ lern gesetzt. Diese Initial-Adresse ist der Eingangspunkt aus Fig. 4 minus acht Bit. In Zustand 4 wird ein weiterer /lokaler Takt erzeugt, wodurch der Zähler 122 auf nur Nullen herüber­ rollt, /TC inaktiv macht und dadurch die Initial-Adresse in die oberen drei Byte-Zähler 124, 126 und 128 taktet.Since there are only ones in the low byte counter 122 , the terminal count signal / TC is set low by this counter. In state 3 the / load low signal is withdrawn and the initial address is set to the input to the counters. This initial address is the entry point from FIG. 4 minus eight bits. In state 4, a further / local clock is generated, as a result of which the counter 122 rolls over to all zeros, makes / TC inactive and thereby clocks the initial address into the upper three byte counters 124 , 126 and 128 .

Als nächstes wird in Zustand 5 das /laden hoch-Signal zurück­ genommen und das /laden niedrig-Signal gesetzt. Der nächste /lokale Takt, erzeugt in Zustand 6, taktet dann das niedrigere Byte der Initial-Adresse in den Zähler 122. Die Initial- Adresse wird dann in alle Byte der Zählerschaltungen 74 geladen. Next, in state 5, the / load high signal is withdrawn and the / load low signal is set. The next / local clock, generated in state 6, then clocks the lower byte of the initial address into counter 122 . The initial address is then loaded into all bytes of counter circuits 74 .

In Zustand 7 nimmt die "Slave"-Burststeuerzustandmaschine 60 /laden niedrig zurück und beginnt mit der Vorlage der Rück­ schleifenadresse an die Zählerschaltungen 74. Die nächsten 16 Zustände erzeugen 8 /lokale Takte, die den Eingangspunkt so vorrücken, daß er der nächste Ausgang des Schieberegisters 76 ist. Die Daten an diesen Stellen sind ausschließlich Nullen, daher wird das Schieberegister in diesem Verlauf "herau­ sgespült". Am Ende dieser Taktreihe läßt die "Slave"- Burststeuerzustandsmaschine 60 den /lokalen Takt hoch und gibt somit das UND-Gatter 63 für das Auftreten von TVCO-Takten frei. Die Zählerschaltungen 74 und das Schieberegister 76 sind nun vollkommen bereit, außer dem aktiven rücksetzen fertig, welches den fertigen Flipflop 136 zurückgesetzt hält.In state 7, the "slave" burst control state machine 60 reloads / loads low and begins presenting the loopback address to counter circuits 74 . The next 16 states produce 8 / local clocks that advance the entry point to be the next output of shift register 76 . The data at these points are all zeros, so the shift register is "flushed out" in this process. At the end of this clock series, the "slave" burst control state machine 60 allows the local clock to go high, thus enabling the AND gate 63 for the occurrence of TVCO clocks. The counter circuits 74 and the shift register 76 are now completely ready, except for the active reset, which holds the finished flip-flop 136 reset.

Es geschieht nichts weiter bis zum Ende von Zustand 31, zu welchem Zeitpunkt die "Slave"-Burststeuerzustandsmaschine 60 auf Zustand 0 "herüberrollt" und rücksetzen fertig zurück­ genommen und niedrig wird, wodurch die Zählerschaltungen 74 freigegeben werden. Das Signal /initing des Hochgeschwindig­ keitsbusses 26 wird zu diesem Zeitpunkt gleichfalls zurück­ genommen, indem es von seiner Niedrighaltung freigelassen wird.Nothing further happens until the end of state 31 , at which time the "slave" burst control state machine 60 "rolls over" to state 0 and resets, and is then reset and low, thereby enabling the counter circuits 74 . The signal / initing of the high-speed bus 26 is also withdrawn at this time by releasing it from its low maintenance.

Nachdem das Initialisierungsintervall vorüber ist und ein Trigger oder Rahmen-Sync auftritt, wird das triggerbare VCO- Oszillator aktiv und ein Strom von Haupttakten (Mastertakten), abgeleitet von den /TVCO-Takten, beginnt am Takteingang des niedrigstwertigen Byte-Zählers 122 zu erscheinen. An der nächsten Bytegrenze in RAM 62 sind die drei Leitungen, die die niedrigstwertigen Bit des Ausganges von Zähler 122 darstellen, wieder alle hoch, sättigen das UND-Gatter 130, so daß es für eine Taktperiode hoch wird und bewirkt, daß das Schieberegister 76 das nächste Byte aus dem RAM lädt.After the initialization interval is over and a trigger or frame sync occurs, the triggerable VCO oscillator becomes active and a stream of main clocks (master clocks), derived from the / TVCO clocks, begins to appear at the clock input of the least significant byte counter 122 . At the next byte boundary in RAM 62 , the three lines that represent the least significant bits of the output of counter 122 are all high again, saturate AND gate 130 so that it goes high for one clock period and cause shift register 76 to cause the loads next byte from RAM.

Innerhalb von 128 Takten, abzüglich irgendwelcher Vorzählungen zur Verschiebung des Eingangspunkt-Bit an den Ausgang des Schieberegisters 76, erreicht der niedrigstwertige Byte-Zähler 122 seine Terminal-Zählung. Da /laden hoch seit Beendigung der Ladeaktivität inaktiv hoch war, ist der TCLD-Eingang an den Zähler 122 hoch.The least significant byte counter 122 reaches its terminal count within 128 clocks, minus any pre-counts to shift the entry point bit to the output of shift register 76 . Since / load up has been inactive since the end of the loading activity, the TCLD input to counter 122 is high.

Wenn die Terminal-Zählung eine Wiederladung des Zählers 122 bewirkt, ist der Wert auf den Eingang die unteren 7 Bit der Rückschleifenpunkt-Adresse. Die Hinterflanke von /TC, die von aktiv niedrig auf inaktiv hoch zurückgeht, taktet die Zähler 124, 126 und 128, und Flipflop 136. Wie nachstehend in dieser Erörterung klarer wird, ist zu dieser Zeit nur der Zähler 124 durch ein niedrig auf seinem /CE-Eingang freigegeben. Dies ist darauf zurückzuführen, daß der Flipflop 136 während des Initialisierungsvorganges zurückgesetzt worden war.When the terminal count reloads counter 122 , the value on the input is the lower 7 bits of the loopback address. The trailing edge of / TC, which goes from active low to inactive high, clocks counters 124 , 126 and 128 , and flip-flop 136 . As will become clearer later in this discussion, at this time only counter 124 is enabled by a low on its / CE input. This is because flip-flop 136 had been reset during the initialization process.

Die Taktungswirkung von /TC von Zähler 122 bewirkt weder eine Zählung des Zählers 126 oder 128 oder ein Setzen des Flipflop 136, da die zur Sättigung der ODER-Gatter 132 und 134, die be­ züglich der aktiv-niedrigen Logik als UND-Gatter fungieren, erforderlichen Bedingungen noch nicht aufgetreten sind. Das ODER-Gatter 132 produziert nur dann einen niedrigen Ausgang zur Freigabe des Zählens über /CE, nachdem die Terminal-Zäh­ lungsausgänge, /TC, der Zähler 124 und 126 beide aktiv niedrig geworden sind. Auf ähnliche Weise produziert das ODER-Gatter 134 nur dann einen hohen Ausgang auf seinem Komplementausgang, um ein hoch auf dem D-Eingang des Flipflop 136 zu setzen, wenn die Terminal-Zählungsausgänge, /TC, aller drei Zähler 124, 126 und 128 niedrig sind. Daher läßt der Takt am Flipflop 136 seinen Ausgang niedrig, so daß der Zähler 124 von dem niedrig auf seinem /CE-Eingang freigegeben bleibt und der Zähler 122 durch ein hoch auf seinem MR ("Master Reset" = Haupttakt rück­ setzen) -Eingang nicht zurückgestellt wird.The clocking effect of / TC of counter 122 does not count counter 126 or 128 or set flip-flop 136 , since they serve to saturate OR gates 132 and 134 , which function as AND gates with respect to the active-low logic, necessary conditions have not yet occurred. The OR gate 132 produces a low output to enable counting via / CE only after the terminal count outputs, / TC, counters 124 and 126 have both become active low. Similarly, OR gate 134 produces a high output on its complement output to go high on the D input of flip-flop 136 only when the terminal count outputs, / TC, of all three counters 124 , 126 and 128 are low are. Therefore, the clock on flip-flop 136 leaves its output low, so that counter 124 remains enabled from the low on its / CE input and counter 122 does not by a high on its MR ("Master Reset") input is deferred.

Da der Zähler 122 mit den unteren Bit der Rückschleifenadresse wieder geladen wurde, beginnt er jetzt von einer Zahl ab zu zählen (an bzw. auf einer Bytegrenze), die nicht nur ausschließlich aus Nullen besteht, was der Wert ist, den er gehabt hätte, wenn er nur "herübergerollt" wäre und von Null ab zu zählen begonnen hätte. Die Folge aus dieser Tatsache ist, daß ein Adreßraum in RAM 62 übersprungen wurde. Der gesamte Zählerschaltungsaufbau 74 wirkt als "Sprungzähler", der sich über eine Bytezahl, N, von 1 bis 16 durch den RAM 62 entlang bewegt und dann eine Anzahl Byte, M, "überspringt", wobei M = 16-N. Die niedrigstwertigen drei Bit des Zählers 122 zählen Bitstellen innerhalb der von dem Rest des Zählers 122 und der Gesamtheit des Zählers 124 adressierten Byte. Die vier höherwertigen Bit des Zählers 122, die Byte zählen, sind der Wert, der N und M bestimmt.Since the counter 122 has been reloaded with the lower bits of the loopback address, it now begins to count from a number (on or on a byte boundary) that is not just all zeros, which is the value it would have had, if it had just "rolled over" and started counting from zero. The consequence of this fact is that an address space in RAM 62 has been skipped. The entire counter circuitry 74 acts as a "hop counter" which moves through RAM 62 through a number of bytes, N, from 1 to 16, and then "skips" a number of bytes, M, where M = 16-N. The least significant three bits of counter 122 count bit positions within the bytes addressed by the rest of counter 122 and the entirety of counter 124 . The four high order bits of counter 122 that count bytes are the value that determines N and M.

Wiederholte /TC niedrig vom Zähler 122 jedesmal, wenn dieser seine (verkürzte) Terminal-Zählung erreicht, bewirken schließ­ lich, daß der Zähler 124 seine Terminal-Zählung erreicht, was anzeigt, daß das Ende des Musterspeichers erreicht ist. Zu diesem Zeitpunkt erzeugt das UND-Gatter 130 einen letzten hohen Ausgang (für diesen Verlauf durch den Speicher) und lädt die Inhalte des letzten Byte im RAM 62 in das Schieberegister 76.Repeated / TC low of counter 122 each time it reaches its (abbreviated) terminal count will eventually cause counter 124 to reach its terminal count, indicating that the end of the pattern memory has been reached. At this time, AND gate 130 produces a last high output (for this history through memory) and loads the contents of the last byte in RAM 62 into shift register 76 .

Die Terminal-Zählung, /TC aktiv niedrig, des Zählers 124 gibt den Zähler 126 frei, so daß die steigende Flanke am Ende der nächsten Terminal-Zählung des Zählers 122 den Zähler 126 er­ folgreich taktet. Dieselbe Terminal-Zählung des Zählers 122 erhöht auch den Zähler 124 und bewirkt, daß seine Terminal- Zählung weggeht, wenn sie mit seinem Anteil der Rück­ schleifenadresse geladen wird, um sofort mit dem Zählen ab der Rückschleifenadresse zu beginnen. Es ist zu bemerken, daß der TCLD-Eingang des Zählers 124 noch hoch ist und vielmehr einen Ladevorgang statt ein Herüberrollen auslöst, da das Fehlen einer Terminal-Zählung von den Zählern 126 und 128 bedeutet, daß der Ausgang des ODER-Gatters 134 hoch ist.The terminal count, / TC active low, of counter 124 enables counter 126 , so that the rising edge at the end of the next terminal count of counter 122 successfully clocks counter 126 . The same terminal count of counter 122 also increments counter 124 and causes its terminal count to go away when loaded with its portion of the loopback address to immediately begin counting from the loopback address. It should be noted that the TCLD input of counter 124 is still high and rather triggers a load rather than a rollover since the lack of terminal count from counters 126 and 128 means that the output of OR gate 134 is high .

Haben ausreichend Verläufe durch die Schleife stattgefunden, um den Zähler 126 zu seiner Terminal-Zählung zu bringen, wer­ den beide Eingänge am ODER-Gatter 132 niedrig, da die Ter­ minal-Zählung von Zähler 124 noch vorhanden ist. Sind beide Eingänge an das ODER-Gatter 132 niedrig, ist sein Ausgang niedrig und der Zähler 128 wird freigegeben, so daß die nächste Terminal-Zählung des Zählers 122 eine Erhöhung des Zählers 128 bewirkt. Die steigende Flanke am Ende dieser Ter­ minal-Zählung erhöht gleichfalls die Zähler 124 und 126, so daß ihre Terminal-Zählungen weggehen. Der Zähler 128 wird nicht wieder freigegeben, bis beide Zähler 122 und 124 wieder eine Terminal-Zählung zur selben Zeit erzeugen. Die steigende Flanke am Ende der nächsten Terminal-Zählung des Zählers 122 erhöht dann wieder den Zähler 128.If there have been enough runs through the loop to bring counter 126 to its terminal count, both inputs to OR gate 132 are low because terminal 124 terminal counter is still present. If both inputs to OR gate 132 are low, its output is low and counter 128 is enabled so that the next terminal count of counter 122 will cause counter 128 to increment. The rising edge at the end of this terminal count also increases counters 124 and 126 so that their terminal counts go away. Counter 128 is not released again until both counters 122 and 124 again generate a terminal count at the same time. The rising edge at the end of the next terminal count of counter 122 then increases counter 128 again .

Wenn sich der Zähler 128 auffüllt und seine Terminal-Zählung erzeugt, erzeugen die Zähler 124 und 126 ebenfalls ihre Termi­ nal-Zählungen und alle Eingänge an das ODER-Gatter 134 (das als niedriges logisches UND-Gatter fungiert) werden niedrig und bewirken so einen niedrigen Ausgang von dem ODER-Gatter 134 und einen hohen Ausgang von seinem Komplementausgang. Das niedrig auf den TCLD-Eingang des Zählers 124 verändert intern die Bedeutung der steigenden Flanke am Ende seiner Terminal- Zählung, so daß es jetzt auf den nächsten steigenden Taktein­ gang von dem Ende der Terminal-Zählung des Zählers 122 herüberrollen wird. Dieselbe Terminal-Zählung von Zähler 122 bewirkt gleichfalls, daß die Zähler 126 und 128 herüberrollen, da ihre TCLD-Eingänge intern von "Pulldowns" auf niedrig heruntergezogen werden. Das hoch auf dem D-Eingang vom Flipflop 136 bedeutet, daß dieselbe Terminal-Zählung von Zäh­ ler 122 auch ein Setzen des Flipflop 136 bewirkt, und wiederum ein Haupttakt rücksetzen des Zählers 122 auslöst. Daher sind jetzt alle Zähler auf Null und die Adresse an den RAM 62 ist 000, die Parkadresse. Und da der Zähler durch das hoch vom Flipflop 136 im Rücksetz-Zustand gehalten wird, und alle anderen Zähler 124, 126 und 128 von der Terminal-Zählung von Zähler 122 getaktet werden, ist der Zählerschaltungsaufbau 74 effektiv gesperrt, bis ein weiterer Initialisierungsvorgang rücksetzen fertig hoch setzt.When counter 128 fills up and generates its terminal count, counters 124 and 126 also generate their terminal counts and all inputs to OR gate 134 (which acts as a low logic AND gate) go low, causing one low output from OR gate 134 and high output from its complement output. The low on the TCLD input of counter 124 internally changes the meaning of the rising edge at the end of its terminal count so that it will now roll over to the next rising clock input from the end of counter 122's terminal count. The same terminal count from counter 122 also causes counters 126 and 128 to roll over since their TCLD inputs are pulled down internally from "pulldowns" to low. The high on the D input of flip-flop 136 means that the same terminal count of counter 122 also causes flip-flop 136 to be set , and in turn triggers a master clock reset of counter 122 . Therefore, all counters are now at zero and the address to RAM 62 is 000, the parking address. And since the counter is held high by the flip-flop 136 and all other counters 124 , 126 and 128 are clocked by the terminal count of counter 122 , the counter circuitry 74 is effectively locked until another initialization reset is done sets high.

Die "Slave"-Burststeuerzustandsmaschine 60 überwacht das fer­ tig-Signal von dem Zählerschaltungsaufbau 74 und wenn fertig aktiv wird, benachrichtigt die "Slave"-Burststeuerzustandsmas­ chine 60 die Burststeuerzustandsmaschine 50 auf der Zeitbasis­ karte 14 durch Rücknahme von /laufen über den Hochgeschwindig­ keitsbus 26.The "slave" burst control state machine 60 monitors the ready signal from the counter circuitry 74, and when ready, the "slave" burst control state machine 60 notifies the burst control state machine 50 on the timebase card 14 by withdrawing from / running on the high speed bus 26 .

Während die Verwendung dieses "Sprungzählers" die Nutzung des RAM 62 verringert, bringt sie jedoch auch einige sehr wichtige Vorteile mit sich. Insbesondere ermöglicht sie, daß die Auf­ bau- und Halte-Zeiten aller Teile bei sehr hohen Betriebsgeschwindigkeiten gesättigt sind und sie ermöglicht einen verzögerungsfreien Übergang von der ersten Zeit durch den RAM 62, basierend auf einem anfänglichen Laden einer Ein­ gangspunkt-Adresse, und nachfolgenden Zeiten, basierend auf dem Laden der Rückschleifenpunkt-Adresse. All dies wird möglich durch Eliminierung von Logik zur Steuerung des Betriebes der unteren zwei Byte des Zählerschaltungsaufbaus, Zähler 122 und 124.However, while using this "hop counter" reduces RAM 62 usage, it also has some very important advantages. In particular, it enables the build and hold times of all parts to be saturated at very high operating speeds and enables a seamless transition from the first time through the RAM 62 based on an initial loading of an entry point address and subsequent times , based on loading the loopback address. All of this is possible by eliminating logic to control the operation of the lower two bytes of the counter circuitry, counters 122 and 124 .

Da der "Sprungzähler" über einen Teil des Raumes in RAM 62 springt, muß die Stelle, die als Eingangspunkt (Fig. 4) ver­ wendet wird, geeignet eingestellt sein. Die Software, die die Programmierung der Hardware durchführt, "kennt" den Wert, der in den Zähler 122 als Rückschleifenadresse geladen werden wird. Ist N die gewünschte Zählung in den vier höherwertigen Bit von Zähler 122, dann ist der in sie zu ladende Wert M, wobei M = 16-N (Komplement von zwei). Das Programm hat einen Verzögerungswert, welcher der von der Bedienungsperson gewählten Verzögerung entspricht, wie sie durch Zeitdifferenz- Kalibrierungs- und Kanalverzögerungskalibrierungskonstanten modifiziert wurde, den es ausführen will.Since the "jump counter" jumps over part of the space in RAM 62 , the location used as the entry point ( Fig. 4) must be set appropriately. The software that performs hardware programming "knows" the value that will be loaded into counter 122 as the loopback address. If N is the desired count in the four high order bits of counter 122 , then the value to be loaded into it is M, where M = 16-N (complement of two). The program has a delay value that corresponds to the operator-selected delay as modified by the time difference calibration and channel delay calibration constants that it wishes to perform.

Die gewünschte Verzögerung wird durch die Zeitbasisperiode dividiert, um festzustellen, wie viele Nullen vom Anfang der aktiven Daten der Eingangspunkt zurück liegen soll. Der Begriff "Aktive Daten", wie hierin verwendet, bezieht sich entweder auf den Rückschleifenpunkt, oder, im Fall von ungeraden Impulsen, die mit einzelnen Byteschleifen assoziiert werden, auf den Anfang der den Impulsen entsprechenden Daten. Durch Zurückzählen von N-Stellen von diesem aktiven Daten­ punkt, dann Überspringen von M, Zurückzählen von N, und wieder Überspringen von M, etc., kann das Programm herausfinden, wie weit zurück es "springenderweise" zählen muß, ehe der Rest der Verzögerungsmenge in das Laden der anfänglichen Ein­ gangspunktadresse paßt.The desired delay is determined by the time base period divided to find how many zeros from the beginning of the active data the entry point should be back. Of the The term "active data" as used herein refers to either to the loopback point, or, in the case of  odd pulses associated with single byte loops to the beginning of the data corresponding to the impulses. By counting down N digits from this active data dot, then skip M, count down N, and again Skipping M, etc., the program can find out how far back it must "jump" before the rest of the Delay amount in loading the initial on gear point address fits.

Unter Betrachtung einer Vorwärtsbewegung in der Zeit lädt das Programm eine Eingangspunktadresse, so daß wenn der Niedrigst­ bytezähler 122 seine Terminal-Zählung erreicht, wenn das Spei­ cherende noch nicht erreicht ist, das Laden des Zählers mit den niedrigstwertigen Bit der Rückschleifenadresse es den Rest der Strecke zum Ende des Speichers führt, wobei es nach Bedarf springt, um dorthin zu gelangen, falls die Rück­ schleifenadresse wiederholt nochmals geladen werden muß, um dieses Ziel zu erreichen.Considering a forward movement in time, the program loads an entry point address so that when the lowest byte counter 122 reaches its terminal count, when the memory end has not yet been reached, loading the counter with the least significant bits of the loopback address will do the rest of the way leads to the end of the memory, where it jumps as needed to get there if the loopback address has to be reloaded repeatedly to achieve this goal.

Im Fall von ungeraden Impulsen, die mit einzelnen Byteschleifen assoziiert sind, ist N = 1 und M = 15. Dies bedeutet, daß die "Sprünge" 15 Byte lang und die Speicherabschnitte, die verwendet werden, nur ein Byte lang sind. Daher werden die Daten, die beliebige ungeraden Impulse darstellen, 16 Byte vor dem letzten Speicherbyte gesetzt, so daß nach Auslesen der ungeraden Impulsdaten aus dem Speicher, der Sprung über 15 Byte bedeutet, daß das letzte Byte das nächste Byte ist. Es ist unter diesen Umständen zu bemerken, daß die effektive Länge des 4k-Speichers nur 256 Byte beträgt, von denen zwei von Impulsdaten eingenommen werden, womit nur 254 Byte für die Verzögerungsdaten übrigbleiben. Bei der maximalen Frequenz von 650 MHz, wobei die Periode nur 1,54 Nanosekunden beträgt, ist die maximale verfügbare Nettoverzögerung ungefähr 3,13 Mikrosekunden (1,54 ns × 8 Bit/Byte × 254 Byte), von denen 2,0 Mikrosekunden der Bedienungsperson verfügbar gemacht werden und der Rest für interne Kalibrierungskompensation vorbehalten wird. In the case of odd pulses with single Byte loops are associated, N = 1 and M = 15. This means that the "jumps" are 15 bytes long and the Sections of memory that are used are only one byte long are. Therefore, the data is any odd pulse represent, 16 bytes before the last memory byte, see above that after reading out the odd pulse data from the memory, the jump over 15 bytes means that the last byte is the next byte is. It should be noted in these circumstances that the effective length of the 4k memory is only 256 bytes, two of which are taken up by pulse data, with which only 254 bytes remain for the delay data. In the maximum frequency of 650 MHz, the period being only 1.54 Nanoseconds is the maximum available Net delay approximately 3.13 microseconds (1.54 ns × 8 bits / byte × 254 bytes), of which 2.0 microseconds the Operator be made available and the rest for internal calibration compensation is reserved.  

Eine ± Zykluseinstellschaltung 78 sendet gewöhnlich die se­ riellen Daten von dem Schieberegister 76 ohne jegliche Ver­ zögerung als "Vorderflanke" ("LEAD" = "führend") durch, und erzeugt auch eine invertierte Version dieser Daten­ "Hinterflanke" ("TRAIL" = "geführt"). Jede Version kann jedoch von einem Haupttaktzyklus verzögert werden, wenn die Ver­ zögerungsvorder- oder Verzögerungshintersignale aktiv sind. Eine derartige Verzögerung ist unter einigen Umständen erfor­ derlich, was nachstehend ausführlicher beschrieben ist.A ± cycle setting circuit 78 usually sends the serial data from the shift register 76 as a "leading edge"("LEAD" = "leading") without any delay, and also generates an inverted version of this data "trailing edge"("TRAIL" = "guided"). However, each version can be delayed by a master clock cycle if the delay front or delay back signals are active. Such a delay is required in some circumstances, which is described in more detail below.

Unter der einstweiligen Annahme, daß das Signal Freigabe der obersten Oktave inaktiv niedrig ist, wird der Ausgang der UND- Gatter 84 und 85 ein konstantes niedrig sein, und das ODER- Gatter 82 und WEDER-NOCH-Gatter 80 sprechen nur auf die Vor­ der- und Hintersignale von der ± Zykluseinstellschaltung 78 an. Ein WEDER-NOCH-Gatter 80 invertiert das Vordersignal und legt es an das analoge Verzögerungselement 86. Das ODER-Gatter 82 leitet das Hintersignal an ein analoges Verzögerungselement 88. Die analogen Verzögerungselemente 86 und 88 werden in der Verzögerungsmenge, die sie durch die Ausgänge von jeweils dem vorderen "Vernier"-Digital/Analog-Wandler DAC 64 und den hinteren "Vernier"-Digital/Analog-Wandler DAC 66 erzeugen, gesteuert. Die Ausgänge der analogen Verzögerungselemente 86 und 88 werden jeweils von digitalen Verzögerungselementen 90 und 92 empfangen.Assuming for the time being that the top octave enable signal is inactive low, the output of AND gates 84 and 85 will be a constant low, and OR gate 82 and NO-GATE 80 will only speak to the front of the - And back signals from the ± cycle setting circuit 78 on. A NOW-STILL gate 80 inverts the front signal and applies it to the analog delay element 86 . The OR gate 82 passes the back signal to an analog delay element 88 . The analog delay elements 86 and 88 are controlled in the amount of delay they produce through the outputs of the front "Vernier" digital / analog converter DAC 64 and the rear "Vernier" digital / analog converter DAC 66 , respectively. The outputs of the analog delay elements 86 and 88 are received by digital delay elements 90 and 92 , respectively.

Die Fig. 6 zeigt ein Diagramm, das die Art und Weise der Ver­ zögerung der Impulsflanken gemäß der vorliegenden Erfindung veranschaulicht. Der Eingang von einem Muster-RAM gibt die sehr grobe Taktungssteuerung dadurch, daß er um eine Anzahl von Quanten verzögert wurde und eine Breite und Periode auf­ weist, die jeweils eine Anzahl von Quanten lang sind. Jede Flanke kann erforderlichenfalls von der ± Zyklus­ einstellschaltung 78 (Fig. 3A) um eine zusätzliche Quante verzögert werden. Eine Quante kann in ihrer Länge zwischen 1,54 Nanosekunden bei der höchsten Betriebsfrequenz, 650 MHz, und 3,08 Nanosekunden bei der niedrigsten Frequenz des trig­ gerbaren VCO-Oszillators, 325 MHz, schwanken. Fig. 6 shows a diagram illustrating the manner of delaying the pulse edges according to the present invention. The input from a sample RAM gives the very rough timing control by being delayed by a number of quanta and having a width and period that are each a number of quanta long. If necessary, each edge can be delayed by an additional quantum by the ± cycle setting circuit 78 ( FIG. 3A). A quantum can vary in length between 1.54 nanoseconds at the highest operating frequency, 650 MHz, and 3.08 nanoseconds at the lowest frequency of the triggerable VCO oscillator, 325 MHz.

Digitale "Sliver", die jeweils ca. 200 Picosekunden lang sind, stehen zur Verfügung zur Ermöglichung eines Zwischenpegels der Flankensteuerung. Es gibt insgesamt 23 derartige verfügbare "Sliver", jedoch sechzehn reichen normalerweise aus, um eine Quante bei der maximalen Periode von 3,09 Nanosekunden abzu­ decken. Schließlich kann die "Vernier"-Steuerung durch die analogen Verzögerungselemente Flanken um kleinere Beträge als eine Picosekunde bewegen. Es gibt 256 verfügbare "Verniere" von den "Vernier"-Digital/Analog-Wandlern DACS 64 und 66. Zusammenfassend gibt es genügend "Verniere", um die Zeit über einem "Sliver" einzustellen, und genügend "Sliver", um die Zeit über einer Quante einzustellen. Folglich gibt es immer eine Kombination von Quanten, "Sliver" und "Vernieren", die geeignet sind, innerhalb einer Picosekunde Auflösung eine Flanke zu setzen, wie immer die Bedienungsperson sie haben möchte. Es wird auf Fig. 9A verwiesen, welche im Konzept (jedoch nicht maßstabsgetreu) veranschaulicht, wie "Sliver" und "Verniere" zu den Quanten addiert werden, um jede beliebige gewünschte Flankenplazierung zu erzeugen.Digital "slivers", each about 200 picoseconds long, are available to enable an intermediate level of the edge control. There are a total of 23 such "slivers" available, but sixteen are usually sufficient to cover a quantum at the maximum period of 3.09 nanoseconds. Finally, the "Vernier" control can move edges by smaller amounts than a picosecond through the analog delay elements. There are 256 "Verniere" available from the "Vernier" digital / analog converters DACS 64 and 66 . In summary, there is enough "verniere" to set the time over a "sliver" and enough "sliver" to set the time over a quantum. As a result, there is always a combination of quantum, "sliver" and "vernier" which are suitable to set an edge within a picosecond resolution, however the operator wishes to have it. Reference is made to FIG. 9A, which conceptually (but not to scale) illustrates how "sliver" and "verniere" are added to the quanta to produce any desired edge placement.

Gemäß Fig. 7 werden "Sliver" dadurch erzeugt, daß die in der Zeit einzustellende Flanke durch eine Reihe von Pufferverstär­ kern 110 geschickt wird und der Ausgang einer dieser Puffer­ verstärker über den Multiplexer 112 ausgewählt wird. Eine Vor­ richtung zur Durchführung dieser Funktion ist im Handel er­ hältlich, insbesondere von der Sony Corporation, unter der Bezeichnung CXB1139Q programmierbare Verzögerungsleitung /Duty Cycle Controller.According to FIG. 7, "slivers" are generated by passing the edge to be set in time through a series of buffer amplifiers 110 and selecting the output of one of these buffer amplifiers via the multiplexer 112 . A device for performing this function is commercially available, in particular from Sony Corporation, under the designation CXB1139Q programmable delay line / duty cycle controller.

Gemäß Fig. 8A wird die "Vernier"-Steuerung auf geeignete Weise erzielt, indem unterschiedliche "Vernier"-Digital/Analog- Wandler (DAC)-Spannungen an das dargestellte Netz gelegt wer­ den. Der Ausgang vom Verstärker A-A 114 wird mit einer Gleichstromkomponente versetzt ("offset"), welche von der "Vernier"- Digital/Analog-Wandler (DAC)-Spannung ganz oben am Widerstand 118 bestimmt wird. Nach Fig. 8B bewirkt eine Veränderung dieses Versetzungspegels eine Veränderung der Zeit, zu der das Signal die Schwelle des nächsten Verstärkers A-B 120 überquert und folglich die genaue Taktung des Signals von diesem Punkt an.Referring to FIG. 8A, the "Vernier" control is achieved in a suitable manner, by placing different "Vernier" -Digital / analog converter (DAC) voltages to the illustrated network who the. The output from amplifier AA 114 is offset with a direct current component ("offset"), which is determined by the "Vernier" digital / analog converter (DAC) voltage at the top of resistor 118 . According to Fig. 8B causes a variation in this offset level a change in the time at which the signal crosses the threshold of the next amplifier AB 120 and consequently the exact timing of the signal from this point.

Wiederum zurück zu Fig. 3A und 3B, gemäß der ein Flipflop 98 eine konstante "1" auf seinem D-Eingang hat und vom Vordersig­ nal von dem digitalen Verzögerungselement 90 getaktet wird. Die Inversion am Ausgang des digitalen Verzögerungselementes 90 hebt die Inversion auf, die beim Durchlauf des WEDER-NOCH- Gatters 80 aufgetreten war. Daher bewirkt die steigende Flanke des Vordersignales, daß der Ausgang des Flipflop 98 hoch wird. Der Ausgang von Flipflop 98 bleibt hoch, bis der Flipflop von dem Signal von WEDER-NOCH-Gatter 96 zurückgesetzt wird, was durch eine fallende Flanke auf dem Hintersignal erzeugt wird.Again back to FIG. 3A and 3B, according to a flip-flop 98, a constant "1" to its D input has and is clocked by the Vordersig nal from the digital delay member 90. The inversion at the output of the digital delay element 90 cancels the inversion that had occurred when the NOW-NOR gate 80 had passed through. Therefore, the rising edge of the front signal causes the output of flip-flop 98 to go high. The output of flip-flop 98 remains high until the flip-flop is reset by the signal from NOR gate 96 , which is generated by a falling edge on the back signal.

Das Hintersignal von dem digitalen Verzögerungselement 92 wird an einen Eingang von WEDER-NOCH-Gatter 96 gelegt, während eine invertierte und geringfügig verzögerte Version davon an den anderen Eingang des WEDER-NOCH-Gatters 96 gelegt wird. Das Ergebnis ist, daß wenn die Hinterflanke niedrig wird, seine verzögerte Version, die von dem 300 Picosekunden Ver­ zögerungselement 94 kommt, 300 Picosekunden lang niedrig bleibt. Daher legt das WEDER-NOCH-Gatter 96 bei Auftreten der Hinterflanke des Hintersignals einen 300 Picosekunden Rück­ setz-Impuls an das Flipflop 98. Der Rücksetz-Impuls ist kurz, um zu verhindern, daß die nächste Vorderflanke verlorengeht, wenn die Bedienungsperson einen Ausgangsimpuls mit sehr kurzer Niedrigzeit festgelegt hat. Der Rücksetz-Impuls muß mindestens so lang sein, um die von dem Hersteller des Flipflop festgelegten Werte für minimale Ruhezeit zu erfüllen, um das Flipflop 98 verläßlich zurückzusetzen. Da das Flipflop einen weiteren festgelegten Wert für die minimale Zeit zwischen Los­ lassen der Rücksetzleitung und dem Zeitpunkt, zu dem es für das nächste Taktsignal bereit ist, hat, hat der Im­ pulsgenerator gemäß der vorliegenden Erfindung eine minimale Erholungszeit, die auf einen Wert von 800 Picosekunden festge­ legt ist.The back signal from digital delay element 92 is applied to one input of NEDEROUS gate 96 , while an inverted and slightly delayed version thereof is applied to the other input of NEDEROUS gate 96 . The result is that when the trailing edge goes low, its delayed version coming from the 300 picosecond delay element 94 remains low for 300 picoseconds. Therefore, the NOW-STILL gate 96 applies a 300 picosecond reset pulse to the flip-flop 98 when the trailing edge of the trailing signal occurs. The reset pulse is short to prevent the next leading edge from being lost when the operator has set an output pulse with a very short low time. The reset pulse must be at least long enough to meet the minimum sleep time values set by the flip-flop manufacturer in order to reliably reset flip-flop 98 . Since the flip-flop has another specified value for the minimum time between releasing the reset line and the time when it is ready for the next clock signal, the pulse generator according to the present invention has a minimum recovery time which is at a value of 800 Picoseconds is specified.

Ein Relais 100 ermöglicht der Bedienungsperson die Wahl des Komplements des Ausgangssignals anstelle des Signals selbst. Ein Relais 108 ermöglicht, daß das Instrument nur für seine Ausgangspintreiberschaltung 102 verwendet wird, d. h. der voranstehend erläuterten Wandlermodus. Relais 104 und 106 er­ möglichen eine Unterbrechung/Abschaltung entweder des Signals oder seines Komplementes.A relay 100 allows the operator to choose the complement of the output signal rather than the signal itself. A relay 108 allows the instrument to be used only for its output pin driver circuit 102 , ie the converter mode discussed above. Relays 104 and 106 enable an interruption / shutdown of either the signal or its complement.

Gemäß Fig. 9B wird zur Erzeugung von Impulsen, die kürzer als eine Quante sind, jedoch mit einer Periode, die länger als eine Quante ist, die Verzögerungsvorderflanke, die der ± Zykluseinstellschaltung 78 eingegeben wird, so gesetzt, daß ein spätes Vordersignal erzeugt wird. Dies ergibt eine steigende Flanke auf dem Vordersignal, die zeitlich mit der fallenden Flanke auf dem Hintersignal zusammenfällt. "Sliver" und "Verniere" werden dann dazu verwendet, die Hintersignale um die gewünschte Impulsbreite zu verzögern.According to Fig. 9B is used to generate pulses that are shorter than a Quante, however, is set at a period that is longer than one quantum, the delay leading edge corresponding to the ± Zykluseinstellschaltung is input 78 so that a late leading signal is produced. This results in a rising edge on the front signal, which coincides with the falling edge on the rear signal. "Sliver" and "Verniere" are then used to delay the rear signals by the desired pulse width.

Gemäß Fig. 9C wird zur Erzeugung von Impulsen mit einem niedriggehenden Intervall, das kürzer als eine Quante ist, das Verzögerungshintersignal, das den ± Zykluseinstellschaltungen eingegeben wird, gesetzt, wodurch ein spätes Hintersignal er­ zeugt wird. Bei gesetztem Verzögerungshintersignal fällt die späte Hinterflanke zur selben Zeit, zu der die normale Vorder­ flanke steigt. Eine Verzögerung der Vorderflanke mit "Sliver" und "Vernieren" ergibt dann einen Impuls, dessen niedriges Intervall nur so lange ist wie diese addierte Verzögerung. Natürlich kann dieses niedrige Intervall nicht kürzer sein als der für die minimale Erholungszeit auf 800 Picosekunden festgelegte Wert.Referring to FIG. 9C, which is shorter than a quantization for generating pulses with a low continuous interval is, the delay background signal, which is input to the ± Zykluseinstellschaltungen set, whereby a late trailing signal being testifies. If the delay rear signal is set, the late trailing edge falls at the same time as the normal leading edge rises. Delaying the leading edge with "Sliver" and "Vernieren" then results in a pulse whose low interval is only as long as this added delay. Of course, this low interval cannot be shorter than the minimum recovery time set at 800 picoseconds.

Die voranstehende Erläuterung beruhte auf der Annahme, daß das Instrument nicht in seiner obersten Leistungsoktave arbeitete und daß das Signal Freigabe der obersten Oktave inaktiv niedrig war. Werden von der Bedienungsperson Frequenzen über 325 MHz gewählt, ist die Freigabe der obersten Oktave hoch und der Betrieb dieses Schaltungsaufbaus etwas anders, und wird als "direkt-durch-Modus" ("straight through mode") bezeichnet. Ist Freigabe der obersten Oktave hoch, durchlaufen Haupttaktsignale das UND-Gatter 84 und werden von dem Vorder­ signal durch UND 85 geleitet. Dies bedeutet, daß die Inhalte des Muster-RAM 62 jetzt dazu verwendet werden, Bursts von Haupttaktsignalen durch den Vorderpfad zu führen, vgl. Fig. 9D. Die Haupttaktsignale für das ODER-Gatter 82 werden nicht gegattert, aber extra Rücksetzungen durch den Hinterpfad haben keine Wirkung, da der Flipflop 98 bei ihrem Auftreten bereits zurückgesetzt sein wird.The above explanation was based on the assumption that the instrument was not operating in its top power octave and that the top octave release signal was inactive low. If frequencies above 325 MHz are selected by the operator, the release of the top octave is high and the operation of this circuit structure is somewhat different, and is referred to as "straight through mode". Is release of the top octave high, main clock signals pass through the AND gate 84 and are passed from the front signal through AND 85 . This means that the contents of the pattern RAM 62 are now used to route bursts of master clock signals through the front path, cf. Figure 9D. The main clock signals for the OR gate 82 are not gated, but extra resets through the back path have no effect since the flip-flop 98 will already be reset when they occur.

Um die gewünschte Genauigkeit bei der Flankenplazierung zu er­ zielen, sollten die voranstehend beschriebenen Schaltungen kalibriert sein. Die genaue Verzögerungszeit, die mit jeder Anzapfungsposition assoziiert wird, wird gemessen. Die analogen Verzögerungsbereiche werden ebenfalls ausgewertet, um festzustellen, wieviel Verzögerung sie für jeden eingegebenen Spannungswert erzeugen. Die absolute Verzögerung durch jeden Kanal in dem System wird ebenfalls bestimmt und gespeichert.To achieve the desired accuracy when placing the flanks should aim at the circuits described above be calibrated. The exact delay time with each Tapping position associated is measured. The Analog delay areas are also evaluated to determine how much delay they entered for each Generate voltage value. The absolute delay by everyone Channel in the system is also determined and stored.

Zur Messung der mit jeder Anzapfposition in der digitalen an­ gezapften Verzögerungsleitung ("Sliver"-Maschinen) und den analogen Verzögerungselementen (Verniere) assoziierten Ver­ zögerungen werden diese Verzögerungselemente zuerst auf ihre minimale Verzögerungswerte eingestellt. Ein Muster wird dann in den Muster-RAM 62 gesetzt, welches vier Einsen-hoch und vier Nullen tief ist. Dann wird der eingebaute ("on-board") Niedriggeschwindigkeits A/D-Wandler 107 (Fig. 3B) dazu verwen­ det, die durchschnittliche Ausgangsspannung zu messen, welche sehr nahe dem Durchschnitt aus hohem und tiefem Pegel sein wird. Das Muster im Muster-RAM 62 wird dann auf fünf hoch und drei tief verändert, und die Messung des durchschnittlichen Spannungsausganges wiederholt. Das Muster wird dann zu drei tief und fünf hoch verändert, und die Messung wiederholt. Diese drei Messungen, von denen eine ein Tastverhältnis von 3/8, die nächste 4/8, und die dritte ein Tastverhältnis von 5/8 darstellen, ermöglichen nun zusammen mit der Genauigkeit des triggerbaren VCO-Oszillators 30 die Bestimmung des Ver­ hältnisses zwischen Impulsbreitenvariation (Delta-Zeit) und durchschnittlicher Ausgangsspannungsvariation (Delta-Span­ nung).To measure the delays associated with each tap position in the digital tapped delay line ("sliver" machines) and the analog delay elements (vernier), these delay elements are first set to their minimum delay values. A pattern is then placed in the pattern RAM 62 which is four ones high and four zeros deep. Then, the on-board low speed A / D converter 107 ( FIG. 3B) is used to measure the average output voltage, which will be very close to the average of the high and low levels. The pattern in the pattern RAM 62 is then changed to five high and three low, and the measurement of the average voltage output is repeated. The pattern is then changed to three low and five high, and the measurement is repeated. These three measurements, one representing a duty cycle of 3/8, the next 4/8, and the third a duty cycle of 5/8, together with the accuracy of the triggerable VCO oscillator 30 now enable the relationship between pulse width variation to be determined (Delta time) and average output voltage variation (delta voltage).

Das Muster im Muster-RAM 62 wird dann zurück auf vier hoch und vier tief gestellt, und die Anzapfungen werden dazu verwendet, zuerst eine Flanke und dann die andere Flanke zu bewegen, und zwar jeweils eine Anzapfung auf einmal. Durch Messung der Durchschnittsspannung für jede Einstellung und Verwendung des voranstehend abgeleiteten Verhältnisses aus Delta-Zeit und Delta-Spannung läßt sich die genaue Verzögerung für jeden An­ zapfwert ermitteln und speichern. Dieselbe Vorgehensweise läßt sich zur Messung der Verzögerung einer jeden "Vernier"- Einstellung verwenden, oder zumindest eines repräsentativen Setzens dieser, von dem die anderen interpoliert werden kön­ nen. Wenn die MPU diese Messungen durchführt, speichert sie alle Ergebnisse in einer Tabelle, so daß geeignete Werte gewählt werden können, um zukünftige Befehle der Bedienungsperson umzusetzen.The pattern in pattern RAM 62 is then reset to four high and four low, and the taps are used to move one edge first and then the other edge, one tap at a time. By measuring the average voltage for each setting and using the above derived ratio of delta time and delta voltage, the exact delay for each tap value can be determined and stored. The same procedure can be used to measure the delay of each "Vernier" setting, or at least a representative setting thereof, from which the others can be interpolated. When the MPU takes these measurements, it stores all of the results in a table so that appropriate values can be selected to implement future operator commands.

Die präzise Kalibrierung der Impulsbreite, oder die "führende"-zu-"geführten"-Differenz ("Lead-to-trail skew"), läßt sich durch Aufstellen eines Impulses mit einem 50% (geforder­ ten) Tastverhältnis unter Verwendung nur einer integralen Anzahl von Quanten bewirken. Das heißt, alle "Sliver"- und "Vernier"-Einstellungen werden auf Null gesetzt. Der durchschnittliche Spannungsausgang wird dann gemessen. Dann wird der Impuls unter Verwendung des Komplementrelais inver­ tiert und der durchschnittliche Spannungsausgang wieder gemes­ sen. Sind die Ergebnisse beider Messungen dieselben, ist das Tastverhältnis genau 50% und die obengenannte "lead"-"trail"- Differenz Null. Sind die Ergebnisse nicht dieselben, läßt sich die "lead"-"trail"-Differenz unter Verwendung des voranstehend ermittelten Verhältnisses Delta-Spannung zu Delta-Zeit errech­ nen, und der Wert dieser errechneten Konstante als Kalibrierungskonstante für diesen Kanal speichern.The precise calibration of the pulse width, or the "leading" to "guided" difference ("Lead-to-trail skew"), lets by setting up a pulse with a 50% (required ten) duty cycle using only an integral Effect number of quanta. That is, all "Sliver" - and "Vernier" settings are set to zero. Of the average voltage output is then measured. Then the pulse is inverted using the complement relay and the average voltage output measured again sen. If the results of both measurements are the same, it is Duty cycle exactly 50% and the above "lead" - "trail" - Difference zero. If the results are not the same,  the "lead" - "trail" difference using the above determined ratio delta voltage to delta time and the value of this calculated constant as Save the calibration constant for this channel.

Zur Ausrichtung der absoluten Verzögerungen der verschiedenen Impulserzeugungskanäle in dem Instrument wird ein anderes Ver­ fahren verwendet. Der Kalibrierungseingang auf der Zeitbasis­ karte wird mit dem Eingang des Zeitdifferenz-Kalibrierungsab­ tasters 53 (Fig. 2) verbunden. Der Zeitdifferenz- Kalibrierungsabtaster wird durch rücksetzen fertig während der Initialisierung zurückgesetzt, und nimmt dann 128 TVCO Takte später einen Abtastwert. Obwohl diese Zeit nicht einstellbar ist, ist sie dennoch konstant, so daß mit dieser Bestimmung und der Einstellbarkeit eines jeden Kanals es möglich ist, alle Ausgänge aufeinander zeitlich genau auszurichten und die Ergebnisse zu speichern.Another method is used to align the absolute delays of the various pulse generation channels in the instrument. The calibration input on the time base card is connected to the input of the time difference calibration scanner 53 ( FIG. 2). The time difference calibration scanner is reset by finishing done during initialization, and then takes 128 TVCO clocks one sample later. Although this time cannot be set, it is nevertheless constant, so that with this determination and the adjustability of each channel, it is possible to precisely align all outputs with one another and to save the results.

Die Verzögerung eines jeden auszurichtenden Kanals wird auf einen niedrigen Wert gesetzt, so daß eine Bezugsflanke ein­ deutig der Kalibrierungseingangsabtastzeit vorausgeht. Die Verzögerung wird erhöht, bis der niedrigste Verzögerungswert gefunden ist, welcher später als der Abtastpunkt ist. Diese Verzögerung wird als Kalibrierungskonstante für diesen Kanal aufgezeichnet.The delay of each channel to be aligned will increase set a low value so that a reference edge clearly precedes the calibration input sampling time. The Delay is increased until the lowest delay value is found, which is later than the sampling point. These Delay is used as the calibration constant for this channel recorded.

Die voranstehend beschriebene, einzigartige digitale Architek­ tur produziert von selbst Impulse mit sehr genauen Toleranzen, insbesondere Toleranzen von Kanal zu Kanal. Dies ist der Fall, da alle Kanäle auf allen Impulskarten 16 auf dieselbe digitale Zeitbasis synchronisiert sind, die von dem triggerbaren VCO- Oszillator 30 auf der Zeitbasiskarte 14 erzeugt wird. Selbst bei Auftreten eines Zeitbasiszitterns leiden daher dennoch die Toleranzen von Kanal zu Kanal nicht darunter.The unique digital architecture described above produces impulses with very precise tolerances, in particular tolerances from channel to channel. This is the case since all channels on all pulse cards 16 are synchronized on the same digital time base that is generated by the triggerable VCO oscillator 30 on the time base card 14 . Therefore, even if a time base jitter occurs, the tolerances from channel to channel do not suffer.

Außerdem gleicht das automatische Kalibrierungssystem Schwankungen zwischen Kanälen und anderen Systemvariablen aus. The automatic calibration system is also similar Fluctuations between channels and other system variables.  

Die Tatsache, daß diese einzigartige digitale Architektur (ab­ züglich des RAM 62) auch in der Trigger-Aus-Maschine 56 ver­ wendet wird, ermöglicht die genaue Positionierung eines Trig­ ger-Aus-Signales, vorwärts oder rückwärts in der Zeit, bezüglich jeden beliebigen Impulses. Diese Architektur er­ möglicht es der Bedienungsperson ebenfalls, falls erforder­ lich, die Taktung der Hinterflanke direkt festzulegen, anstatt indirekt durch eine Verzögerung und eine Impulsbreite.The fact that this unique digital architecture (less RAM 62 ) is also used in the trigger-out machine 56 enables the precise positioning of a trigger-out signal, forward or backward in time, with respect to any one Impulse. This architecture also allows the operator to set the trailing edge timing directly, if necessary, rather than indirectly through a delay and pulse width.

Wird diese neue digitale Architektur von geeigneter Software gesteuert, ermöglicht sie der Bedienungsperson auch, sowohl die Impulsbreite als auch die Phase als Prozentsatz der Gesamtperiode festzulegen und es der Software des Im­ pulsgenerators zu überlassen, diese automatisch proportional zu halten, wenn die Bedienungsperson andere Frequenzen wählt. Dies wird dadurch bewirkt, daß Impulsbreiten-Informationen als Prozentsatz einer Impulsperiode gespeichert werden und auch die Zeit innerhalb einer Impulsperiode aufgezeichnet wird, bevor der hohe Abschnitt des Impulses (die Breite) als Prozentsatz der Impulsperiode beginnen soll. Bei jedem Vor­ liegen eines Eingabebefehls zum Wechsel der Frequenz reagiert dann die MPU 12 automatisch durch Errechnung einer neuen Im­ pulsbreite, welche der gespeicherte Prozentsatz der neuen Im­ pulsperiode ist, und einer neuen Zeit innerhalb der neuen Im­ pulsperiode, bevor die neue Impulsbreite beginnen soll, die der entsprechend gespeicherte Prozentsatz der neuen Im­ pulsperiode ist. Diese neuen Werte werden dann unter Verwen­ dung von Quanten, "Sliver" und "Vernieren" je nach Bedarf implementiert.Controlled by appropriate software, this new digital architecture also allows the operator to set both the pulse width and phase as a percentage of the total period and let the pulse generator software automatically keep it proportional when the operator chooses other frequencies . This is accomplished by storing pulse width information as a percentage of a pulse period and also recording the time within a pulse period before the high portion of the pulse (width) should begin as a percentage of the pulse period. Each time there is an input command to change the frequency, the MPU 12 then reacts automatically by calculating a new pulse width, which is the stored percentage of the new pulse period, and a new time within the new pulse period before the new pulse width is to begin. which is the correspondingly stored percentage of the new pulse period. These new values are then implemented using quantum, "sliver" and "vernier" as required.

Der Rahmen-Sync-Eingang ergibt eine Vorrichtung zur Steuerung des Zeitpunktes, zu dem Impulsbursts, die auf eine externe Frequenzquelle synchronisiert sind, beginnen werden, durch Bewehrung des phasengesperrten triggerbaren VCO-Oszillators 30 über die Burststeuerzustandsmaschine 50 und das Taktsteuersig­ nal an UND-Gatter 52. Der Rahmen-Sync-Eingang wird synchronisiert, wie voranstehend beschrieben, durch zunächst den Phasensperreingang und dann den TVCO-Takt, um zu dem Taktsteuersignal zu werden, so daß UND-Gatter 52 zu der rich­ tigen Phase des TVCO-Taktes geöffnet wird.The frame sync input provides a device for controlling the timing at which bursts of pulses that are synchronized to an external frequency source will begin by reinforcing the phase locked triggerable VCO oscillator 30 via the burst control state machine 50 and the clock control signal to AND gates 52 . The frame sync input is synchronized, as described above, by first the phase lock input and then the TVCO clock to become the clock control signal so that AND gate 52 is opened to the correct phase of the TVCO clock.

Dadurch, daß verschiedene Muster in dem RAM 62 von verschiedenen Kanälen gesetzt werden, können einige Kanäle mit niedrigeren Frequenzen betrieben werden als andere, mit denen sie aber dennoch synchron sind. Die niedrigeren Frequenzen können jedes beliebige integrale Zweierpotenzen-Verhältnis zur obersten Frequenz haben, die mit einem Muster, das in den RAM 62 paßt, beschrieben werden kann.By setting different patterns in RAM 62 from different channels, some channels can operate at lower frequencies than others, but with which they are nevertheless synchronized. The lower frequencies can have any integral power-of-two ratio to the uppermost frequency, which can be written with a pattern that fits into the RAM 62 .

Die Bedienungsperson kann auch einen Kanal stillegen, wobei dieser jedoch einen wählbaren Gleichstrom-Spannungsaus­ gangspegel beibehalten soll. Dieses Erfordernis wird dadurch implementiert, daß der RAM 62 des stillzulegenden Impulskanals mit ausschließlich Einsen oder ausschließlich Nullen gefüllt wird, in Abhängigkeit von dem gewünschten Spannungspegel, und der entsprechende Hochpegel- 68 oder Niederpegel- 70 Digital/Analog-Wandler DAC auf die gewünschte Spannung gesetzt wird.The operator can also shut down a channel, but this should maintain a selectable DC voltage output level. This requirement is implemented by filling the RAM 62 of the pulse channel to be shut down with only ones or only zeros, depending on the desired voltage level, and setting the corresponding high-level 68 or low-level 70 digital / analog converter DAC to the desired voltage becomes.

Überdies ist das gesamte Instrument automatisch selbst­ kalibrierend, wie voranstehend beschrieben, und die Bedienungsperson muß lediglich die Ausgänge mit dem Kalibrierungseingang verbinden, wozu dasselbe Kabelstück ver­ wendet wird, um die Kalibrierung durchzuführen.Moreover, the entire instrument is automatically itself calibrating as described above, and the Operator only needs to use the outputs Connect the calibration input using the same piece of cable is used to perform the calibration.

Claims (6)

1. Verfahren zur Kalibrierung von Zeiteinstellungen in einem digitalen Impulsgenerator, gekennzeichnet durch die fol­ genden Schritte:

• - Messung einer mittleren Ausgangsspannung während einer Mehrzahl von Taktzyklen unter Verwendung eines ersten Tastverhältnisses, welches durch eine erste Einstellung eines Zeitbasis-Taktes erstellt wurde, um einen ersten Spannungsmittelwert zu erhalten;
• - Messung einer mittleren Ausgangsspannung während einer Mehrzahl von Taktzyklen unter Verwendung eines zweiten Tastverhältnisses, welches durch eine zweite Einstellung eines Zeitbasis-Taktes erstellt wurde, um einen zweiten Spannungsmittelwert zu erhalten;
• - Bestimmung des Verhältnisses zwischen Impulsbreiten­ variation und mittlerer Ausgangsspannungsvariation aus einem Verhältnis zwischen der ersten und der zweiten Einstellung des Zeitbasis-Taktes bzw. des ersten Spannungsmittelwertes und des zweiten Span­ nungsmittelwertes;
• - Verschiebung einer Impulsflanke unter Veränderung der Zeiteinstellung und Messung der mittleren Aus­ gangsspannung während einer Mehrzahl von Taktzyklen, um einen dritten Spannungsmittelwert zu erhalten;
• - Berechnung der Zeit, die mit der Veränderung der Zeiteinstellung einhergeht, aus dem ermittelten Ver­ hältnis zwischen der Impulsbreitenvariation und der mittleren Ausgangsspannungsvariation sowie der zweiten mittleren Ausgangsspannungsvariation.

1. Procedure for calibrating time settings in a digital pulse generator, characterized by the following steps:

• Measuring an average output voltage during a plurality of clock cycles using a first duty cycle, which was created by a first setting of a time base clock, in order to obtain a first voltage mean value;
• Measuring an average output voltage during a plurality of clock cycles using a second duty cycle, which was created by a second setting of a time base clock, in order to obtain a second voltage mean value;
• - Determination of the ratio between pulse width variation and mean output voltage variation from a ratio between the first and the second setting of the time base clock or the first voltage mean value and the second voltage mean value;
• - Shifting a pulse edge while changing the time setting and measuring the mean output voltage during a plurality of clock cycles in order to obtain a third mean voltage value;
• - Calculation of the time that is associated with the change in the time setting, from the determined relationship between the pulse width variation and the mean output voltage variation and the second mean output voltage variation.

2. Verfahren nach Anspruch 1, gekennzeichnet durch folgenden Verfahrensschritt:

• - Speichern der errechneten Zeit, die mit der Veränderung der Zeiteinstellung einhergeht, zur späteren Verwendung bei der Erzeugung von Impulsen mit genauer Taktung.

2. The method according to claim 1, characterized by the following process step:

• - Saving the calculated time, which is associated with the change in the time setting, for later use in the generation of pulses with precise clocking.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Veränderung der Zeiteinstellung das Addieren oder Subtrahieren eines digitalen Zwischenwertes ("Sliver") beinhaltet.3. The method according to claim 1, characterized in that changing the time setting adding or Subtract a digital intermediate value ("sliver") includes. 4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Veränderung der Zeiteinstellung eine Variation einer Feinabstimm-Steuerspannung ("Vernier" -Spannung) an einem analogen Verzögerungselement beinhaltet.4. The method according to claim 1, characterized in that the change in the time setting a variation of a Fine-tuning control voltage ("Vernier" voltage) on one includes analog delay element. 5. Verfahren nach einem der vorhergehenden Ansprüche zur Verwendung bei der Synchronisation von Impulsen verschiedener Impulserzeugungskanäle in einem Im­ pulsgenerator, weiterhin folgende Schritte umfassend:

• - jeweils einzelnes Verbinden des Ausgangs jedes Kanals, der synchronisiert werden soll, mit einem Kalibriereingang mit fester Abtastzeit zur Bestim­ mung, ob ein Signalpegel Hoch oder Tief ist;
• - zeitliches Verschieben einer Flanke des Signals relativ zu einer festen Abtastzeit unter Verwendung der zuvor berechneten Zeit der kalibrierten Zeiteinstellungsvorrichtung; und
• - Aufzeichnen einer minimalen Einstellung der Zeiteinstellungsvorrichtung, die einen Übergang des Signalpegels von Hoch nach Tief oder von Tief nach Hoch erzeugt, welcher ein Vorhandensein der Flanke eines Signals angibt.

5. The method according to any one of the preceding claims for use in the synchronization of pulses of different pulse generation channels in a pulse generator, further comprising the following steps:

• - individually connecting the output of each channel to be synchronized with a calibration input with a fixed sampling time to determine whether a signal level is high or low;
• - temporally shifting an edge of the signal relative to a fixed sampling time using the previously calculated time of the calibrated time setting device; and
• - Recording a minimum setting of the time setting device which produces a transition of the signal level from high to low or from low to high, which indicates the presence of the edge of a signal.

6. Verfahren zur präzisen Kalibrierung von Impulsbreiten, wobei das Verfahren folgende Schritte umfaßt:

• - Setzen eines geforderten Tastverhältnisses eines Ausgangsimpulses eines Impulserzeugungskanals auf 50%;
• - Messen des Mittelwerts der Ausgangsspannung, um einen Mittelwert des normalen Ausgangsimpulses zu erhalten;
• - Invertieren des Ausgangsimpulses des Impulser­ zeugungskanals;
• - nochmaliges Messen des Mittelwerts der Ausgangsspan­ nung, um einen Mittelwert des invertierten Aus­ gangsimpulses zu erhalten;
• - Vergleichen des Mittelwerts des normalen Ausgangsim­ pulses mit dem Mittelwert des invertierten Aus­ gangsimpulses zur Erzeugung einer Differenzspannung;
• - Veränderung einer Zeiteinstellung in eine Richtung zur Verringerung der Differenzspannung; und
• - Wiederholen der Vergleichs- und Veränderungs­ schritte, bis die Differenzspannung innerhalb einer gewünschten Toleranz liegt.

6. A method for precise calibration of pulse widths, the method comprising the following steps:

• - Setting a required duty cycle of an output pulse of a pulse generation channel to 50%;
• - measuring the average of the output voltage to obtain an average of the normal output pulse;
• - Inverting the output pulse of the pulse generation channel;
• - measuring the mean value of the output voltage again in order to obtain a mean value of the inverted output pulse;
• - Comparing the mean value of the normal output pulse with the mean value of the inverted output pulse to generate a differential voltage;
• - Changing a time setting in one direction to reduce the differential voltage; and
• - Repeat the comparison and change steps until the differential voltage is within a desired tolerance.