DE4135084A1 - Memory circuit with feedback shift register and comparator - has defined addresses for test data supplied by built-in test circuit for functional check on memory - Google Patents

Abstract

The memory (1), having data and address input (2, 4) from separate switches (3, 5), delivers outputs from a predetermined sequence of addresses to the shift register (18), whose content is compared (19) with a desired value in a complete readout cycle. The test circuit (9) consists of a microprocessor (13) and a test memory (14) coupled (8) to the data input switch (3). It selects (15) either write or read mode for the memory (1), operates (11) the address input switch (5), and sets (20) the shift register (18) initially. ADVANTAGE - A check on correct operation of the memory is easily applied without recourse to very complex circuitry.

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung mit einem Speicher.The invention relates to a circuit arrangement with a memory.

Ein Speicher, zum Beispiel ein RAM oder ROM, der in einer Schaltungsanordnung eingesetzt wird, kann defekt werden oder dessen Datenworte können sich auf Grund äußerer Ein­ flüsse verändern. Um zu untersuchen, ob ein solcher Spei­ cher während des Betriebs defekt wird oder ob Daten ver­ fälscht werden, kann man zusätzlich zum eigentlichen Da­ tenwort auch ein Parity-Bit mit abspeichern. Nach dem Auslesen des Datenwortes kann zuerst in einer Auswerte­ schaltung überprüft werden, ob das Datenwort korrekt ist. Hierbei ist erforderlich, daß für das Parity-Bit jeweils eine zusätzliche Speicherzelle reserviert wird, und daß eine Auswerteeinheit, die jedes Datenwort überprüfen muß, vorhanden ist.A memory, for example a RAM or ROM, in a Circuitry is used can be defective or its data words can differ due to external input change rivers. To investigate whether such a food is defective during operation or if data ver can be faked, in addition to the actual Da also save a parity bit. After this The data word can first be read in an evaluation circuit be checked whether the data word is correct. Here it is necessary that for the parity bit in each case an additional memory cell is reserved, and that an evaluation unit that has to check each data word, is available.

Der Erfindung liegt die Aufgabe zugrunde, eine Schal­ tungsanordnung der eingangs genannten Art zu schaffen, die auf einfache Weise und ohne großen Schaltungsaufwand er­ mittelt, ob der Speicher defekt ist.The invention has for its object a scarf to create arrangement of the type mentioned, the in a simple manner and with little circuitry averages whether the memory is defective.

Diese Aufgabe wird durch eine Schaltungsanordnung mit einem Speicher durch folgende Maßnahmen gelöst: Die Schaltungsanordnung ist zur Zuführung von Adressen zum Lesen des Speichers in einer vorgegebenen Reihenfolge vorgesehen. Der Speicher dient zur Lieferung von unter der jeweiligen Adresse gespeicherten Daten an ein rückgekoppeltes Schie­ beregister. Die Schaltungsanordnung enthält eine Vergleichsschaltung, die zum Vergleich des Registerinhaltes mit einem Sollwert nach einem vollständigen Auslesezyklus und die zur Angabe über die Funktionsfähigkeit des Speichers vorgesehen ist.This task is accomplished with a circuit arrangement a memory is solved by the following measures: The circuit arrangement is for supplying addresses for Read the memory in a predetermined order intended. The store is used to deliver from under the respective Address stored data to a feedback shoot register. The circuit arrangement contains a comparison circuit, to compare the contents of the register with a setpoint  after a complete readout cycle and the details about the functionality of the memory is provided.

Bei der erfindungsgemäßen Schaltungsanordnung werden die aus dem Speicher ausgelesenen Daten an eine rückgekoppel­ tes Schieberegister geliefert. In dem Schieberegister werden die Daten mit dem Registerinhalt verknüpft. Ein solches rückgekoppeltes Schieberegister ist zum Beispiel aus dem Buch "Halbleiter-Schaltungstechnik" von U. Tietze und Ch. Schenk, Springer-Verlag, 1978, 4. Auflage, Seiten 509 bis 512 und aus der Zeitschrift Elektronik, 18/10.09.1982, Seiten 79 bis 82, bekannt. Dabei wird vor­ ausgesetzt, daß alle Datenworte aus dem Speicher in einer vorgegebenen Reihenfolge zyklisch ausgelesen werden. Am Ende eines Auslesezyklus wird der Registerinhalt mit einem Sollwert in einer Vergleichsschaltung verglichen. Der Sollwert kann bei bekanntem Zyklusstartpunkt vorher be­ rechnet und in einem Register abgelegt worden sein. Die Vergleichsschaltung kann auch als Mikroprozessor ausgebil­ det sein, die einen jeweils aktuell berechneten Sollwert mit dem Istwert vergleicht. Weicht der Registerinhalt am Ende des Auslesezyklus vom Sollwert ab, so kann ein Defekt im Speicher vorliegen, was die Vergleichsschaltung angibt. Vorteilhaft ist bei dieser Schaltungsanordnung, daß die Auswertung der Funktionsfähigkeit auf einfache Art mit einem rückgekoppelten Schieberegister erfolgt und das kein zusätzlicher Speicherbedarf im Speicher erforderlich ist.In the circuit arrangement according to the invention Data read from the memory to a feedback shift register supplied. In the shift register the data is linked to the register content. A such a feedback shift register is for example from the book "Semiconductor Circuit Technology" by U. Tietze and Ch. Schenk, Springer-Verlag, 1978, 4th edition, pages 509 to 512 and from the electronics magazine, 18 / 10.09.1982, pages 79 to 82. Doing so suspended that all data words from memory in one specified sequence can be read out cyclically. At the At the end of a readout cycle, the register content is marked with a Setpoint value compared in a comparison circuit. The If the cycle start point is known, the setpoint can be set beforehand calculated and stored in a register. The Comparison circuit can also be trained as a microprocessor be a currently calculated setpoint compared with the actual value. If the register content differs on A defect can occur at the end of the readout cycle from the setpoint are present in the memory, which indicates the comparison circuit. It is advantageous with this circuit arrangement that the Evaluation of the functionality in a simple way with a feedback shift register is done and no additional memory requirements in memory is required.

Vor der Inbetriebnahme eines Speichers oder im Servicefall kann dessen Funktionsfähigkeit getestet werden. Hierzu ist der Speicher mit einer Testschaltung verbindbar, die zur Erzeugung von Testdaten und Testadressen vorgesehen ist. Der Speicher dient dabei zum Schreiben von Testdaten unter definierten Testadressen. Die Testschaltung liefert be­ stimmte Testmuster, die in den Speicher geschrieben und anschließend ausgelesen werden. Im rückgekoppelten Schie­ beregister werden die Testmuster verknüpft und am Ende des Auslesezyklus wird in der Vergleichsschaltung überprüft, ob der Registerinhalt mit dem Sollwert identisch ist.Before commissioning a storage tank or when servicing its functionality can be tested. This is the memory can be connected to a test circuit which is used for Generation of test data and test addresses is provided. The memory is used to write test data under defined test addresses. The test circuit delivers be agreed test patterns that are written in memory and can then be read out. In the feedback loop  test patterns are linked and at the end of the Readout cycle is checked in the comparison circuit whether the register content is identical to the setpoint.

Zur Steuerung des Testablaufs ist in der Testschaltung eine Ablaufsteuerung enthalten, die zur Freigabe des Spei­ chers, zum Schreiben oder Auslesen von Daten und zur In­ itialisierung des rückgekoppelten Schieberegisters vor­ gesehen ist. Zu Beginn eines jeden Auslesezyklus muß der Registerinhalt des rückgekoppelten Schieberegisters auf einen Anfangswert gesetzt werden, damit am Ende des Aus­ lesezyklus der vorgegebene Sollwert bei funktionsfähigem Speicher ermittelt werden kann.To control the test sequence is in the test circuit contain a sequential control system that is used to release the memory chers, for writing or reading data and for In itialization of the feedback shift register is seen. At the beginning of each read cycle, the Register content of the feedback shift register an initial value is set so that at the end of the off reading cycle the specified setpoint with a functional Memory can be determined.

Im Betriebsfall werden dem Speicher Adressen und Daten von einem Schaltungsteil der Schaltungsanordnung geliefert. Nach einem Test muß daher eine Verbindung des Speichers mit dem Schaltungsteil hergestellt werden. Daher sind vor dem Speicher Umschalter angeordnet, die von der Testschal­ tung gesteuert werden. Im Testfall werden die Umschalter zur Kopplung des Speichers mit der Testschaltung und im Betriebsfall zur Kopplung des Speichers mit dem Schal­ tungsteil, der zur Lieferung von Daten und Adressen dient, verwendet.In operation, addresses and data from delivered a circuit part of the circuit arrangement. After a test, the memory must be connected be produced with the circuit part. Therefore are before the memory switch arranged by the test scarf device can be controlled. In the test case, the changeover switches for coupling the memory with the test circuit and in Operating case for coupling the memory with the scarf part that serves to supply data and addresses, used.

Im Betriebsfall muß das rückgekoppelte Schieberegister ebenfalls initialisiert werden. Zur Initialisierung des rückgekoppelten Schieberegisters ist der Schaltungsteil vorgesehen. Nach der Initialisierung beginnt ein neuer Auslesezyklus.In operation, the feedback shift register must can also be initialized. To initialize the feedback shift register is the circuit part intended. After initialization, a new one begins Readout cycle.

In einer Ausführungsform für das rückgekoppelte Schieberegister ist vorgesehen, daß dieses mehrere miteinander gekoppelte Register, mehrere Eingangs-EXKLUSIV-ODER-Glie­ der und ein Ausgangs-EXKLUSIV-ODER-Glied enthält,
daß das niederwertigste Register mit einem Ausgang eines ersten Eingangs-EXKLUSIV-ODER-Gliedes gekoppelt ist, des­ sen erster Eingang mit einem Datenausgang des Speichers und dessen zweiter Eingang mit dem Ausgang des Ausgangs- EXKLUSIV-ODER-Gliedes gekoppelt ist,
daß die anderen Datenausgänge des Speichers mit einem ersten Eingang jeweils weiterer Eingangs-EXKLUSIV-ODER- Glieder gekoppelt sind, deren jeweiliger Ausgang mit wei­ teren Registern und deren jeweilige zweite Eingänge mit dem Ausgang des jeweils niederwertigeren Registers gekop­ pelt sind, und
daß Ausgänge bestimmter Register mit dem Ausgangs-EXKLU­ SIV-ODER-Glied verknüpft sind.In one embodiment for the feedback shift register, it is provided that it contains a plurality of registers coupled to one another, a plurality of input EXCLUSIVE OR gates and an output EXCLUSIVE OR gate.
that the least significant register is coupled to an output of a first input EXCLUSIVE-OR gate, the first input of which is coupled to a data output of the memory and the second input of which is coupled to the output of the output EXCLUSIVE-OR gate,
that the other data outputs of the memory are coupled to a first input of further input EXCLUSIVE-OR gates, the respective output of which are coupled with further registers and the respective second inputs of which are coupled to the output of the respectively lower-value register, and
that outputs of certain registers are linked with the output EXCLUSIVE OR gate.

Bei der Initialisierung des rückgekoppelten Schieberegi­ sters wird entweder von der Testschaltung oder von dem Schaltungsteil ein vorgegebener Wert in die Register des rückgekoppelten Schieberegisters eingeschrieben.When initializing the feedback shift register sters is either from the test circuit or from the Circuit part a predetermined value in the register of feedback shift register registered.

Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Figuren näher erläutert. Es zeigen:An embodiment of the invention is shown below explained in more detail with reference to the figures. Show it:

Fig. 1 eine Schaltungsanordnung zur Überprüfung der Funk­ tionsfähigkeit eines Speichers und Fig. 1 shows a circuit arrangement for checking the func tionality of a memory and

Fig. 2 ein detaillierter dargestelltes in der Fig. 1 ver­ wendetes rückgekoppeltes Schieberegister. Fig. 2 is a detailed shown in Fig. 1 ver used feedback shift register.

Die in der Fig. 1 dargestellte Schaltungsanordnung enthält einen Speicher 1, dessen Dateneingang 2 mit einem erstem Umschalter 3 verbunden ist. Der Adresseneingang 4 des Speichers 1 ist mit einem zweiten Umschalter 5 gekoppelt. Ein erster Eingang 6 des Umschalters 3 ist mit einem Daten liefernden Schaltungsteil 7 gekoppelt. Der zweite Eingang 8 des Umschalters 3 weist eine Verbindung mit einem Daten­ ausgang einer Testschaltung 9 auf. Der erste Eingang 10 des zweiten Umschalters 5 ist mit einem Adressen liefern­ den Ausgang des Schaltungsteiles 7 und der zweite Eingang 11 mit einem Adressenausgang der Testschaltung 9 gekop­ pelt. Gesteuert werden die beiden Umschalter 3 und 5 über eine Verbindung 12 von der Testschaltung 9.The circuit arrangement shown in FIG. 1 contains a memory 1 , the data input 2 of which is connected to a first changeover switch 3 . The address input 4 of the memory 1 is coupled to a second switch 5 . A first input 6 of the changeover switch 3 is coupled to a circuit part 7 providing data. The second input 8 of the switch 3 has a connection to a data output of a test circuit 9 . The first input 10 of the second switch 5 is with an address supply the output of the circuit part 7 and the second input 11 is coupled with an address output of the test circuit 9 . The two changeover switches 3 and 5 are controlled by the test circuit 9 via a connection 12 .

Die Testschaltung 9 enthält eine Ablaufsteuerung 13, die beispielsweise ein Mikroprozessor oder ein Teil einer anwendungsspezifischen integrierten Schaltung sein kann, und einen Testspeicher 14. Die Ablaufsteuerung 13 liefert Testadressen an den zweiten Umschalter 5 und steuert über die Verbindung 12 die beiden Umschalter 3 und 5. Des wei­ teren liefert die Ablaufsteuerung 13 Adressen an den Test­ speicher 14, der zu den entsprechenden Adressen Testdaten ausgibt, die an den ersten Umschalter 3 geführt werden. Die Ablaufsteuerung hat noch eine weitere Verbindung 15 mit dem Speicher 1. Über diese Verbindung 15 wird festge­ legt, ob der Speicher im Schreib- oder Auslesemodus ist. Eine ähnliche Verbindung 16 weist der Schaltungsteil 7 mit dem Speicher 1 auf. Über diese Verbindung 16 wird der Speicher 1 auf Schreiben oder Auslesen eingestellt.The test circuit 9 contains a sequence controller 13 , which can be, for example, a microprocessor or part of an application-specific integrated circuit, and a test memory 14 . The sequence controller 13 supplies test addresses to the second switch 5 and controls the two switches 3 and 5 via the connection 12 . Furthermore, the sequencer supplies 13 addresses to the test memory 14 , which outputs test data to the corresponding addresses, which are passed to the first changeover switch 3 . The sequence control has another connection 15 with the memory 1 . This connection 15 determines whether the memory is in the write or read mode. The circuit part 7 has a similar connection 16 to the memory 1 . The memory 1 is set to write or read out via this connection 16 .

Der Datenausgang 17 des Speichers 1 ist mit einem rückge­ koppelten Schieberegister 18 verbunden, welches die ankom­ menden Datenworte mit seinem Registerinhalt verknüpft. Die Datenworte werden aus dem Speicher 1 in vorbestimmter Reihenfolge (Auslesezyklus) ausgelesen und dem rückgekop­ pelten Schieberegister 18 zugeführt. Am Ende eines Aus­ lesezyklus, d. h. wenn jedes Datenwort aus dem Speicher 1 ausgelesen worden ist, wird der Registerinhalt (Istwert) des rückgekoppelten Schieberegisters 18 mit einem Sollwert in einer Vergleichsschaltung 19 verglichen. Weicht der Istwert vom Sollwert ab, so ist der Speicher 1 defekt oder es hat eine Veränderung in zumindestens einem Datenwort durch äußere Einflüsse gegeben. Die Vergleichsschaltung 19 kann beispielsweise auch ein Mikroprozessor sein, die den Sollwert aus einem Register holt oder die jeweils den Sollwert berechnet. Das rückgekoppelte Schieberegister 18 wird entweder von der Testschaltung 9 zu Beginn eines Auslesezyklus auf einen Anfangswert über eine Verbindung 20 oder über eine Verbindung 21 von dem Schaltungsteil 7 auf einen Anfangswert gesetzt. Der Vergleichsschaltung 19 wird noch von der Ablaufsteuerung 13 über eine Verbindung 26 mitgeteilt, wann ein von der Testschaltung 19 gesteuer­ ter Auslesezyklus beendet ist, und welches Testmuster von der Testschaltung 9 ausgegeben worden ist. Die Vergleichs­ schaltung 19 gibt an, ob der Sollwert mit dem Istwert identisch ist oder ob sie voneinander abweichen.The data output 17 of the memory 1 is connected to a feedback shift register 18 which links the incoming data words with its register content. The data words are read from the memory 1 in a predetermined order (read cycle) and fed to the re-coupled shift register 18 . At the end of a readout cycle, ie when each data word has been read out from the memory 1 , the register content (actual value) of the feedback shift register 18 is compared with a setpoint in a comparison circuit 19 . If the actual value deviates from the target value, the memory 1 is defective or there has been a change in at least one data word due to external influences. The comparison circuit 19 can also be a microprocessor, for example, which fetches the setpoint from a register or which in each case calculates the setpoint. The feedback shift register 18 is either set by the test circuit 9 at the beginning of a readout cycle to an initial value via a connection 20 or via a connection 21 by the circuit part 7 to an initial value. The comparison circuit 19 is notified yet of the sequence controller 13 via a connection 26, when a gest your from the test circuit 19 ter readout cycle is completed, and which test pattern outputted by the test circuit. 9 The comparison circuit 19 indicates whether the target value is identical to the actual value or whether they differ from one another.

Ein Ausführungsbeispiel des rückgekoppelten Schieberegi­ sters 18 ist in der Fig. 2 aufgeführt. Das rückgekoppelte Schieberegister 8 erhält von dem Speicher 1 über acht 1- Bit-Leitungen ein Datenwort zugeführt. Jeder Ausgang des Speichers 1 ist mit einem ersten Eingang jeweils eines Eingangs-EXKLUSIV-ODER-Gliedes 23a bis 23h verbunden. Der zweite Eingang des niederwertigsten Eingangs-EXKLUSIV- ODER-Gliedes 23a ist mit einem Ausgang eines Ausgangs- EXKLUSIV-ODER-Gliedes 24 verbunden. Der Ausgang des Ein­ gangs-EXKLUSIV-ODER-Gliedes 23a ist mit dem niederwertig­ sten Register 25a der Kette von Registern 25a bis 25p gekoppelt. Jeder Ausgang der sieben niederwertigsten Regi­ ster 25a bis 25g ist jeweils mit einem zweiten Eingang der Eingangs-EXKLUSIV-ODER-Glieder 23b bis 23h verbunden. Die Ausgangsleitung jedes der sieben Eingangs-EXKLUSIV-ODER- Glieder 23b bis 23h ist jeweils an den Eingang eines der sieben Register 25b bis 25h gelegt.An embodiment of the feedback shift register sters 18 is shown in FIG. 2. The feedback shift register 8 receives a data word from the memory 1 via eight 1-bit lines. Each output of the memory 1 is connected to a first input of an input EXCLUSIVE-OR gate 23 a to 23 h. The second input of the least significant input EXCLUSIVE OR gate 23 a is connected to an output of an output EXCLUSIVE OR gate 24 . The output of the input EXCLUSIVE OR gate 23 a is coupled to the least significant register 25 a of the chain of registers 25 a to 25 p. Each output of the seven least significant registers 25 a to 25 g is connected to a second input of the input EXCLUSIVE-OR elements 23 b to 23 h. The output line of each of the seven input exclusive-OR gates 23 b to 23 h respectively at the input of one of seven registers 25 b placed h until 25th

Bestimmte Ausgänge der Register werden mit dem Ausgangs- EXKLUSIV-ODER-Glied 24 verknüpft. Der Ausgang des Regi­ sters 25p, der Ausgang des Registers 25j, der Ausgang des Registers 25e und der Ausgang des Registers 25c sind auf die Eingänge des Ausgangs-EXKLUSIV-ODER-Gliedes 24 ge­ führt. Zur Vereinfachung sind Taktleitungen und die zur Initialisierung der Register notwendigen Verbindungen in der Fig. 2 nicht gezeichnet.Certain outputs of the registers are linked with the output EXCLUSIVE-OR gate 24 . The output of the register 25 p, the output of the register 25 j, the output of the register 25 e and the output of the register 25 c are on the inputs of the output EXCLUSIVE-OR gate 24 leads. For simplification, clock lines and the connections necessary for initializing the registers are not shown in FIG. 2.

Im folgenden wird der Funktionsablauf der Schaltungsanord­ nung nach Fig. 1 erläutert. Zuerst seien die verschiedenen Zustände der Ablaufsteuerung 13 (state machine oder Teil einer anwendungsspezifischen integrierten Schaltung) ange­ geben:The functional sequence of the circuit arrangement according to FIG. 1 is explained below. First, the various states of the sequence controller 13 (state machine or part of an application-specific integrated circuit) are given:

Liegt der Testfall oder der Betriebsfall vor?Is the test case or the operating case available?

a. Testfall:
1. Speicher 1 wird auf Schreiben gesetzt;
2. Umschalter 3 und 5 werden mit Daten- und Adressenaus­ gängen der Testschaltung 9 verbunden;
3. An die Testadressen werden die Testdaten aus dem Spei­ cher 1 angelegt;
4. Nach dem Ende des Einschreibzyklus (letzte Adresse ge­ sendet) wird der Speicher 1 auf Auslesen gesetzt;
5. Das rückgekoppelte Schieberegister 18 wird initiali­ siert;
6. Testadressen und Testdaten werden aus dem Speicher 1 gelesen;
7. Das Ende des Auslesezyklus wird der Vergleichsschaltung 19 mitgeteilt;a. Test case:
1. Memory 1 is set to write;
2. Switches 3 and 5 are connected to data and address outputs of the test circuit 9 ;
3. The test data from the memory 1 are applied to the test addresses;
4. At the end of the write cycle (last address sent), memory 1 is set to read;
5. The feedback shift register 18 is initialized;
6. Test addresses and test data are read from memory 1 ;
7. The end of the readout cycle is communicated to the comparison circuit 19 ;

b. Betriebsfall:
1. Umschalter 3 und 5 werden mit Daten- und Adressenaus­ gängen des Schaltungsteils 7 verbunden.b. Operating case:
1. Switch 3 and 5 are connected to data and address outputs of the circuit part 7 .

Bei einem Test des Speichers 1, beispielsweise vor der Inbetriebnahme des Speichers 1 oder im Servicefall, wel­ cher jeweils der Testschaltung 9 von einem Bediener mitge­ teilt wird, wird der Speicher 1 von der Ablaufsteuerung 13 auf Schreiben gesetzt. Die Ablaufsteuerung 13 verbindet den zweiten Eingang 8 des ersten Umschalters 3 mit seinem Ausgang und den zweiten Ausgang 11 des zweiten Umschalters 5 mit seinem Ausgang. Die Ablaufsteuerung 13 liefert Adressen an den Testspeicher 14, der daraufhin Testdaten über den dritten Umschalter an den Dateneingang 2 des Speichers 1 liefert. Diese Testdaten werden unter Test­ adressen in dem Speicher 1 abgespeichert, die von der Ablaufsteuerung 13 geliefert werden.When the memory 1 is tested, for example before the memory 1 is put into operation or in the event of a service, which is communicated to the test circuit 9 by an operator, the memory 1 is set to write by the sequence control 13 . The sequence controller 13 connects the second input 8 of the first switch 3 with its output and the second output 11 of the second switch 5 with its output. The sequence controller 13 supplies addresses to the test memory 14 , which then supplies test data to the data input 2 of the memory 1 via the third switch. These test data are stored under test addresses in the memory 1 , which are supplied by the sequence control 13 .

Im Testspeicher 14 stehen verschiedene Testmusterdateien (z. B. Schachbrettmuster) zur Verfügung, die von der Ab­ laufsteuerung 13 abgerufen werden können.In the test memory 14 different test pattern files are available (eg. As checkerboard pattern) available that sequence control of the down can be accessed. 13

Nachdem ein vollständiges Testmuster in den Speicher 1 ge­ schrieben worden ist, setzt die Ablaufsteuerung 13 über die Verbindung 15 den Speicher 1 auf Auslesen und initia­ lisiert das rückgekoppelte Schieberegister 18, d. h. ein bestimmter Anfangswert wird in die Register 25a bis 25p eingeschrieben. Die Ablaufsteuerung 13 erzeugt daraufhin Testadressen, die über den zweiten Umschalter 5 dem Adres­ seneingang 4 des Speichers 1 zugeführt werden. Die zu den Adressen gehörenden Daten werden über den Datenausgang 17 des Speichers 1 dem rückgekoppelten Schieberegister 18 zugeführt. Am Ende des Auslesezyklus, wenn alle Testadres­ sen von der Ablaufsteuerung 13 ausgelesen worden sind, wird der Vergleichsschaltung 19 dies mitgeteilt, so daß die Vergleichsschaltung 19 den Registerinhalt (Istwert) mit dem Sollwert vergleichen kann. Der Sollwert wird aus einem Register in der Vergleichsschaltung 19 geholt.After a complete test pattern in memory 1 ge written is, sets the sequence controller 13 via the connection 15 to memory 1 to read out and initia lisiert the feedback shift register 18, that is, a certain initial value in the register 25 a written p to 25th The sequencer 13 then generates test addresses which are supplied to the address input 4 of the memory 1 via the second changeover switch 5 . The data belonging to the addresses are fed to the feedback shift register 18 via the data output 17 of the memory 1 . At the end of the readout cycle, when all test addresses have been read out by the sequence controller 13 , the comparison circuit 19 is informed so that the comparison circuit 19 can compare the register content (actual value) with the setpoint. The setpoint is obtained from a register in the comparison circuit 19 .

Wenn der Testbetrieb beendet ist, schaltet die Ablauf­ steuerung 13 die Umschalter 3 und 5 über die Verbindung 12 um. Dann ist der erste Eingang 6 des ersten Umschalters 3 mit seinem Ausgang und der erste Eingang 10 des zweiten Umschalters 5 mit seinem Ausgang verbunden. Über die Lei­ tung 16 wird der Speicher 1 von dem Schaltungsteil 7 auf Schreiben gesetzt. Der Schaltungsteil 7 liefert Daten, die unter den zugehörigen, ebenfalls vom Schaltungsteil 7 gelieferten Adressen in den Speicher 1 geschrieben werden. Nachdem der Einschreibzyklus beendet ist, wird der Spei­ cher 1 von dem Schaltungsteil 7 auf Auslesen gesetzt. Die vorher eingeschriebenen Daten werden nun in der gleichen vorbestimmten Reihenfolge ausgelesen. Dazu liefert der Schaltungsteil 7 dem Speicher 1 Adressen an seinen Adres­ seneingang 4. Die Daten werden dabei aus dem Speicher 1 ständig ausgelesen, so daß ein bestimmter Auslesezyklus nach gleichen Zeitabschnitten jeweils neu beginnt. Bei einer bestimmten Adresse wird das rückgekoppelte Schiebe­ register 18 über Leitungen 21 initialisiert. Nachdem ein Auslesezyklus beendet ist, vergleicht die Vergleichschal­ tung den Istwert mit dem Sollwert. Dieser Sollwert kann vorher in der Vergleichsschaltung 19 gespeichert worden sein, oder die Vergleichsschaltung 19 berechnet sich den jeweiligen Sollwert selbst. Ist der Istwert (Registerin­ halt des rückgekoppelten Schieberegisters) nach einem Auslesezyklus vom Sollwert verschieden, gibt die Ver­ gleichsschaltung 19 die Funktionsunfähigkeit des Speichers 1 an.When the test mode has ended, the sequence control 13 switches the changeover switches 3 and 5 via the connection 12 . Then the first input 6 of the first switch 3 is connected to its output and the first input 10 of the second switch 5 is connected to its output. About the Lei device 16 , the memory 1 is set by the circuit part 7 to write. The circuit part 7 supplies data which are written into the memory 1 at the associated addresses, likewise supplied by the circuit part 7 . After the write cycle has ended, the memory 1 is set by the circuit part 7 to read out. The previously written data are now read out in the same predetermined order. For this purpose, the circuit part 7 supplies the memory 1 with addresses at its address input 4 . The data are continuously read out from the memory 1 , so that a specific read cycle starts again after the same time periods. At a certain address, the feedback shift register 18 is initialized via lines 21 . After a readout cycle has ended, the comparison circuit compares the actual value with the setpoint. This desired value may be previously in the comparison circuit 19 have been stored, or the comparison circuit 19 is calculated as the theoretical value itself. If the actual value (register in content of the feedback shift register) different for a read cycle from the desired value, the Ver disablement is equal circuit 19 of the memory 1 at.

Claims (7)

1. Schaltungsanordnung mit einem Speicher (1), die zur Zuführung von Adressen zum Lesen des Speichers in einer vorgegebenen Reihenfolge vorgesehen ist, der zur Lieferung von unter der jeweiligen Adresse gespeicherten Daten an ein rückgekoppeltes Schieberegister (18) dient, und mit einer Vergleichsschaltung (19), die zum Vergleich des Registerinhaltes mit einem Sollwert nach einem vollständi­ gen Auslesezyklus und die zur Angabe über die Funktions­ fähigkeit des Speichers vorgesehen ist.1. Circuit arrangement with a memory ( 1 ), which is provided for supplying addresses for reading the memory in a predetermined sequence, which is used to deliver data stored under the respective address to a feedback shift register ( 18 ), and with a comparison circuit ( 19 ), which is provided for comparing the register content with a target value after a complete readout cycle and which is intended to indicate the functionality of the memory. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher (1) mit einer Testschaltung (9) verbind­ bar ist, die zur Erzeugung von Testdaten und Testadressen vorgesehen ist, und daß der Speicher zum Schreiben von Testdaten unter defi­ nierten Testadressen vorgesehen ist.2. Circuit arrangement according to claim 1, characterized in that the memory ( 1 ) with a test circuit ( 9 ) is connectable bar, which is provided for generating test data and test addresses, and that the memory is provided for writing test data under defined test addresses . 3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Testschaltung (9) eine Ablaufsteuerung (13) ent­ hält, die zur Freigabe des Speichers (1), zum Schreiben oder Auslesen von Daten und zur Initialisierung des rück­ gekoppelten Schieberegisters (18) vorgesehen ist.3. Circuit arrangement according to claim 2, characterized in that the test circuit ( 9 ) includes a sequence control ( 13 ) ent, which is provided for releasing the memory ( 1 ), for writing or reading out data and for initializing the feedback shift register ( 18 ) is. 4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Testschaltung (9) zur Steuerung von Umschaltern (3, 5) vorgesehen ist, daß die Umschalter im Testfall zur Kopplung des Speichers (1) mit der Testschaltung und im Betriebsfall zur Kopplung des Speichers mit einem Schaltungsteil (7), der zur Liefe­ rung von Daten und Adressen dient, vorgesehen sind.4. A circuit arrangement according to claim 2 or 3, characterized in that the test circuit ( 9 ) for controlling switches ( 3 , 5 ) is provided that the switch in the test case for coupling the memory ( 1 ) with the test circuit and in operation for coupling the memory with a circuit part ( 7 ), which serves for the delivery of data and addresses, are provided. 5. Schaltungsanordnung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß im Betriebsfall der Schaltungsteil (7) zur Initiali­ sierung des rückgekoppelten Schieberegisters (18) vorgese­ hen ist.5. Circuit arrangement according to one of the preceding claims, characterized in that in operation the circuit part ( 7 ) for initialization of the feedback shift register ( 18 ) is hen vorgese. 6. Schaltungsanordnung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet,
daß das rückgekoppelte Schieberegister (18) mehrere mit­ einander gekoppelte Register (25a bis 25p), mehrere Ein­ gangs-EXKLUSIV-ODER-Glieder (23a bis 23h) und ein Aus­ gang-EXKLUSIV-ODER-Glied (24) enthält,
daß das niederwertigste Register (25a) mit einem Ausgang eines ersten Eingangs-EXKLUSIV-ODER-Gliedes (23a) gekop­ pelt ist, dessen erster Eingang mit einem Datenausgang des Speichers (1) und dessen zweiter Eingang mit dem Ausgang des Ausgangs-EXKLUSIV-ODER-Gliedes gekoppelt ist,
daß die anderen Datenausgänge des Speichers mit einem ersten Eingang jeweils weiterer Eingangs-EXKLUSIV-ODER- Glieder (23b bis 23h) gekoppelt sind, deren jeweiliger Ausgang mit weiteren Registern (25b bis 25h) und deren jeweilige zweite Eingänge mit dem Ausgang des jeweils niederwertigeren Registers (25a bis 25g) gekoppelt sind, und daß Ausgänge bestimmter Register (25c, 25e, 25j, 25p) mit dem Ausgangs-EXKLUSIV-ODER-Glied verknüpft sind.6. Circuit arrangement according to one of the preceding claims, characterized in that
that the feedback shift register ( 18 ) contains a plurality of coupled registers ( 25 a to 25 p), a plurality of input EXCLUSIVE OR gates ( 23 a to 23 h) and an output EXCLUSIVE OR gate ( 24 ) ,
that the least significant register ( 25 a) is coupled to an output of a first input EXCLUSIVE OR gate ( 23 a), the first input of which has a data output of the memory ( 1 ) and the second input of which has the output of the output EXCLUSIVE -OR link is coupled,
that the other data outputs of the memory are coupled to a first input of further input EXCLUSIVE-OR gates ( 23 b to 23 h), their respective output with further registers ( 25 b to 25 h) and their respective second inputs to the output of the lower-order register ( 25 a to 25 g) are coupled, and that outputs of certain registers ( 25 c, 25 e, 25 j, 25 p) are linked to the output EXCLUSIVE OR gate. 7. Schaltungsanordnung nach Anspruch 6 und 3 oder 5, dadurch gekennzeichnet, daß bei der Initialisierung des rückgekoppelten Schiebere­ gisters (18) die Testschaltung (9) oder die Vergleichs­ schaltung (19) zur Einschreibung eines vorgegebenen Wertes in die Register (25a bis 25p) vorgesehen sind.7. Circuit arrangement according to claim 6 and 3 or 5, characterized in that during the initialization of the feedback shift gate ( 18 ) the test circuit ( 9 ) or the comparison circuit ( 19 ) for writing a predetermined value in the register ( 25 a to 25 p) are provided.