DE4132141A1 - Leistungstransistor - Google Patents

Description

Die Erfindung betrifft einen Leistungstransistor mit einem auf einem Halbleiterkörper angeordneten Zellenfeld, dessen Zellen eine in einer Schicht angeordnete erste Zone und eine in diese erste Zone eingebettete zweite Zone aufweisen und bei dem Zel­ len eines ersten Zellentyps, der jeweils eine beide Zonen kontaktierende Sourceelektrode sowie eine isolierte, die Schicht und die beiden Zonen zumindest teilweise überdeckende Gateelektrode aufweist, parallel geschaltet sind. Ein derarti­ ger Leistungstransistor ist beispielsweise aus der DE-OS 37 18 912 bekannt. Die Druckschrift beschreibt einen diskreten MIS-Leistungstransistor. Für integrierte Leistungstransistoren ist die eingangs genannte Struktur beispielsweise aus Elec­ tronics, 4. Januar 1971, S. 24 f. bekannt. Die Leistungstran­ sistoren werden auch als DMOS-Transistoren bezeichnet. Das oder die Zellenfelder der Leistungstransistoren können einige Tausend derartiger elektrisch parallel geschalteter Zellen des ersten Zellentyps aufweisen.

Das Ersatzschaltbild des bekannten Leistungstransistors ent­ hält zwischen dem Gateanschluß und dem Sourceanschluß jeder Zelle die parasitäre Gate-Source-Kapazität sowie zwischen dem Drainanschluß und dem Gateanschluß jeder Zelle die als Miller- Kapazität bezeichnete Drain-Gate-Kapazität. Weiterhin weist jede Zelle einen ohmschen Gatevorwiderstand auf, in dem der Gateserienwiderstand des Polysiliziums von Zelle zu Zelle be­ rücksichtigt ist.

Die Miller-Kapazität zwischen Drain und Gate jeder Zelle ist stark nichtlinear. Wenn der Leistungstransistor bzw. jede ein­ zelne Zelle des Transistors durchgeschaltet ist, liegt der Wert der Miller-Kapazität etwa 100fach so hoch wie bei ge­ sperrtem Leistungstransistor und übersteigt dann den Wert der im gesperrten Zustand höheren Gate-Source-Kapazität.

Tritt bei einem Leistungstransistor im eingeschalteten Zustand ein lastseitiger Kurzschluß auf, so steigt die Drain-Source- Spannung des Leistungstransistors innerhalb sehr kurzer Zeit von kleinen Werten auf im wesentlichen die Versorgungsspannung an. Über die durch die Miller-Kapazität zwischen Drain und Ga­ te gegebene kapazitive Kopplung steigt auch die Gatespannung an, obwohl diese Spannung eigentlich zum Schutz des Transi­ stors verringert werden müßte. Selbst in dem Fall, daß eine Schutzschaltung den Gateanschluß beim genannten Fehlerfall so­ fort auf den Sourceanschluß schaltet, dauert es eine gewisse Zeit, bis sich die auf den parasitären Kapazitäten gespeicher­ ten Ladungen über die Gateserienwiderstände entladen. Typi­ scherweise dauert der Entladevorgang bei den Zellen am läng­ sten, die vom Gateanschluß am weitesten entfernt sind, da die­ se Zellen die größte Entladezeitkonstante besitzen. Auf diese Weise kann es zu einer Einschnürung des Kurzschlußstromes auf die vom Gateanschluß entfernten Zellen kommen, die ähnlich wie bei bipolaren Transistoren im zweiten Durchbruch zur Zerstö­ rung des Leistungstransistors führen kann. Selbst wenn, wie üblich möglichst viele Stellen rund um den Leistungstransistor angeschlossen werden, ist im ungünstigen Fall kein sicherer Schutz des Transistors gegeben.

Der Erfindung liegt die Aufgabe zugrunde, einen Leistungstran­ sistor anzugeben, der auch im Kurzschlußfall gegen Zerstörung weitgehend geschützt ist.

Diese Aufgabe wird mit den Merkmalen des Patentanspruchs 1 ge­ löst.

Die Erfindung hat den Vorteil, daß sie auch bei großen Zellan­ ordnungen einen sicheren Schutz gegen Kurzschlüsse im Last­ kreis gewährleistet, ohne daß zusätzliche Anschlußstellen vor­ gesehen werden müssen. Die erfindungsgemäß vorgesehenen Zener­ dioden benötigen keine eigene Wanne, sondern können anstelle einzelner DMOS-Zellstrukturen in den Leistungstransistor ein­ gesetzt werden. Mit einer Zenerdiode lassen sich mehrere um­ liegende Leistungstransistor-Zellen schützen. Die Funktion des Leistungstransistors wird durch die zusätzlich vorgesehenen Zenerdiodenzellen nicht nennenswert beeinflußt.

Ausgestaltungen der Erfindung sind in Unteransprüchen gekenn­ zeichnet.

Die Erfindung wird im folgenden anhand eines in den Figuren der Zeichnung dargestellten Ausführungsbeispiels näher erläu­ tert. Es zeigen:

Fig. 1 ein Strukturbild aus einem Zellenfeld eines erfin­ dungsgemäßen Leistungstransistors und

Fig. 2 ein Ersatzschaltbild aus einem Zellenfeld.

Der Leistungstransistor nach Fig. 1 hat eine erste Schicht 1 von einem ersten Leitungstyp. Diese üblicherweise durch Epita­ xie aufgebrachte Schicht ist niedrig dotiert. In die Schicht 1 sind als erste Zonen dotierte Wannen vom entgegengesetzten Leitungstyp planar angeordnet. In die ersten Zonen 2 sind zweite Zonen 3 des ersten Leitungstyps eingebettet, deren Do­ tierungskonzentration höher ist als die Konzentration der er­ sten Zonen 2.

Die Zellen vom ersten Zellentyp, die als Transistorzellen ar­ beiten, haben eine Kanalzone 4 in der ersten Zone 2a, die zwi­ schen der Schicht 1 und der als Sourcezone dienenden zweiten Zone 3a liegt. Erste Zone 2a und zweite Zone 3a sind gemeinsam von einer Sourceelektrode 5 kontaktiert. Auf der freien Ober­ fläche des Halbleiterkörpers liegt eine Isolierschicht 6, auf der eine Gateelektrode 8 über einem Teil der an die Oberfläche tretenden Schicht 1 und über der Kanalzone 4 angeordnet ist. Mit anderen Worten ist die Gateelektrode isoliert über der Schicht 1 und den beiden Zonen angeordnet und überdeckt diese zumindest teilweise.

Drainseitig grenzt an die Schicht 1, die als Drain wirkt, eine Zone 10 gleichen Leitungstyps, jedoch mit höherer Dotierungs­ konzentration. Die Drainzone ist durch eine Drainelektrode 11 kontaktiert.

Bei den Zellen vom zweiten Zellentyp ist in die erste Zone 2b eine zweite Zone 3b eingebettet. Jede der beiden Zonen 2b und 3b ist mit einer Elektrode kontaktiert. Die die Zone 2b kon­ taktierende Elektrode 7 ist mit dem Sourceanschluß S und mit den Sourceelektroden 5 verbunden. Die die zweite Zone 3b kon­ taktierende Elektrode 9 ist mit dem Gateanschluß G und den Ga­ teelektroden 8 verbunden. Dieser zweite Zellentyp bildet eine Zenerdiode, die zwischen Gate und Source geschaltet ist. Jede Zelle vom zweiten Zellentyp begrenzt lokal aufgrund der Zener­ diodeneigenschaften die Gate-Source-Spannung und aufgrund der vorgegebenen Steilheit der umliegenden Transistorzellen deren Stromdichte. Die Zenerdioden-Durchbruchspannung wird so auf die Steilheit der umliegenden Transistorzellen abgestimmt, daß diese für mehrere 10 µs kurzschlußfest sind, d. h., daß diese Zellen auch bei einem lastseitigen Kurzschluß während dieser Zeit zwischen Drain D und Source S die Versorgungsspannung führen können. Es ist vorgesehen, daß die Zenerdiodenzellen über die aktive Fläche des Leistungstransistors verteilt sind. Die Verteilung kann dabei gleichmäßig oder in besonders kriti­ schen Bereichen auch verdichtet sein. Da die Zenerdiodenzellen keine eigene Wanne benötigen, können sie anstelle einzelner Zellen des Leistungstransistors mit geringem Aufwand herge­ stellt werden. Die Funktion des Leistungstransistors, insbe­ sondere der Drain-Source-Widerstand bei eingeschaltetem Tran­ sistor, wird durch die Zenerdioden im wesentlichen nicht beein­ trächtigt.

Anhand des Ersatzschaltbildes nach Fig. 2 wird die Funktion des erfindungsgemäßen Leistungstransistors deutlich. Jede Zel­ le vom ersten Zellentyp enthält eine Transistorzelle TZ, deren Ausgangskreis mit einem Drainanschluß D und einem Sourcean­ schluß verbunden ist. Zwischen dem Gate einer Zelle und dem Gate der nächsten Zelle bzw. dem Gateanschluß G liegt ein Ga­ teserienwiderstand RD. Zwischen Drain D und dem Gate liegt die Miller-Kapazität C1 und zwischen Gate und Source die Gate- Source-Kapazität C2. Die Zellen sind elektrisch parallel ge­ schaltet. Für die weitab vom Gateanschluß G liegenden Zellen ergibt sich ein entsprechend der Anzahl der Zellen verviel­ fachter Gateserienwiderstand. Die Zellen vom zweiten Zellentyp bilden eine zwischen Gate und Source liegende Zenerdiode Z, die die Spannung zwischen Gate und Source entsprechend der vorbestimmten Zenerspannung stabilisiert. Auch bei diesem Zelltyp liegt zwischen Gate und Drain die parasitäre Kapazität C3 und zwischen Gate und Source die parasitäre Kapazität C4. Beide Kapazitäten beeinträchtigen jedoch nicht die Funktion der Zenerdiode Z als Spannungsbegrenzer zwischen Gate und Source.

Claims (3)

1. Leistungstransistor mit einem auf einem Halbleiterkörper angeordneten Zellenfeld, dessen Zellen eine in einer Schicht angeordnete erste Zone und eine in diese erste Zone eingebet­ tete zweite Zone aufweisen und bei dem Zellen eines ersten Zellentyps, der jeweils eine beide Zonen kontaktierende Source­ elektrode sowie eine isolierte, die Schicht und die beiden Zo­ nen zumindest teilweise überdeckende Gateelektrode aufweist, parallel geschaltet sind, dadurch gekennzeichnet, daß das Zellenfeld Zellen eines zweiten Zellentyps enthält, bei dem die erste Zone (2b) mit einer mit der Sourceelektrode (5) verbundenen ersten Elektrode (7) und die zweite Zone (3b) mit einer mit der Gateelektrode (8) verbundenen zweiten Elek­ trode (9) kontaktiert sind.

2. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Zellen des zweiten Zellentyps über das Zellenfeld zwi­ schen den Zellen des ersten Zellentyps verteilt sind.

3. Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Zellenfeld gleichmäßig verteilte Zellen des zweiten Zellentyps zwischen den Zellen des ersten Zellentyps enthält.