DE4126953C2 - Circuit arrangement for implementing the CORDIC algorithm - Google Patents

Description

Die Erfindung betrifft Schaltungsanordnungen zur Durch­ führung des CORDIC-Algorithmus nach dem Oberbegriff der Patentansprüche 1 und 2.The invention relates to circuit arrangements for through management of the CORDIC algorithm according to the generic term of Claims 1 and 2.

Viele Bereiche der Signal-, Bild- und Datenverarbeitung er­ fordern die schnelle und kostengünstige Berechnung von arithmetischen Ausdrücken. Eine Entwicklung in diese Rich­ tung wird hauptsächlich durch den Einsatz immer aufwendige­ rer Algorithmen und den gleichzeitigen steigenden VLSI-Inte­ grationsgrad gefördert.Many areas of signal, image and data processing require the fast and inexpensive calculation of arithmetic expressions. A development in this direction processing becomes more and more complex, mainly due to the use algorithms and the simultaneous increasing VLSI integer degree of promotion.

Als ein geeignetes Verfahren zur Lösung derartiger arithme­ tikintensiver Aufgabenstellungen wird in der letzten Zeit verstärkt der CORDIC-Algorithmus eingesetzt. In diesem Zu­ sammenhang wird auf die Veröffentlichungen J. E. Volder, "The CORDIC Trigonometric Computing Technique", IRE Transactions on Electronic Computers, Vol. EC-8, Nr. 3, S. 330-334, Sept. 1959 und J. S. Walther, "A Unified Algorithm For Elementary Functions", Spring Joint Computer Conference (SJCC) 1971, S. 379-385, hingewiesen. Der CORDIC-Algorithmus zeichnet sich durch seine hohe Funktionalität bzw. die hohe Anzahl der bereitgestellten arithmetischen, speziell sogenannte ele­ mentare Funktionen und die dafür benötigten einfachen Grund­ operationen, nämlich Addition/Subtraktion und binäres Schie­ ben aus.As a suitable method for solving such arithmetic Tactically intensive tasks have been in the recent past the CORDIC algorithm is increasingly used. In this To is related to the publications J. E. Volder, "The CORDIC Trigonometric Computing Technique ", IRE Transactions on Electronic Computers, Vol. EC-8, No. 3, pp. 330-334, Sept. 1959 and J. S. Walther, "A Unified Algorithm For Elementary Functions ", Spring Joint Computer Conference (SJCC) 1971, p. 379-385. The CORDIC algorithm stands out due to its high functionality or the high number of provided arithmetic, especially so-called ele mentary functions and the simple reason needed for them operations, namely addition / subtraction and binary shooting ben out.

Durch die Fortschritte in der Integrationsdichte sind jetzt auch Realisierungen vollparalleler CORDIC-Arrays möglich, in denen die CORDIC-typische n-fache Durchführung von drei Ite­ rationsgleichungen (n = Datenwortbreite in Bit) in eine ma­ trixförmige Anordnung von drei n-Bit breiten Iterationsstu­ fen umgesetzt wird. Je nachdem, ob zwischen die einzelnen Stufen Register eingefügt werden oder nicht, spricht man von einer synchronen Pipeline oder einer asynchronen Array-Ar­ chitektur. Es ist davon auszugehen, daß diese Architekturen an Wichtigkeit zunehmen, weil mit ihnen entweder Systeme mit hoher Datendurchsatzrate oder geringer Latenzzeit in einer regulär strukturierten, VLSI-gerechten Weise aufgebaut wer­ den können. Eine ähnliche Entwicklung hat sich bereits bei der Implementierung von Multiplizierer-Arrays in Hoch­ leistungsanwendungen vollzogen, wo rekursive Anordnungen, obwohl günstiger bezüglich der Chipfläche, bereits keine Rolle mehr spielen.The advances in integration density are now fully parallel CORDIC arrays are also possible, in which the CORDIC typical n-fold implementation of three Ite equations (n = data word width in bits) into a ma triangular arrangement of three n-bit wide iteration steps  fen is implemented. Depending on whether between the individual Stages of registers are inserted or not, one speaks of a synchronous pipeline or an asynchronous array ar architecture. It is assumed that these architectures increase in importance because with them either systems with high data throughput rate or low latency in one who are structured in a regular, VLSI-compliant manner that can. A similar development has already occurred implementing multiplier arrays in high power applications where recursive orders, although cheaper in terms of chip area, none Play more role.

Im folgenden wird zunächst das bisherige Vorgehen anhand der üblichen Iterationsgleichungen beschrieben. Diese Gleichun­ gen lauten:In the following, the previous procedure based on the usual iteration equations are described. This equation are:

x_i+1 = x_i-σ_i 2^-i y_i (1)x _{i + 1} = x _i -σ _i 2 ^-i y _i (1)

y_i+1 = y_i + σ_i 2^-i x_i (2)y _{i + 1} = y _i + σ _i 2 ^-i x _i (2)

z_i+1 = z_i-σ_i arctg (2^-i) (3)z _{i + 1} = z _i -σ _i arctg (2 ^-i ) (3)

wobei σ_i ε {-1, 1} die Drehrichtung der Iteration angibt. In der Betriebsart ROTATION bestimmt man σ_i aus dem Vorzeichen wodurch z_i:where σ _i ε {-1, 1} indicates the direction of rotation of the iteration. In the ROTATION mode, σ _{i is determined} from the sign, whereby z _i :

wodurch z_i im Verlauf des Iterationsprozesses gegen Null getrieben wird. In der Betriebsart VECTORING bestimmt sich i aus dem Vorzeichen von y_i, wodurch y_i gegen Null getrieben wird:whereby z _i is driven towards zero in the course of the iteration process. In VECTORING mode, i is determined from the sign of y _i , which drives y _i towards zero:

Normalerweise erfordert das CORDIC-Verfahren, für eine Ge­ nauigkeit von n Bit auch n Iterationen durchzuführen. Daraus resultiert, daß in einer Pipeline- oder Array-Architektur drei n-Bit Addierer/Subtrahierer für die Implementierung der Gleichungen (1) bis (3) n-mal, nämlich für n Iterationen, benötigt werden. In Fig. 2 ist eine Stufe bzw. Zeile eines solchen Arrays dargestellt.Normally, the CORDIC method requires n iterations to be carried out for an accuracy of n bits. As a result, in a pipeline or array architecture, three n-bit adders / subtractors are required n times for the implementation of equations (1) to (3), namely for n iterations. In FIG. 2, a stage or row is shown of such an array.

Der direkten Abbildung der iterativen CORDIC Gleichungen auf eine Pipeline- oder Array-Architektur steht entgegen, daß die Chipfläche dieser Architekturen proportional 3n² wächst, wobei mit n die Datenwortbreite in Bit bezeichnet wird. Die­ ser Zusammenhang hat derzeit nur nicht-rekursive Implemen­ tierungen von bis zu ca. 20 Bit möglich gemacht. Jede Ver­ ringerung der Chipflächenkomplexität ohne Einbußen an Ge­ schwindigkeit erscheint sinnvoll, weil in der digitalen Sig­ nalverarbeitung Wortbreiten bis ca. 40 Bit und speziell in der numerischen Datenverarbeitung bis zu 80 Bit auftreten.Direct mapping of the iterative CORDIC equations a pipeline or array architecture precludes that the chip area of these architectures grows proportionally 3n², where n denotes the data word width in bits. The This relationship currently only has non-recursive implemen ts up to approx. 20 bits possible. Every ver reduction of chip area complexity without loss of Ge Speed seems reasonable because in the digital sig nalprocessing word widths up to approx. 40 bits and especially in numerical data processing up to 80 bits occur.

Verglichen mit anderen Methoden steigt der Hardwareaufwand beim CORDIC-Verfahren besonders stark an, weil drei Daten­ pfade für die Realisierung der x-, y- und z-Iterationsglei­ chungen nötig sind. Wie bereits erwähnt, verhält sich damit die Chipfläche proportional 3n².Compared to other methods, the hardware expenditure increases particularly strong in the CORDIC method because three data paths for the realization of the x, y and z iteration equation necessary. As already mentioned, this is the case the chip area proportionally 3n².

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsan­ ordnung der eingangs genannten Art für die Durchführung des CORDIC-Algorithmus anzuge­ ben, die einen geringeren Bedarf an Fläche für die Implementierung bei einem Halbleiter-Chip benötigt.The invention has for its object a circuit order of the type mentioned at the beginning for the implementation of the CORDIC algorithm ben who need less space for the Implementation required for a semiconductor chip.

Diese Aufgabe wird erfindungsgemäß durch die Schaltungs­ anordnung mit den in den Ansprüchen 1 oder 2 angegebenen Merkmalen gelöst.This object is achieved by the circuit arrangement with those specified in claims 1 or 2 Features resolved.

Der Erfindung liegt die Erkenntnis zugrunde, daß die dritte Einrichtung für die iterative Berechnung der z-Werte um etwa zwei Drittel der Stufen gekürzt werden kann, indem die entfallenden Stufen durch einen Subtrahierer oder einen Addierer und einen Subtrahierer ersetzt werden.The invention is based on the knowledge that the third Setup for the iterative calculation of the z values by about two thirds of the levels can be shortened by the  steps by a subtractor or a Adders and a subtractor are replaced.

Erfindungsgemäß ist gemäß einer ersten Schaltungsalternative vorgesehen, daß die dritte Einrichtung (Z) zur Berechnung des dritten Endwertes z_n According to the invention, according to a first circuit alternative, the third device (Z) for calculating the third final value z _n

• - einerseits einen ersten Einrichtungsteil mit j Stufen zur Be­ rechnung des dritten Wertes z_j mittels folgender Ite­ rationsvorschrift umfaßt: z_i+1 = z_i-σ_i · arctg (2^-i), für i = 1, . . ., j;wobei j die kleinste ganze Zahl größer oder gleich n/3 ist; und- On the one hand comprises a first piece of equipment with j stages for calculating the third value z _j using the following iteration rule: z _{i + 1} = z _i -σ _i · arctg (2 ^-i ), for i = 1,. . ., j; where j is the smallest integer greater than or equal to n / 3; and
• - andererseits einen zweiten Einrichtungsteil umfaßt, der den dritten Endwert z_n aufgrund des Wertes z_j und der Werte σ_i für die j-te bis (n-1)-te Stufe auf Grund folgender Vorschrift berechnet: z_n = z_j - A + B;mit - On the other hand, includes a second piece of equipment that calculates the third end value z _n on the basis of the value z _j and the values σ _i for the jth to (n-1) th stage on the basis of the following rule: z _n = z _j - A + B; with

Erfindungsgemäß ist gemäß einer zweiten Schaltungsalternati­ ve vorgesehen, daß die dritte Einrichtung (Z) zur Berechnung des dritten Endwertes z_n According to the invention, according to a second circuit alternative, the third device (Z) for calculating the third final value z _n

• - einerseits einen ersten Einrichtungsteil mit j Stufen zur Be­ rechnung des dritten Wertes z_j mittels folgender Ite­ rationsvorschrift umfaßt: z_i+1 = z_i-σ_i · arctg (2^-i), für i = 1, . . ., j;wobei j die kleinste ganze Zahl größer oder gleich n/3 ist; und- On the one hand comprises a first piece of equipment with j stages for calculating the third value z _j using the following iteration rule: z _{i + 1} = z _i -σ _i · arctg (2 ^-i ), for i = 1,. . ., j; where j is the smallest integer greater than or equal to n / 3; and
• - andererseits einen zweiten Einrichtungsteil umfaßt, der den dritten Endwert z_n aufgrund der Werte z_j und der Werte σ_i für die i-te bis n-te Stufe aufgrund folgender Vor­ schrift berechnet: z_n = z_j - z_t;mit mit - On the other hand, includes a second piece of equipment that calculates the third end value z _n on the basis of the values z _j and the values σ _i for the i-th to n-th stage on the basis of the following regulation: z _n = z _j - z _t ; With

Aufgrund der Erfindung ist es möglich, die Chipfläche bzw. den Implementierungsaufwand für die z-Iterationsgleichung um ca. 2/3 zu verringern. Dies führt damit zu einer gesamten (Chipflächen-)Einsparung von fast 20%, wobei praktisch kein Geschwindigkeitsverlust auftritt. Der Aufwand verhält sich dann nur noch proportional zu 2,5n².Because of the invention, it is possible to the implementation effort for the z iteration equation decrease about 2/3. This leads to an overall (Chip area) savings of almost 20%, but practically none Loss of speed occurs. The effort behaves then only proportional to 2.5n².

Vorteilhafte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.Advantageous further developments are in the dependent Claims specified.

Der Erfindungsgegenstand wird anhand eines Ausführungsbei­ spiels unter Bezugnahme auf die Zeichnung beschrieben. Es zeigen:The subject of the invention is based on an example game described with reference to the drawing. It demonstrate:

Fig. 1 eine erfindungsgemäße Schaltungsanordnung zur Durchführung des CORDIC-Algorithmus; und Fig. 1 shows a circuit arrangement of the invention for performing the CORDIC-algorithm; and

Fig. 2 eine Stufe eines CORDIC-Arrays bei der Schaltungsanordnung gemäß Fig. 1. FIG. 2 shows a stage of a CORDIC array in the circuit arrangement according to FIG. 1.

Es folgen nun Betrachtungen zur Gleichung (3) für die z- Iteration.Considerations for equation (3) for the z- Iteration.

z_i+1 = z_i-σ_i arctg (2^-i) (3)z _{i + 1} = z _i -σ _i arctg (2 ^-i ) (3)

In der Gleichung (3) wird in der (i+1)-ten Iteration vom Wert z_i die n-Bit breite Konstante arctg (2^-i) subtrahiert bzw. addiert.In equation (3) the n-bit constant arctg (2 ^-i ) is subtracted or added in the (i + 1) th iteration from the value z _i .

Der Erfindung liegt die Erkenntnis zugrunde, daß bei der iterativen Berechnung von z_i nach einer definierten Anzahl von Iterationen die folgenden Additionen/Subtraktionen mit sehr viel geringerem Aufwand substituiert werden können.The invention is based on the finding that, in the iterative calculation of z _i after a defined number of iterations, the following additions / subtractions can be substituted with much less effort.

Die arctg-Funktion kann als Reihenentwicklung mit einem Fehler kleiner gleich 2^-n folgendermaßen dargestellt werden:The arctg function can be represented as a series development with an error less than or equal to 2 ^{-n as} follows:

arctg (2^-i) = 2^-i-(1/3)^-3i + . . . = 2^-i für i < n/3 (4)arctg (2 ^-i ) = 2 ^-i - (1/3) ^-3i +. . . = 2 ^-i for i <n / 3 (4)

Die Gleichung (3) kann daher für i < n/3 geschrieben werden als:Equation (3) can therefore be written for i <n / 3 when:

z_i+1 = z_i-σ_i 2^-i (5)z _{i + 1} = z _i -σ _i 2 ^-i (5)

bzw. mit j als der kleinsten ganzzahligen Zahl größer oder gleich n/3:or with j as the smallest integer greater or equal to n / 3:

Praktisch bedeutet die Gleichung (6), daß der gesuchte End­ wert z_n der Iteration direkt aus z_j durch Addition/Subtrak­ tion von (n-j) einstelligen Binärwörtern berechnet werden kann. Beispielsweise für j = 3, n = 8, σ₃ = 1, σ₄ = -1, σ₅ = -1, σ₆ = 1, σ₇ = -1 giltIn practice, equation (6) means that the desired end value z _{n of} the iteration can be calculated directly from z _j by adding / subtracting (nj) single-digit binary words. For example, for j = 3, n = 8, σ₃ = 1, σ₄ = -1, σ₅ = -1, σ₆ = 1, σ₇ = -1

z₈ = z₃-2^-3 + 2^-4 + 2^-5-2^-6 + 2^-7 z₈ = z₃-2 ^-3 + 2 ^-4 + 2 ^-5 -2 ^-6 + 2 ^-7

Diese (n-j)-einstelligen Binärwörter können in zwei n-stel­ lige Binärwörter zusammengefaßt werden, und zwar die Summan­ den mit positiven Vorzeichen in das eine Datenwort und die Summanden mit den negativen Vorzeichen in das andere.These (n-j) one-digit binary words can be divided into two nths only binary words are summarized, namely the Summan the one with a positive sign in the one data word and the Summands with the negative signs in the other.

Die Umwandlung der (n-j) Additionen der Gleichung (6) in ei­ ne Addition und eine Subtraktion beschreibt der folgende Ausdruck:The conversion of the (n-j) additions of equation (6) into ei The following describes ne addition and subtraction Expression:

mitWith

Angewandt auf das vorhergehende Beispiel ergibt sich:Applied to the previous example:

z₈ = z₃ - 0.0010010₂ + 0.0001101₂z₈ = z₃ - 0.0010010₂ + 0.0001101₂

Also können ca. 2/3 der Iterationen im z-Pfad auf eine Addi­ tion und eine Subtraktion reduziert werden. Für die prakti­ sche Ausführung bei einer Schaltungsanordnung bedeutet dies den Wegfall des z-Pfades nach n/3 Iterationen.So about 2/3 of the iterations in the z path can be on an Addi tion and subtraction can be reduced. For the practical cal execution in a circuit arrangement this means the loss of the z path after n / 3 iterations.

Es ist noch auszuführen, auf welche Weise die σ_i bestimmt werden. Im Falle der Betriebsart VECTORING bleibt es, wie bisher, bei der Herleitung aus den Vorzeichen von y_i. Bei der ROTATION kann jedoch nicht mehr das Vorzeichen der z_i ermittelt werden, weil keine Iteration durchgeführt wird. Man kann dann jedoch das Verfahren der Drehrichtungsvor­ hersage verwenden, wie es in der Dissertation D. Timmermann, "CORDIC Algorithmen, Architekturen und monolithische Realisierungen mit Anwendungen in der Bildverarbeitung", Gesamthochschule Universität Duisburg, 1990, S. 157-162 beschrieben ist. Dabei werden die σ_i direkt aus den Bits von z_j durch eine Umkodierung generiert, wie es im folgenden be­ schrieben wird.It remains to be seen how the σ _{i are} determined. In the VECTORING operating mode, the derivation from the signs of y _i remains as before. However, the sign of the z _i can no longer be determined in the ROTATION because no iteration is carried out. However, one can then use the method of predicting the direction of rotation, as described in the dissertation D. Timmermann, "CORDIC Algorithms, Architectures and Monolithic Realizations with Applications in Image Processing", Gesamthochschule Universität Duisburg, 1990, pp. 157-162. The σ _i are generated directly from the bits of z _j by recoding, as will be described below.

Betrachten wir den Zustand zu Beginn der j-ten Iteration. Der Wert z_j im z-Pfad ist gegeben durch seine binäre Dar­ stellung:Let us consider the state at the beginning of the jth iteration. The value z _j in the z path is given by its binary representation:

Andererseits wird durch den folgenden Iterationsprozeß nach Gleichung (3) der Wert z_j in arctg (2^-i)-Terme zerlegt. Außerdem ist z_n im Modus ROTATION definitionsgemäß kleiner gleich 2^-n, so daß aus Gleichung (6) mit einem Fehler kleiner 2^-n folgt:On the other hand, the following iteration process according to equation (3) divides the value z _j into arctg (2 ^-i ) terms. In addition, by definition, z _n in ROTATION mode is less than or equal to 2 ^-n , so that from equation (6) it follows with an error less than 2 ^-n :

Nach Gleichung (4) ist arctg (2^-i) = 2^-i mit einem Fehler kleiner gleich 2^-n für i < n/3 belastet. Der Vergleich der beiden letzten Gleichungen und der zulässigen Werte für Z_i und σ_i zeigt dann, daß die gesuchten σ_i aus den Bits Z_i von z_j durch eine Umkodierung gewonnen werden können. Diese Um­ kodierung wird mit Hilfe folgender Tabelle vorgenommen:According to equation (4) arctg (2 ^-i ) = 2 ^-i is loaded with an error of less than or equal to 2 ^-n for i <n / 3. The comparison of the last two equations and the permissible values for Z _i and σ _i then shows that the sought σ _{i can be obtained} from the bits Z _i of z _j by recoding. This encoding is carried out using the following table:

Für negative Zahlen z_i sind die σ_i zu invertieren. Das folgende Beispiel verdeutlicht den Konvertierungsvorgang.For negative numbers z _i , invert the σ _i . The following example illustrates the conversion process.

Mit dieser Umkodierung erhält man also alle gesuchten σ_j bis σ_n-1 direkt aus z_j.With this recoding, all of the sought σ _j to σ _{n-1 are obtained} directly from z _j .

Eine Schaltung, die den Erfindungsgegenstand umfaßt, ist in der Fig. 1 schematisch dargestellt. Die großen mit X, Y bzw. Z bezeichneten Blöcke enthalten die Addierer/Subtrahierer für den x- ,y- und z-Pfad. Im z-Pfad werden nur noch n/3 statt wie bisher n Addierer benötigt. Mit U ist ein Umkodie­ rer bezeichnet, der die weiter oben angegebene Umkodie­ rungs-Tabelle implementiert und im Modus ROTATION die σ_i aus den Bits von z_j gewinnt. Im Modus VECTORING werden die σ_i wie üblich aus den Vorzeichen von y_i bestimmt und gemäß Gleichung (7) in zwei Datenwörter zusammengefaßt und dann mit dem Addierer A und dem Subtrahierer S zur Berechnung von z_n genutzt.A circuit comprising the subject of the invention is shown schematically in FIG. 1. The large blocks labeled X, Y and Z contain the adders / subtractors for the x, y and z paths. In the z path, only n / 3 are required instead of n adders as before. U is a recoder that implements the recoding table given above and in the ROTATION mode obtains the σ _i from the bits of z _j . In the VECTORING mode, the σ _{i are determined} as usual from the signs of y _i and, according to equation (7), combined into two data words and then used with the adder A and the subtractor S to calculate z _n .

Bei den vorstehenden Ausführungen wurde teilweise davon aus­ gegangen, daß sogenannte nichtredundante Addierer zur Reali­ sierung der Iterationsgleichungen eingesetzt werden. Im Rah­ men der Erfindung ist es auch möglich, redundante Addierer (Carry-Save (vergleiche R. Künemund, H. Söldner, S. Wohlle­ ben und T. Noll, "CORDIC Processor With Carry-Save Architec­ ture", Proceedings of 16th European Solid-State Circuits Conference, Grenoble, France, S. 193-196, Sept. 1990); Redundant Binary (vergleiche die Veröffentlichung von H. Yoshimura, T. Nakanishi und H. Tamauchi "A 50 MHz CMOS Geometrical Mapping Processor", IEEE Digest of Technical Papers, ISSCC′88, S. 162-163, Febr. 1988 )) einzusetzen. Im Rahmen der Erfindung lassen sich auch Schaltungsanordnungen für die Durchführung des CORDIC-Algorithmus bei anderen Koordinatensystemen ausführen, in denen der CORDIC-Algorithmus anwendbar ist, was gemeinhin mit dem Parameter m angegeben wird. Von der Erfindung werden auch die Fälle für m=0 und m= -1 umfaßt.In the above, this was partially assumed gone that so-called non-redundant adders to Reali the iteration equations can be used. In the frame According to the invention it is also possible to use redundant adders (Carry-Save (compare R. Künemund, H. Söldner, S. Wohlle ben and T. Noll, "CORDIC Processor With Carry-Save Architec ture ", Proceedings of 16th European Solid-State Circuits Conference, Grenoble, France, pp. 193-196, Sept. 1990); Redundant Binary (compare the publication of H. Yoshimura, T. Nakanishi and H. Tamauchi "A 50 MHz CMOS Geometrical Mapping Processor ", IEEE Digest of Technical Papers, ISSCC'88, pp. 162-163, Feb. 1988)). in the Circuit arrangements can also be used within the scope of the invention for performing the CORDIC algorithm on others Execute coordinate systems in which the CORDIC algorithm is applicable, which is commonly associated with the Parameter m is specified. From the invention too includes the cases for m = 0 and m = -1.

Der Addierer A und der Subtrahierer B in der Fig. 1 können zu einem Subtrahierer zusammengefaßt werden, was den Aufwand weiter verringert. Das folgt aus der Tatsache, daß Gleichung (7) auch wie folgt beschrieben werden kann:The adder A and the subtractor B in FIG. 1 can be combined to form a subtractor, which further reduces the outlay. This follows from the fact that equation (7) can also be described as follows:

Der eingeklammerte Term, hier mit z_t bezeichnet, kann ohne Subtraktion berechnet werden, denn es gilt in einer n Bit breiten ZweierkomplementdarstellungThe bracketed term, here designated z _t , can be calculated without subtraction, because it applies in an n-bit two's complement representation

Der Term z_t läßt sich also einfach aus den σ′_i bestimmen.The term z _t can therefore easily be determined from the σ ′ _i .

Claims (6)

1. Schaltungsanordnung zur Durchführung des CORDIC-Algo­ rithmus für die iterative Berechnung der x-, y- und z-Werte bei einer Datenwortbreite von n Bit, mit

• - einer ersten Einrichtung (X) mit n Stufen zur Berech­ nung eines ersten Endwertes x_n mittels folgender, für jede Stufe geltenden Iterationsvorschrift: x_i+1 = x_i-σ_i·2^-i·y_i, für i = 1, . . ., n;
• - einer zweiten Einrichtung (Y) mit n Stufen zur Berech­ nung eines zweiten Endwertes y_n mittels folgender, für jede Stufe geltenden Iterationsvorschrift: y_i+1 = y_i + σ_i 2^-i x_i, für i = 1, . . ., n;und
• - einer dritten Einrichtung (Z) zur Berechnung eines dritten Endwertes z_n mit wenigstens einer Stufe zur Berechnung des Wertes z_i mittels folgender Iterations­ vorschrift: z_i+1 = z_i-σ_i arctg (2^-i);wobei σ_i ε {-1, 1}, die Drehrichtung der Iteration angibt,

1. Circuit arrangement for performing the CORDIC algorithm for the iterative calculation of the x, y and z values with a data word width of n bits, with

• a first device (X) with n stages for calculating a first end value x _n using the following iteration rule, which applies to each stage: x _{i + 1} = x _i -σ _i · 2 ^-i · y _i , for i = 1, . . ., n;
• - A second device (Y) with n stages for calculating a second end value y _n by means of the following iteration rule that applies to each stage: y _{i + 1} = y _i + σ _i 2 ^-i x _i , for i = 1,. . ., n; and
• - a third device (Z) for calculating a third final value z _n with at least one step for calculating the value z _i by means of the following iteration rule: z _{i + 1} = z _i -σ _i arctg (2 ^-i ); where σ _i ε {-1, 1}, which indicates the direction of rotation of the iteration,

dadurch gekennzeichnet, daß die dritte Einrichtung (Z) zur Berechnung des drit­ ten Endwertes z_n

• - einerseits einen ersten Einrichtungsteil mit j Stufen zur Berechnung des dritten Wertes z_j mittels folgender Iterationsvorschrift umfaßt: z_i+1 = z_i-σ_i·arctg (2^-i), für i = 1, . . ., j;wobei j die kleinste ganze Zahl größer oder gleich n/3 ist; und
• - andererseits einen zweiten Einrichtungsteil umfaßt, der den dritten Endwert Zn aufgrund des Wertes z_j und der Werte σ_i für die j-te bis (n-1)-te Stufe aufgrund folgender Vorschrift berechnet: z_n = z_j-A + B;mit

characterized in that the third device (Z) for calculating the third final value z _n

• - On the one hand comprises a first part of the device with j steps for calculating the third value z _j using the following iteration rule: z _{i + 1} = z _i -σ _i · arctg (2 ^-i ), for i = 1,. . ., j; where j is the smallest integer greater than or equal to n / 3; and
• - On the other hand, includes a second device part, which calculates the third end value Zn based on the value z _j and the values σ _i for the jth to (n-1) th stage based on the following rule: z _n = z _j -A + B ;With

2. Schaltungsanordnung zur Durchführung des CORDIC-Algo­ rithmus für die iterative Berechnung der x-, y- und z-Werte bei einer Datenwortbreite von n Bit, mit

• - einer ersten Einrichtung (X) mit n Stufen zur Berech­ nung eines ersten Endwertes x_n mittels folgender, für jede Stufe geltenden Iterationsvorschrift: x_i+1 = x_i-σ_i·2^-i·y_i, für i = 1, . . ., n;
• - einer zweiten Einrichtung (Y) mit n Stufen zur Berech­ nung eines zweiten Endwertes y_n mittels folgender, für jede Stufe geltenden Iterationsvorschrift: y_i+1 = y_j + σ_i 2^-i x_i, für i = 1, . . . , n;und
• - einer dritten Einrichtung (Z) zur Berechnung eines dritten Endwertes z_n mit wenigstens einer Stufe zur Berechnung des Wertes z_i mittels folgender Iterations­ vorschrift: z_i+1 = z_i-σ_i arctg (2^-i);wobei σ_i ε (-1, 1) die Drehrichtung der Iteration angibt,

2. Circuit arrangement for performing the CORDIC algorithm for the iterative calculation of the x, y and z values with a data word width of n bits, with

• a first device (X) with n stages for calculating a first end value x _n using the following iteration rule, which applies to each stage: x _{i + 1} = x _i -σ _i · 2 ^-i · y _i , for i = 1, . . ., n;
• - A second device (Y) with n stages for calculating a second end value y _n using the following iteration rule, which applies to each stage: y _{i + 1} = y _j + σ _i 2 ^-i x _i , for i = 1,. . . , n; and
• - a third device (Z) for calculating a third final value z _n with at least one step for calculating the value z _i by means of the following iteration rule: z _{i + 1} = z _i -σ _i arctg (2 ^-i ); where σ _i ε (-1, 1) indicates the direction of rotation of the iteration,

dadurch gekennzeichnet, daß die dritte Einrichtung (Z) zur Berechnung des drit­ ten Endwertes z_n

• - einerseits einen ersten Einrichtungsteil mit j Stufen zur Berechnung des dritten Wertes z_j mittels folgender Iterationsvorschrift umfaßt: z_i+1 = z_i-σ_i·arctg (2^-i), für i = 1, . . . , 3;wobei j die kleinste ganze Zahl größer oder gleich n/3 ist; und
• - andererseits einen zweiten Einrichtungsteil umfaßt, der den dritten Endwert z_n aufgrund der Werte z_j und der Werte σ_i für die i-te bis n-te Stufe aufgrund folgender Vorschrift berechnet: z_n = z_j - z_t;mit mit

characterized in that the third device (Z) for calculating the third final value z _n

• - On the one hand comprises a first part of the device with j steps for calculating the third value z _j using the following iteration rule: z _{i + 1} = z _i -σ _i · arctg (2 ^-i ), for i = 1,. . . , 3; where j is the smallest integer greater than or equal to n / 3; and
• - On the other hand, includes a second device part, which calculates the third end value z _n on the basis of the values z _j and the values σ _i for the i-th to n-th stage on the basis of the following rule: z _n = z _j - z _t ; With

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die dritte Einrichtung einen dritten Einrichtungs­ teil umfaßt, der in einer Betriebsart VECTORING die Werte σ_i folgendermaßen aufgrund des Vorzeichens der Werte y_i bestimmt: 3. Circuit arrangement according to claim 1 or 2, characterized in that the third device comprises a third device part which, in an operating mode VECTORING, determines the values σ _{i as} follows on the basis of the sign of the values y _i : 4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
daß die dritte Einrichtung einen vierten Einrichtungs­ teil umfaßt, der in einer Betriebsart ROTATION die Werte σ_i aufgrund der folgenden Umkodierungsvorschrift aus den Bits Z_i des Wertes z_j bestimmt: mit Z_i ε {0, 1}; und
daß die dritte Einrichtung die Werte σ_i für negative Werte von z_j invertiert.4. Circuit arrangement according to one of claims 1 to 3, characterized in that
that the third device comprises a fourth device part which, in a ROTATION mode of operation, determines the values σ _i based on the following recoding rule from the bits Z _{i of} the value z _j : With Z _i ε {0, 1}; and
that the third device inverts the values σ _i for negative values of z _j .