DE4031939C2 - - Google Patents

Description

Die Erfindung geht aus von einer Anordnung laut Oberbegriff des Hauptanspruches.The invention is based on an arrangement according to the preamble of the main claim.

Phasengeregelte Oszillatoren, die durch eine zusammen mit der Regelspannung des Phasendetektors seinem Steuereingang zugeführte Voreinstellspannung auf einen vorgegebenen Frequenzwert voreinstellbar sind und bei denen diese Voreinstellspannung durch digitale Einstellwerte erzeugt wird, welche der Steuerspannungs-Frequenz-Kennlinie des Oszillators entsprechen und in einem Speicher abgespeichert sind, sind bekannt (DE 35 39 493, US 45 11 858, DE 38 25 664 und US 49 80 652). Durch Fertigungs­ toleranzen, temperaturbedingte Änderungen der Oszillator­ kennlinie, Alterung oder durch Fehlabgleich kann sich die Steuerspannungs-Frequenz-Kennlinie des Oszillators, die tabellarisch im Festwertspeicher des die Einstellung bewirkenden Mikroprozessors abgespeichert ist, ändern. Durch diese Abweichung der realen Kennlinie von der abgespeicherten idealen Kennlinie wird die Einschwingzeit der Phasenregelschleife erhöht und die Phasenregelschleife kann im Extremfall sogar ausrasten, d. h. außerhalb ihres Fangbereiches gelangen. Dies ist besonders kritisch bei reinen phasensensitiven Phasendetektoren, die also nicht gleichzeitig auch noch frequenzsensitiv sind (Phasende­ tektor Typ 1 und 2 nach Roland Best, Theorie und Anwendung des Phase Locked Loops, 3. Aufl. 1982, S. 15 bis 18), da bei diesen nur phasensensitiven Phasendetektoren aufgrund ihrer Kennlinie ein Ausrasten nicht feststellbar ist. Reine phasensensitive Phasendetektoren sind andererseits aufgrund ihres günstigen Arbeitsfrequenzbereiches und Rauschverhaltens für bestimmte Anwendungsfälle besonders vorteilhaft.Phase-controlled oscillators composed by one with the control voltage of the phase detector its control input supplied presetting voltage to a predetermined Frequency value can be preset and at which this presetting voltage through digital setting values is generated, which of the control voltage-frequency characteristic correspond to the oscillator and in a memory are stored are known (DE 35 39 493, US 45 11 858, DE 38 25 664 and US 49 80 652). By manufacturing tolerances, temperature-related changes in the oscillator characteristic curve, aging or due to mismatch the control voltage-frequency characteristic of the oscillator, the tabular in the read only memory of the setting effecting microprocessor is stored, change. Due to this deviation of the real characteristic from the stored ideal characteristic curve is the settling time the phase locked loop increases and the phase locked loop In extreme cases, it can even snap out. H. outside of her Arrest area. This is particularly critical in pure phase sensitive phase detectors, so not are also frequency sensitive at the same time (phase end  Type 1 and 2 detector according to Roland Best, theory and application des Phase Locked Loops, 3rd ed. 1982, pp. 15 to 18), because with these only phase sensitive phase detectors due to their characteristic, a disengagement cannot be determined is. Pure phase-sensitive phase detectors are on the other hand due to their favorable working frequency range and noise behavior especially for certain applications advantageous.

Bei eienm phasengeregelten Oszillator der eingangs erwähnten Art ist es zur automatischen Kompensation von Nichtlinearität bekannt, im eingeschwungenen Zustand der Regelschleife eine Kompensationsspannung abzuleiten, die ein Maß für die Abweichung der Oszillatorkennlinie von der idealen Form ist und mit dieser Steuerspannung dann den Phasendetektor zu steuern (DE 38 25 664).With a phase-controlled oscillator of the aforementioned Kind of it for automatic compensation of Nonlinearity known, in steady state derive a compensation voltage from the control loop, which is a measure of the deviation of the oscillator characteristic is of the ideal shape and with this control voltage then to control the phase detector (DE 38 25 664).

Bei einer anderen Art von phasengeregeltem Oszillator, bei dem der Oszillator nicht über abgespeicherte Digitalwerte und eine davon abgeleitete Voreinstellspannung auf vorgegebene Frequenzwerte voreinstellbar ist (US 45 93 254) ist es an sich bekannt, während eines Kalibriervorgangs den Oszillator exakt auf die Mittenfrequenz seines Abstimmbereiches einzustellen. Dabei wird ein Fensterkomparator und ein Zähler benutzt, durch den Fensterkomparator wird festgestellt, ob die Regelspannung in einem vorbestimmten Bereich liegt; wenn dies nicht der Fall ist, wird der im Zähler gespeicherte digitale Einstellwert entsprechend verstellt, bis der Oszillator seine Mittenfrequenz erreicht, die durch eine Quarzfrequenz vorgegeben ist.Another type of phase-locked oscillator, where the oscillator does not have stored digital values and a presetting voltage derived therefrom can be preset to predetermined frequency values (US 45 93 254) it is known per se during a calibration process the oscillator exactly to the center frequency adjust its tuning range. In doing so, a Window comparator and a counter used by the Window comparator determines whether the control voltage is in a predetermined range; if not the case is the digital stored in the counter Set value adjusted accordingly until the oscillator reached its center frequency by a quartz frequency is specified.

Es ist Aufgabe der Erfindung, eine Kalibrieranordnung für einen phasengeregelten Oszillator der eingangs erwähnten Art zu schaffen, mit welchem die der Steuerspannungs- Frequenz-Kennlinie des Oszillators entsprechenden digitalen Einstellwerte für die Erzeugung der Vorein­ stellspannung entsprechend korrigierbar sind.It is an object of the invention to provide a calibration arrangement  for a phase-controlled oscillator of the aforementioned To create the way in which the control voltage Frequency characteristic of the oscillator corresponding digital setting values for the generation of presets control voltage can be corrected accordingly.

Diese Aufgabe wird, ausgehend von einer Anordnung laut Oberbegriff des Hauptanspruches, durch die in dessen kennzeichnendem Teil angegebenen Merkmale gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.This task becomes loud based on an arrangement Preamble of the main claim, in the characterizing part specified features solved. Advantageous further developments result itself from the subclaims.

Mit der erfindungsgemäßen Anordnung ist es möglich, vor Betriebsbeginn des Oszillators entsprechend korrigierte Einstellwerte für die Erzeugung der Voreinstellspannung zu ermitteln, im Speicher abzuspeichern und auf diese Weise die Temperaturdrift, Bauteiltoleranzen und andere Einflüsse auf die Steuerspannungs-Frequenz-Kennlinie des Oszillators zu erfassen und zu kompensieren. Damit ist es möglich, vor Betriebsbeginn eine korrigierte Oszillatorkennlinie zu ermitteln und abzuspeichern, so daß im anschließenden Betrieb der Oszillator mit diesen während des vorhergehenden Kalibriervorgangs ermittelten korrigierten Einstellwerten exakt für jeden Frequenzwert jeweils in der Mitte des Fangbereiches des Phasendetektors eingestellt wird. Der Kalibriervorgang erfolgt automatisch bei mehreren vorzugweise gleichmäßig über die Kennlinie verteilten Frequenzwerten; es genügt, die korrigierten Einstellwerte für im Abstand über die Kennlinie verteilten Frequenzwerten zu ermitteln und die Zwischenwerte dann durch Interpolation zu ermitteln. Die erfindungsgemäße Anordnung ermöglicht das sichere Einrasten der Phasenregelschleife unabhängig von Temperaturänderungen, Fer­ tigungs- und Bauteiltoleranzen des Oszillators; der Oszillator kann also ohne Selektion von Abstimmdioden preiswert aufgebaut werden, auch ein manueller Abgleich des Oszillators wird überflüssig. Die Einschwingzeit ist infolge der idealen Arbeitspunkteinstellung minimal, und das Verfahren kann mit geringem zusätzlichen schaltungstechnischen Aufwand durchgeführt werden.With the arrangement according to the invention it is possible to Correction of operation of the oscillator corrected accordingly Setting values for the generation of the presetting voltage to determine, store in memory and on it Way the temperature drift, component tolerances and others Influences on the control voltage-frequency characteristic to detect and compensate for the oscillator. In order to it is possible to make a corrected one before starting operation To determine and save the oscillator characteristic, see above that in the subsequent operation of the oscillator with these determined during the previous calibration process corrected setting values exactly for each frequency value each in the middle of the capture range of the phase detector is set. The calibration process takes place automatically in the case of several, preferably evenly over the characteristic curve distributed frequency values; it suffices the corrected Setting values for distributed over the characteristic curve Determine frequency values and then the intermediate values determined by interpolation. The invention The arrangement allows the phase locked loop to be securely locked into place regardless of temperature changes, Fer  tolerance and component tolerances of the oscillator; the Oscillator can therefore be used without the selection of tuning diodes can be set up inexpensively, including manual adjustment of the oscillator becomes superfluous. The settling time is minimal due to the ideal working point setting, and the method can be implemented with little additional circuitry Effort.

Die Erfindung wird im folgenden anhand schematischer Zeichnungen an einem Ausführungsbeispiel näher erläutert.The invention will now be described more schematically Drawings explained in more detail using an exemplary embodiment.

Fig. 1 zeigt das Prinzipschaltbild eines phasengeregelten Oszillators mit einem spannungsgesteuerten Oszillator 1, der in einer Phasenregelschleife 2 mit einem nur phasen­ sensitiven Phasendetektor 3 arbeitet, dessen Regelspannung über ein Filter 4 dem Steuereingang 5 des spannungs­ gesteuerten Oszillators 1 zugeführt wird. Die Frequenz­ einstellung erfolgt beispielsweise über einen in der Phasenregelschleife 2 angeordneten Frequenzteiler 6. Der phasensensitive Phasendetektor 3 ist beispielsweise ein 4-Quadratanten-Multiplizierer oder er ist als Exklusiv-ODER-Gatter aufgebaut (Typ 1 und 2 nach Best). Der Oszillator 1 wird über eine Voreinstellspannung U_DAC auf einen vorgegebenen Frequenzwert voreingestellt, die der Regelspannung U_reg des Phasendetektors 3 überlagert wird. Diese Voreinstellspannung wird über einen D/A-Wand­ ler 7 erzeugt, und zwar über digitale Einstellwerte DAC, die in einem Mikroprozessor 8 abgespeichert sind. Diese digitalen Einstellwerte DAC sind entsprechend der in Fig. 2 voll ausgezogen dargestellten theoretischen Steuerspannungs-Frequenz-Kennlinie T des Oszillators 1 berechnet und im Festwertspeicher 9 des Mikroprozessors 8 tabellarisch abgespeichert. Infolge Temperaturdrift, Bauteiltoleranzen und dergleichen weicht die tatsächliche Kennlinie jedoch von dieser theoretischen Kennlinie ab, wie dies in Fig. 2 durch die gestrichelte Kennlinie R dargestellt ist. Wenn daher der Oszillator 1 auf den Frequenzwert f_x voreingestellt werden soll und der Mikroprozessor eine der idealen Kennlinie entsprechende Voreinstell­ spannung U_X dem Steuereingang des Oszillators zuführt, wird je nach Größe der Abweichung der tatsächlichen Kenn­ linie vom theoretischen Wert der Oszillator auf eine Frequenz voreingestellt, die möglicherweise sogar außerhalb des Fangbereiches der in Fig. 3 dargestellten Regelkennlinie des Phasendetektors 3 liegt, die Regelschleife also aus­ rastet und der Oszillator also fehleingestellt wird. Fig. 1 shows the principle circuit diagram showing a phase-controlled oscillator having a voltage controlled oscillator 1 operating in a phase locked loop 2 with only a phase sensitive phase detector 3, whose control voltage is supplied to the voltage-controlled oscillator 1 via a filter 4 to the control input 5. The frequency setting takes place, for example, via a frequency divider 6 arranged in the phase-locked loop 2 . The phase-sensitive phase detector 3 is, for example, a 4-square multiplier or it is constructed as an exclusive OR gate (types 1 and 2 according to Best). The oscillator 1 is preset via a preset voltage U _DAC to a predetermined frequency value which is superimposed on the control voltage U _{reg of} the phase detector 3 . This presetting voltage is generated via a D / A converter 7 , specifically via digital setting values DAC, which are stored in a microprocessor 8 . These digital DAC settings are fully extended corresponding to that of Fig. 2 shown theoretical control voltage-frequency characteristic T is calculated of the oscillator 1 and the microprocessor 8 in table stored in the read only memory 9. As a result of temperature drift, component tolerances and the like, however, the actual characteristic curve deviates from this theoretical characteristic curve, as represented by the dashed curve R in FIG. 2. Therefore, if the oscillator 1 is to be preset to the frequency value f _x and the microprocessor supplies a preset voltage U _X corresponding to the ideal characteristic to the control input of the oscillator, the oscillator is preset to a frequency depending on the size of the deviation of the actual characteristic from the theoretical value that may be even outside the capture range of the control characteristic of the phase detector 3 shown in Fig. 3, that engages the control loop, and the oscillator is so misadjusted.

Um diesen Nachteil zu vermeiden, ist gemäß der Erfindung am Ausgang des Filters 4 ein zusätzlicher Spannungskom­ parator 10, beispielsweise ein üblicher Fensterkomparator angeordnet, in welchem die Regelspannung U_reg des Phasen­ detektors 3 mit vorgegebenen Spannungsgrenzwerten +U und -U verglichen wird. Die Ausgangsinformation des Spannungskomparators 10 wird dem Mikroprozessor 8 zuge­ führt, und es werden dort dann entsprechend korrigierte Einstellwerte errechnet und in einem flüchtigen Schreib/Lese-Speicher 11 als Korrekturwerte abgespeichert, die in einem vorhergehenden Kalibriervorgang wie folgt ermittelt werden.In order to avoid this disadvantage, according to the invention, an additional voltage comparator 10 , for example a conventional window comparator, is arranged at the output of the filter 4 , in which the control voltage U _{reg of} the phase detector 3 is compared with predetermined voltage limit values + U and -U. The output information of the voltage comparator 10 is supplied to the microprocessor 8 , and correspondingly corrected setting values are then calculated there and stored in a volatile read / write memory 11 as correction values which are determined in a previous calibration process as follows.

Die Vergleichsspannungswerte +U und -U im Spannungskom­ parator 10 werden so gewählt, daß sie jeweils den Fang­ bereichsgrenzen der Regelkennlinie des Phasendetektors 3 gemäß Fig. 3 entsprechen (in der Praxis werden diese Grenzwerte vorzugsweise etwas geringer gewählt, um Tole­ ranzwerte der Kennlinie auszugleichen). Beim Einschalten des Oszillators wird vor Betriebsbeginn zunächst der gesamte Frequenzbereich schrittweise abgefragt, d. h. es wird, beginnend mit dem Einstellwert DAC I, welcher der unteren Frequenzgrenze des Oszillators 1 entspricht, der Oszillator 1 auf diesen sich aus der abgespeicherten Steuerspannungs-Frequenz-Kennlinie entsprechenden Wert voreingestellt. Wenn dieser Startwert innerhalb des Fang­ bereiches F des Phasendetektors 3 liegt, wird nach schrittweiser Erhöhung des vom Mikroprozessor zugeführten Einstellwertes DAC spätestens nach einer endlichen Anzahl von Schritten die obere Fangbereichsgrenze, bestimmt durch den Grenzwert -U, erreicht. Dies wird durch den Spannungs­ komparator 10 festgestellt. Nach Fig. 3 liefert der Kom­ parator 10 an seinen Ausgängen a und b für Regelspan­ nungswerte, die innerhalb des Fangbereiches F liegen, die logischen Signale 0, bei Erreichen der oberen Fang­ bereichsgrenze -U am logischen Ausgang a 1 und am lo­ gischen Ausgang b 0. Daraus erkennt der Mikroprozessor 8, daß die obere Fangbereichsgrenze erreicht ist. An­ schließend wird, gesteuert durch den Mikroprozessor 8, der Einstellwert DAC schrittweise erniedrigt, bis die untere Fangbereichsgrenze, bestimmt durch +U, erreicht ist, was durch den Komparator 10 durch den logischen Zustand 0 am Ausgang a und 1 am Ausgang b angezeigt wird. Aus diesen so ermittelten Einstellwerten DAC 1 und DAC 2 der Fangbereichsgrenzen wird dann durch Mittelwertbil­ dung der ideale Einstellwert DAC_ideal im Mikroprozessor 8 berechnet und als korrigierter Einstellwert DAC I_ideal abgespeichert. Auf diese Weise werden nacheinander für mehrere Einstellwerte DAC I, DAC II, DAC III usw. korri­ gierte Einstellwerte für die gesamte Kennlinie errechnet, wobei im Speicher 11 entweder unmittelbar diese korri­ gierten Einstellwerte als neue Einstellwerte abgespeichert werden oder vorzugsweise nur die Differenzen Δ zwischen dem theoretischen Einstellwert beispielweise DAC I und dem durch Kalibrieren ermittelten idealen Einstellwert DAC I_ideal. Alle zwischen diesen Kalibrierwerten liegenden Einstellwerte der Kennlinie können dann durch Interpola­ tion ermittelt und abgespeichert werden, so daß schließ­ lich nach Abschluß des Kalibriervorgangs für die gesamte momentane Kennlinie richtige Einstellwerte vorliegen, die exakt in der Mitte des Fangbereiches des Phasendetek­ tors 3 liegen. In dem Beispiel der Mittelwertbildung wurde vorausgesetzt, daß die Regelkennlinie gemäß Fig. 3 im Fangbereich symmetrisch und linear ist, wenn dies nicht der Fall ist, muß die Berechnung des Idealwertes aus den Fangbereichsgrenzen entsprechend abgewandelt werden.The comparison voltage values + U and -U in the voltage comparator 10 are chosen so that they each correspond to the capture range limits of the control characteristic of the phase detector 3 according to FIG. 3 (in practice these limit values are preferably chosen to be somewhat lower in order to compensate for tolerance values of the characteristic) . When the oscillator is switched on, the entire frequency range is first queried step by step before the start of operation, i.e., starting with the setting value DAC I, which corresponds to the lower frequency limit of the oscillator 1 , the oscillator 1 is adjusted to this value from the stored control voltage-frequency characteristic preset. If this start value lies within the catch range F of the phase detector 3 , the upper catch range limit, determined by the limit value -U, is reached after a gradual increase in the setting value DAC supplied by the microprocessor, at the latest after a finite number of steps. This is determined by the voltage comparator 10 . According to Fig. 3, the comparator 10 supplies at its outputs a and b for control voltage values which lie within the capture range F, the logic signals 0, when the upper capture range limit -U is reached at the logic output a 1 and at the logic output b From this, the microprocessor 8 recognizes that the upper limit of the capture range has been reached. At closing, controlled by the microprocessor 8 , the setting value DAC is gradually reduced until the lower capture range limit, determined by + U, is reached, which is indicated by the comparator 10 by the logic state 0 at output a and 1 at output b. From these setting values DAC 1 and DAC 2 of the capture range limits determined in this way, the ideal setting value DAC is then _ideally calculated in the microprocessor 8 by means of averaging and is _ideally stored as a corrected setting value DAC I. In this way, corrected setting values for the entire characteristic curve are calculated one after the other for several setting values DAC I, DAC II, DAC III, wherein either these corrected setting values are stored directly in the memory 11 as new setting values or preferably only the differences Δ between the theoretical setting, for example, DAC I and the set value by means of calibration determined ideal DAC I _ideal. All the values of the characteristic curve lying between these calibration values can then be determined and stored by interpolation, so that, after the calibration process has ended, correct setting values are present for the entire instantaneous characteristic curve, which lie exactly in the middle of the capture range of the phase detector 3 . In the example of averaging, it was assumed that the control characteristic according to FIG. 3 is symmetrical and linear in the capture range, if this is not the case, the calculation of the ideal value from the capture range limits must be modified accordingly.

Wenn beim Start des Kalibriervorgangs der Startwert DAC I′ außerhalb des Fangbereichs F beispielsweise unterhalb der unteren Fangbereichsgrenze DAC 2 liegt, wird der Einstellwert schrittweise so lange erhöht, bis der Maxi­ malwert +U und damit die untere Fangbereichsgrenze gefun­ den ist; die obere Fangbereichsgrenze bestimmt durch -U wird dann wie beschrieben durch weiteres Erhöhen dieses Einstellwertes gefunden. Liegt der Startwert DAC I′′ jedoch oberhalb der oberen Fangbereichsgrenze, so kann durch das automatische schrittweise Erhöhen des Einstellwertes in einer endlichen Anzahl von Schritten weder das Maximum noch das Minimum gefunden werden; über den Mikroprozessor wird daher dann die Suche nach den Fangbereichsgrenzen durch schrittweises Erniedrigen des Einstellwertes fort­ gesetzt, bis die obere Fangbereichsgrenze -U gefunden ist, wobei durch weiteres Erniedrigen des Einstellwertes dann auch die untere Fangbereichsgrenze +U gefunden wird.If at the start of the calibration process the start value DAC I ′ outside the capture range F, for example below of the lower capture range limit DAC 2, the The setting value is gradually increased until the Maxi malwert + U and thus the lower catch range limit found that is; the upper limit of the catch range is determined by -U will then proceed as described by further increasing this Setting value found. However, the starting value is DAC I '' above the upper limit of the catch range the automatic incremental increase of the set value in a finite number of steps neither the maximum the minimum can still be found; via the microprocessor  will therefore be the search for the catch area limits by gradually lowering the setting value set until the upper capture range limit -U is found is, by further lowering the setting value then the lower capture range limit + U is found.

Der für das erfindungsgemäße Verfahren vorgesehene Span­ nungskomparator 10 kann auch zusätzlich noch zu einer Korrektur des Einstellwertes während des Betriebes aus­ genutzt werden. Nach jeder Einstellung einer neuen Fre­ quenz am Oszillator 1 während des Betriebes bleibt meist noch Zeit genug für folgenden Korrekturvorgang:The voltage comparator 10 provided for the method according to the invention can also additionally be used to correct the set value during operation. Every time a new frequency is set on oscillator 1 during operation, there is usually still enough time for the following correction process:

Zunächst wird gewartet, bis die Phasenregelschleife auf den nach dem obigen Verfahren bestimmten korrigierten Einstellwert eingeschwungen ist. Über den Spannungskom­ parator wird dann überprüft, ob die Regelspannung den oberen oder unteren Grenzwert +U oder -U erreicht oder diese Grenzwerte bereits überschritten hat, was bei­ spielsweise durch eine große Temperaturdrift trotz des eingangs beschriebenen Kalibrierverfahrens passieren kann. Wird eine Überschreitung mittels des Komparators 10 festgestellt, wird der Einstellwert DAC um einen kleinen Quantisierungsschritt verkleinert bzw. vergrößert, um der Regelspannung des Phasendetektors entsprechend entgegenzuwirken. Dadurch entsteht nochmals ein Ein­ schwingvorgang der Phasenregelschleife, der aber aufgrund der nur kleinen Korrektur sehr schnell beendet ist. Auf diese Weise können auch während des Betriebes Feinkorrek­ turen durchgeführt werden.The first step is to wait until the phase-locked loop has settled to the corrected setting value determined using the above method. The voltage comparator is then used to check whether the control voltage has reached the upper or lower limit value + U or -U or has already exceeded these limit values, which can happen, for example, due to a large temperature drift despite the calibration method described at the beginning. If an excess is determined by means of the comparator 10 , the setting value DAC is reduced or increased by a small quantization step in order to counteract the control voltage of the phase detector accordingly. This results in an oscillation of the phase-locked loop, which is ended very quickly due to the small correction. In this way, fine corrections can also be carried out during operation.

Das eingangs geschilderte erfindungsgemäße Kalibrierver­ fahren zur Ermittlung der korrigierten Einstellwerte kann nicht nur vor dem Beginn des eigentlichen Oszilla­ torbetriebes durchgeführt werden, sondern in Fällen, in denen genügend Zeit für die Oszillatoreinstellung besteht, auch während des eigentlichen Oszillatorbe­ triebes, indem für jede neue Frequenzeinstellung nach dem erfindungsgemäßen Verfahren der ideale Einstellwert DAC_ideal durch Bestimmung der Fachbereichsgrenzen errech­ net wird und auf diesen Wert dann der Oszillator einge­ stellt wird.The initially described calibration method according to the invention for determining the corrected setting values can be carried out not only before the start of the actual oscillator operation, but in cases where there is sufficient time for the oscillator setting, even during the actual oscillator operation, by for each new frequency setting the method according to the invention, the ideal setting value DAC is _ideally calculated by determining the departmental boundaries and the oscillator is then set to this value.

Claims (3)

1. Anordnung zum Kalibrieren der Steuerungs-Frequenz- Kennlinie eines phasengeregelten Oszillators, der durch eine zusammen mit der Regelspannung des Phasendetektors seinem Steuereingang zugeführte Vor­ einstellspannung auf einen vorgegebenen Frequenzwert voreinstellbar ist, wobei diese Voreinstellspannung durch digitale Einstellwerte erzeugt wird, welche der Steuerspannungs-Frequenz-Kennlinie des Oszillators entsprechen und in einem Speicher abgespeichert sind, dadurch gekennzeichnet, daß für mehrere Frequenzwerte die entsprechenden Einstellwerte aus dem Speicher ausgelesen und die zugehörigen Voreinstellspannungen dem Oszillator zugeführt werden und durch Erhöhen oder Erniedrigen des jeweiligen Einstellwertes mittels eines Spannungskomparators, dem eingangsseitig die Regelspannung des Phasendetektors zugeführt wird und der ausgangsseitig mit einem Rechner verbunden ist, die den Fangbereichsgrenzen des Phasen­ detektors entsprechenden Einstellwerte ermittelt und daraus im Rechner korrigierte Einstellwerte errechnet werden.1. Arrangement for calibrating the control frequency characteristic of a phase-controlled oscillator, which can be preset to a predetermined frequency value by means of a control voltage supplied to its control input together with the control voltage of the phase detector, this preset voltage being generated by digital setting values which correspond to the control voltage frequency -Characteristic curve of the oscillator and are stored in a memory, characterized in that the corresponding setting values are read out from the memory for several frequency values and the associated presetting voltages are supplied to the oscillator and by increasing or decreasing the respective setting value using a voltage comparator, the control voltage on the input side is fed to the phase detector and is connected on the output side to a computer which determines the setting values corresponding to the capture range limits of the phase detector and calculates them therefrom r corrected setting values can be calculated. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß, beginnend mit dem sich aus der Steuerspannungs-Frequenz-Kennlinie ergebenden Einstellwert, dieser schrittweise erhöht wird, bis das Minimum der Regelspannung des Phasendetektors, welcher der oberen Fangbereichsgrenze entspricht, erreicht ist, dann der Einstellwert schrittweise erniedrigt wird, bis das Maximum der Regelspannung des Phasendetektors, welcher der unteren Fangbereichsgrenze entspricht, erreicht ist, und aus diesen den Fangbereichsgrenzen entsprechenden Einstellwerten dann der Mittelwert errechnet wird, der als korrigierter Einstellwert gespeichert und während des Betriebes zum Voreinstellen des Oszillators benutzt wird.2. Arrangement according to claim 1, characterized in that, starting with that of the control voltage-frequency characteristic curve Setting value, which is increased gradually until  the minimum of the control voltage of the phase detector, which corresponds to the upper limit of the catch range, is reached, then the set value is increased step by step is decreased until the maximum of the control voltage of the phase detector, which is the lower limit of the capture range corresponds, is reached, and from these the Corresponding setting values then the mean is calculated, which is corrected Setting value saved and during the Operation used to preset the oscillator becomes. 3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Differenz zwischen korrigierten Einstellwerten und den der Steuerspannungs- Frequenz-Kennlinie des Oszillators entsprechenden abgespeicherten Einstellwerten als Korrekturwert gespeichert wird und bei der Frequenzeinstellung die Summe dieser Werte die Voreinstellspannung des Oszillators bestimmt.3. Arrangement according to claim 1 or 2, characterized in that that the difference between corrected setting values and those of the control voltage Frequency characteristic of the oscillator corresponding stored setting values as correction value is saved and when setting the frequency the The sum of these values is the preset voltage of the oscillator certainly.