DE3932103C2 - Schaltungsanordnung für Cache-Speicher - Google Patents
Schaltungsanordnung für Cache-SpeicherInfo
- Publication number
- DE3932103C2 DE3932103C2 DE3932103A DE3932103A DE3932103C2 DE 3932103 C2 DE3932103 C2 DE 3932103C2 DE 3932103 A DE3932103 A DE 3932103A DE 3932103 A DE3932103 A DE 3932103A DE 3932103 C2 DE3932103 C2 DE 3932103C2
- Authority
- DE
- Germany
- Prior art keywords
- circuit arrangement
- arrangement according
- predetermined
- memory
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
Die vorliegende Erfindung betrifft eine Schaltungsanordnung für
Cache-Speicher.
Herkömmliche Cache-Speicher sind als statische Speicher reali
siert. Bekanntlich haben statische Speicher den Nachteil, daß
sie je Speicherzelle einen relativ großen Aufwand, z. B. sechs
Transistoren, benötigen. In vielen Anwendungsfällen kann dieser
große Flächenbedarf zu Einschränkungen beim Konzipieren von
Geräten führen. Dynamische Speicher, deren Flächenbedarf je
Speicherzelle bekanntlich wesentlich geringer ist, haben den
Nachteil, daß die gespeicherte Information nur zerstörend aus
gelesen werden kann und demzufolge wieder eingeschrieben werden
muß bzw. die gespeicherte Information bei Nichtauslesen
flüchtig ist.
Für bestimmte Anwendungsfälle ist es wegen des relativ großen
Flächenbedarfs statischer Speicher bzw. wegen der aufgrund des
großen Flächenbedarfs bei Vorgabe einer maximalen Gesamtfläche
nur geringen Speicherkapazität erstrebenswert, einen Cache-
Speicher mit verhältnismäßig großer Speicherkapazität unter
Verwendung eines dynamischen Speichers und unter Umgehung der
Nachteile der flüchtigen Speicherung eines dynamischen
Speichers zu realisieren.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine
Schaltungsanordnung für Cache-Speicher anzugeben, die auf
einfache Art und Weise die Verwendung eines dynamischen
Speichers als Cache-Speicher unter Vermeidung sich ergebender
Probleme durch die flüchtige Speicherung von Information
gestattet.
Zur Lösung der Aufgabe wird eine Schaltungsanordnung für Cache-
Speicher vorgeschlagen, die erfindungsgemäß dadurch gekenn
zeichnet ist, daß als Cache-Speicher ein dynamischer Speicher
vorgesehen ist, in welchem Cache-Speicher gleichzeitig mit dem
Einschreiben der Bits einer Nutzinformation zumindest ein
Gültigkeits-Bit (Valid-Bit) gesetzt wird, und daß das Abklin
gen des zumindest einen erforderlichen Gültigkeits-Bits der
art kontrolliert erfolgt, daß es rückgesetzt ist, bevor sich
die Nutzinformation durch Abklingen verfälschen kann.
Vorteilhafte Weiterbildungen der Erfindung sind durch die in
den Unteransprüchen angegebenen Merkmale gekennzeichnet.
Der Erfindung liegt die Erkenntnis zugrunde, daß im Betrieb
eines Cache-Speichers in aller Regel die in einem Cache-
Speicher gespeicherte Information jeweils nur über einen be
schränkten Zeitraum hinweg, beispielsweise über eine be
schränkte Anzahl von Programmbefehlen hinweg, benötigt wird und
dann durch Information anderen Inhalts ersetzt wird, so daß die
jeweilige Nutzinformation nicht zwangsläufig vor deren Ab
klingen durch eine aufwendige Logik aufgefrischt werden muß
und daß lediglich sichergestellt sein muß, daß die im Cache-
Speicher enthaltene Nutzinformation unverfälscht in diesem
Zeitraum zur Verfügung steht.
Im folgenden wird die Erfindung anhand mehrerer Figuren im
einzelnen beschrieben.
Fig. 1 zeigt ein Blockschaltbild einer allgemeinen
Rechnerarchitektur eines modernen Mikroprozessors nach dem
Stand der Technik.
Fig. 2 zeigt ein Blockschaltbild der Organisation eines markt
üblichen dynamischen RAM′s.
Fig. 3 zeigt ein Blockschaltbild der Organisation eines dyna
mischen On-Chip-RAM′s, wie sie erfindungsgemäß als Cache-
Speicher Verwendung finden kann.
Fig. 4 zeigt eine erfindungsgemäße Ausgestaltung einer
Speicherzelle für ein Valid-Bit (Gültigkeits-Bit), die nach
ihrem Setzen beim Abklingen des gesetzten Bits den Zustand
logisch "0" einnimmt.
Fig. 5 zeigt entsprechend Fig. 4 eine Speicherzelle, die beim
Abklingen des Bits den Zustand logisch "1" einnimmt.
Wie bereits erläutert, zeigt Fig. 1 das Blockschaltbild einer
Rechnerarchitektur eines modernen Mikroprozessors nach dem
Stand der Technik, bei der auf dem CPU-Chip neben der eigent
lichen CPU ein lokaler Speicher und ein Cache-Speicher ange
ordnet ist. Es ist offensichtlich, daß bei Verwendung eines
Cache-Speichers in dieser Rechnerarchitektur, der als stati
scher Speicher mit dem notwendigen hohen Flächenbedarf reali
siert ist, auf dem CPU-Chip nur ein Cache-Speicher mit relativ
geringer Speicherkapazität untergebracht werden kann.
Fig. 2 zeigt, wie bereits erläutert, die Organisation eines
marktüblichen dynamischen RAM′s. Diese Organisation sieht vor,
daß Spalten- und Reihen-Adreßinformationsteile aus Gründen der
Beschränkung der Anzahl der Anschluß-Stifte (pins) sequentiell
zuzuführen sind, was zum einen einen erhöhten Zeitbedarf beim
Adressierungsvorgang und zum anderen einen erhöhten Schal
tungsaufwand innerhalb des RAM-Chips erforderlich macht.
Fig. 3 zeigt, wie bereits erläutert, die Organisation eines
dynamischen On-Chips-RAM′s, wie er erfindungsgemäß als Cache-
Speicher, z. B. zusammen mit der CPU auf einem Chip integriert,
Anwendung finden kann. Wie ersichtlich, ergeben sich die zu
vor genannten Probleme, die durch die Beschränkung der Anzahl
der Anschluß-Stifte bei dynamischen RAM′s ergeben, die nicht
On-Chip realisiert sind, in dieser Organisation nicht. Durch
Fortfall eines erhöhten Zeitbedarfs beim Adressierungsvorgang
und durch Fortfall eines erhöhten Schaltungsaufwandes auf dem
Chip ergibt sich für einen Cache-Speicher gemäß der vorliegen
den Erfindung zusätzlich zu dem vorteilhaft geringen Flächen
bedarf eines dynamischen Speichers ein weiterer Vorteil
gegenüber dem Stand der Technik.
Erfindungsgemäß ist vorgesehen, daß als Cache-Speicher ein
dynamischer Speicher verwendet ist, in welchem Cache-Speicher
gleichzeitig mit dem Einschreiben der Bits einer Nutzinfor
mation zumindest ein Valid-Bit (Gültigkeits-Bit) gesetzt wird,
und daß das Abklingen des zumindest einen erforderlichen
Gültigkeits-Bits derart kontrolliert erfolgt, daß es rückge
setzt ist, bevor sich die Nutzinformation durch Abklingen
verfälschen kann. Durch diese Maßnahmen ist sichergestellt, daß
sich die Nutzinformation während eines betreffenden Zeitraums
ohne Notwendigkeit einer Auffrischung derselben nicht ver
fälschen kann. In aller Regel ist die Zeit, über die hinweg
die Nutzinformation durch das Gültigkeits-Bit als gültig
bereitgestellt wird, ausreichend. Nur in seltenen Anwendungs
fällen oder in seltenen Programmkonfigurationen kann es er
forderlich sein, ein und dieselbe Nutzinformation mehrmals
in den Cache-Speicher neu einzuschreiben.
Erfindungsgemäß ist des weiteren vorgesehen, daß mit
Einschreiben der Nutzinformation das Gültigkeits-Bit in einen
vorbestimmten Zustand gesetzt wird, den es nach einer vorbe
stimmten maximalen Abklingzeit in den komplementären Zustand
ändert. Dabei kann vorgesehen sein, daß das Gültigkeits-Bit auf
logisch "1" gesetzt wird. Es kann jedoch auch je nach Anwen
dungsfall vorteilhaft sein, daß das Gültigkeits-Bit auf logisch
"0" gesetzt wird.
Der dynamische Speicher, der als Cache-Speicher gemäß der
Erfindung verwendet wird, ist vorzugsweise als Halbleiter-
Speicher ausgebildet, bei dem die Informationsspeicherung
kapazitiv erfolgt.
Die Zustandsänderung des Gültigkeits-Bits erfolgt vorzugsweise
durch eine vorbestimmte Entladung des betreffenden Speicher
zellenkondensators. Diese vorbestimmte Entladung kann bei
spielsweise über einen Widerstand erfolgen. Dieser Wider
stand kann ein parasitärer Widerstand sein. Die vorbestimmte
Entladung des Speicherzellenkondensators kann jedoch auch in
geeigneter Weise durch Dimensionierung der Kapazität des
selben bewirkt werden. Außerdem kann die vorbestimmte Ent
ladung über einen als Diode geschalteten Feldeffekt-Transistor
erfolgen. Andererseits ist erfindungsgemäß auch vorgesehen, die
Zustandsänderung des Gültigkeits-Bits durch eine vorbestimmte
Aufladung des Speicherzellenkondensators vorzunehmen. Die vor
bestimmte Aufladung kann über einen Widerstand erfolgen. Sie
kann jedoch auch durch einen als Diode geschalteten Feld
effekt-Transistor erfolgen. Schließlich ist auch vorgesehen,
daß die vorbestimmte Aufladung durch einen parasitären Wider
stand erfolgen kann.
Gemäß einer Weiterbildung der Erfindung ist vorgesehen, daß der
Cache-Speicher in n Speicherbereiche unterteilt ist, denen je
weils zumindest ein Gültigkeits-Bit zugeordnet ist.
Schließlich ist vorgesehen, daß die erfindungsgemäße
Schaltungsanordnung auf einem einzigen Chip realisiert ist und
daß ggf. weitere derartige und/oder andere Schaltungsanordnun
gen gemeinsam mit der Schaltungsanordnung auf diesem Chip
realisiert sind.
Wie bereits erläutert, zeigen die Fig. 4 und 5 Ausführungs
beispiele für Speicherzellen, die beim Abklingen auf logisch
"0" bzw. logisch "1" gesetzt werden. Die hierfür notwendige und
in den Fig. 4 und 5 gezeigten Schaltungseinzelheiten sind
dem Fachmann an sich bekannt.
Claims (16)
1. Schaltungsanordnung für Cache-Speicher,
dadurch gekennzeichnet,
- - daß als Cache-Speicher ein dynamischer Speicher vorgesehen ist, in welchem Cache-Speicher gleichzeitig mit dem Ein schreiben der Bits einer Nutzinformation zumindest ein Gültigkeits-Bit gesetzt wird, und
- - daß das Abklingen des zumindest einen erforderlichen Gültigkeits-Bits derart kontrolliert erfolgt, daß es rückgesetzt ist, bevor sich die Nutzinformation durch Abklingen verfälschen kann.
2. Schaltungsanordnung nach Anspruch 1, dadurch
gekennzeichnet, daß mit Einschreiben der
Nutzinformation das Gültigkeits-Bit in einen vorbestimmten
Zustand gesetzt wird, den es nach einer vorbestimmten
maximalen Abklingzeit in den komplementären Zustand ändert.
3. Schaltungsanordnung nach Anspruch 2, dadurch
gekennzeichnet, daß das Gültigkeits-Bit auf
logisch "1" gesetzt wird.
4. Schaltungsanordnung nach Anspruch 2, dadurch
gekennzeichnet, daß das Gültigkeits-Bit auf
logisch "0" gesetzt wird.
5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß der
dynamische Speicher ein Halbleiterspeicher ist, bei dem die
Informationsspeicherung kapazitiv erfolgt.
6. Schaltungsanordnung nach Anspruch 5, dadurch
gekennzeichnet, daß die Zustandsänderung des
Gültigkeits-Bits durch eine vorbestimmte Entladung des
betreffenden Speicherzellenkondensators erfolgt.
7. Schaltungsanordnung nach Anspruch 6, dadurch
gekennzeichnet, daß die vorbestimmte Ent
ladung des Speicherzellenkondensators über einen Wider
stand erfolgt.
8. Schaltungsanordnung nach Anspruch 7, dadurch
gekennzeichnet, daß der Widerstand ein
parasitärer Widerstand ist.
9. Schaltungsanordnung nach Anspruch 6, dadurch
gekennzeichnet, daß die vorbestimmte Entladung
des Speicherzellenkondensators durch Dimensionierung der
Kapazität desselben bewirkt wird.
10. Schaltungsanordnung nach Anspruch 6, dadurch
gekennzeichnet, daß die vorbestimmte Ent
ladung über einen als Diode geschalteten Feldeffekttransistor
erfolgt.
11. Schaltungsanordnung nach Anspruch 5, dadurch
gekennzeichnet, daß die Zustandsänderung des
Gültigkeits-Bits durch eine vorbestimmte Aufladung des
Speicherzellenkondensators erfolgt.
12. Schaltungsanordnung nach Anspruch 11, dadurch
gekennzeichnet, daß die vorbestimmte Auf
ladung über einen Widerstand erfolgt.
13. Schaltungsanordnung nach Anspruch 11, dadurch
gekennzeichnet, daß die vorbestimmte Auf
ladung durch einen als Diode geschalteten Feldeffekt
transistor erfolgt.
14. Schaltungsanordnung nach Anspruch 11, dadurch
gekennzeichnet, daß die vorbestimmte Auf
ladung durch einen parasitären Widerstand erfolgt.
15. Schaltungsanordnung nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß der Cache-
Speicher in n Speicherbereiche unterteilt ist, denen jeweils
zumindest ein Gültigkeitsbit zugeordnet ist.
16. Schaltungsanordnung nach einem der Ansprüche 5 bis 15,
dadurch gekennzeichnet, daß die
Schaltungsanordnung auf einem einzigen Chip realisiert ist und
daß gegebenenfalls weitere derartige und/oder andere
Schaltungsanordnungen gemeinsam mit der Schaltungsanordnung auf
diesem Chip realisiert sind.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3932103A DE3932103C2 (de) | 1989-09-26 | 1989-09-26 | Schaltungsanordnung für Cache-Speicher |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3932103A DE3932103C2 (de) | 1989-09-26 | 1989-09-26 | Schaltungsanordnung für Cache-Speicher |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3932103A1 DE3932103A1 (de) | 1991-04-04 |
DE3932103C2 true DE3932103C2 (de) | 1998-01-15 |
Family
ID=6390217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3932103A Expired - Fee Related DE3932103C2 (de) | 1989-09-26 | 1989-09-26 | Schaltungsanordnung für Cache-Speicher |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3932103C2 (de) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3724317A1 (de) * | 1986-07-24 | 1988-01-28 | Sun Microsystems Inc | Speicherzugriffssystem |
-
1989
- 1989-09-26 DE DE3932103A patent/DE3932103C2/de not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3724317A1 (de) * | 1986-07-24 | 1988-01-28 | Sun Microsystems Inc | Speicherzugriffssystem |
Also Published As
Publication number | Publication date |
---|---|
DE3932103A1 (de) | 1991-04-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3588042T2 (de) | Dynamischer Halbleiterspeicher mit einer statischen Datenspeicherzelle. | |
DE19530100C2 (de) | Integrierte Dram-Schaltung mit Reihenkopierschaltung und Verfahren | |
DE3618163C2 (de) | Speichermanagementanordnung für ein Mikroprozessorsystem | |
DE2803989C2 (de) | Digitaldatenspeicher mit wahlfreiem Zugriff | |
DE69221218T2 (de) | Halbleiterspeicher | |
DE3639169C2 (de) | ||
DE3909896A1 (de) | Vorrichtung und verfahren fuer den zugriff zu in einem seitenspeicher gespeicherten daten | |
DE69517888T2 (de) | Auffrischungsverfahren und -schaltungen für Doppelbankspeicher | |
DE112004001704B4 (de) | Verfahren zum Auffrischen eines Speichers und integrierter Schaltkreis, der einen auffrischbaren Speicher enthält | |
DE10345383A1 (de) | Bankadreßabbildung gemäß einer Bankhaltezeit bei dynamischen Direktzugriffsspeichern | |
EP1204120B1 (de) | Magnetoresistiver Speicher und Verfahren zu seinem Auslesen | |
DE69113384T2 (de) | Linearisierung von physisch isolierten Speicherfragmenten. | |
DE1901806A1 (de) | Schaltungsanordnung zur Kompensation schadhafter Speicherzellen in Datenspeichern | |
DE102019120360A1 (de) | Speichervorrichtung mit selektiver vorladung | |
DE3038641C2 (de) | Halbleiter-Speicherschaltung | |
DE4218686A1 (de) | Statischer direktzugriffsspeicher | |
DE10337284A1 (de) | Integrierter Speicher mit einer Schaltung zum Funktionstest des integrierten Speichers sowie Verfahren zum Betrieb des integrierten Speichers | |
DE69218053T2 (de) | Speicherkarte zur Zählung von Daten und Lesevorrichtung | |
EP0933708A2 (de) | Integrieter Speicher mit Fehlerkorrekturdaten in einer Betriebsart | |
EP0991079A2 (de) | Integrierter Speicher | |
DE2431079C3 (de) | Dynamischer Halbleiterspeicher mit Zwei-Transistor-Speicherelementen | |
DE4212841A1 (de) | Halbleiterspeichervorrichtung zum durchfuehren einer refresh-operation beim lesen oder schreiben | |
DE3932103C2 (de) | Schaltungsanordnung für Cache-Speicher | |
DE1574502A1 (de) | Assoziativspeicher | |
DE69320229T2 (de) | DRAM mit geringem Leistungsverbrauch |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |