DE3926165A1 - Sender- und empfaengeranordnung als schnittstelle zu einem mikroprozessor - Google Patents
Sender- und empfaengeranordnung als schnittstelle zu einem mikroprozessorInfo
- Publication number
- DE3926165A1 DE3926165A1 DE19893926165 DE3926165A DE3926165A1 DE 3926165 A1 DE3926165 A1 DE 3926165A1 DE 19893926165 DE19893926165 DE 19893926165 DE 3926165 A DE3926165 A DE 3926165A DE 3926165 A1 DE3926165 A1 DE 3926165A1
- Authority
- DE
- Germany
- Prior art keywords
- microprocessor
- transmitter
- receiver arrangement
- arrangement according
- access memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Microcomputers (AREA)
Description
Die Erfindung betrifft eine Sender- und Empfängeranordnung
als Schnittstelle zu einem Mikroprozessor, über welche mit
Wortadressen versehene atenworte von dem Mikroprozessor
aussendbar oder dem Mikroprozessor zuführbar sind.
Für den Datenaustausch zwischen mikropropzessorgesteuerten
elektronischen Geräten sind die Datenworte, die über einen
Bus übertragen werden, mit Wortadressen ("labels") verse
hen. Diese Wortadressen geben an, für welches elektro
nische Gerät oder welche Geräte das betreffende Datenwort
bestimmt ist. Für diese Datenübertragung gibt es in der
Luftfahrttechnik eine als "ARINC 429" bezeichnete Norm.
Bei bekannten Geräten erfolgt die Prüfung, ob ein
bestimmtes Datenwort für ein bestimmtes mikroprozessorge
steuertes Gerät bestimmt ist, durch den Mikroprozessor
selbst. Das bedeutet, daß sämtliche auftretenden
Datenworte dem Mikroprozessor zugeführt werden müssen. Der
Mikroprozessor überprüft die Wortadresse jedes einzelnen
Datenwortes daraufhin, ob dieses Datenwort für ihn
bestimmt ist. Dadurch wird der Mikroprozessor sehr stark
belastet und in seiner eigentlichen Aufgabe gestört. Es
ist auch bekannt, für die Identifizierung von Datenworten
eine gesonderte Elektronik vorzusehen.
Schließlich ist es bekannt, einen Baustein vorzusehen, der
eine einzige Datenadresse zu erkennen gestattet und
Datenworte mit dieser Datenadresse an einen Mikroprozessor
weiterleitet.
Das mikroprozessorgesteuerte Gerät empfängt nicht nur
Datenworte. Es sendet auch Datenworte an andere Geräte.
Diese Datenworte sind ebenfalls mit einer Wortadresse
entsprechend der vorgenannten ARINC-Norm versehen. Es ist
ein Baustein bekannt, dem zu diesem Zweck ein einziges
Wort von dem Mikroprozessor übergeben werden kann. Dieses
Wort wird dann von dem Baustein gesendet.
Die einzelnen bekannten Bausteine benötigen zur Anwendung
eine umfassende Steuerung. Empfangs- und Sendekanäle sind
in einzelnen Bausteinen verschiedenartig gemischt. Die
bekannten Bausteine weisen keinen Anschluß auf, der mit
dem Mikroprozessor-Bus kompatibel ist.
Die Dekodierung der Wortadressen für das durch die
Bausteine empfangene Datenwort über Hardware, nämlich
zusätzliche Elektronikschaltungen, ist sehr aufwendig. Die
zusätzlichen Elektronikschaltungen erfordern viel Raum.
Außerdem sind die Kosten solcher zusätzlicher
Elektronikschaltungen hoch. Außerdem müssen Hardware und
Software getrennt hergestellt werden. Das bringt Probleme
bei der Fertigung, da Hardware und Software aneinander
angepaßt werden müssen. Besondere Schwierigkeiten ergeben
sich dabei im Falle von Änderungen.
Die Dekodierung der Wortadresse durch den Mikroprozessor
bedingt einen hohen zusätzlichen Arbeitsaufwand für den
Mikroprozessor. Dadurch wird die Arbeit des Mikropro
zessors gestört. Die Arbeit des Mikroprozessors muß in
Abständen zwischen zwei Millisekunden und dreihundert
Mikrosekunden unterbrochen werden, nämlich jedesmal wenn
ein neues Datenwort erscheint. Eine Alternative wäre ein
zusätzlicher Mikroprozessor mit zugehöriger Peripherie.
Das ist ein erheblicher zusätzlicher Aufwand.
Der Erfindung Iiegt die Aufgabe zugrunde, einen 8austein
zu schaffen, der programmierbar ist, der mit dem
Mikroprozessor-Bus kompatibel ist und den Mikroprozessor
von der Arbeit des Sendens und Empfangens von Datenwörtern
und ihrer Identifizierung entlastet. Der Baustein soll in
der Anwendung keine Zustandsanpassung von Hardware und
Software erforderlich machen und für die verschiedenen
Erfordernisse der jeweiligen speziellen Anwendung
programmierbar sein.
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß in
einem Baustein (ASIC) folgende Elemente integriert sind:
- a) Eine Mikroprozessor-Bus-Schnittstelle mit Datenleitungen, Adressenleitungen und Steuerleitungen,
- b) Taktgeneratormittel,
- c) mehrere Empfangskanäle mit jeweils
- -einem Wortadressen-Dekodier-Speicher für mehr als eine Wortadresse,
- -einem Direktzugriffspeicher für doppelten Zugriff einmal von einer Empfangslogik oder von dem Mikroprozessor,
- -einer Empfangs-Steuerlogik,
- -einem Kommando-Register für die Programmierung der speziellen Arbeitsweise des betreffenden Empfangskanals durch den Mikroprozessor und
- -einem Status-Register, durch welches Information über den augenblicklichen Arbeitszustand des Empfangska nals an den Mikroprozessor übermittelbar ist,
- d) mehrere Sendekanäle mit
- -einem Direktzugriffspeicher für doppelten Zugriff einmal vom Mikroprozessor und einmal von einer Sendelogik,
- -einer Sende-Steuerlogik,
- -einem Kommando-Register für die Programmierung der speziellen Arbeitsweise des betreffenden Sendekanals und
- -einem Status-Register, durch welches Information über den augenblicklichen Arbeitszustand des Sendekanals an den Mikroprozessor übermittelbar ist,
- e) ein Kommando-Register für den gesamten Baustein und
- f) ein Status-Register für den gesamten Baustein.
Es ergibt sich auf diese Weise ein Baustein, der als
Schnittstelle zu dem Mikroprozessor dient und
programmierbar ist. Der Baustein ist weiterhin mit dem
Mikroprozessor-Bus kompatibel. Er entlastet den
Mikroprozessor weitestgehend von der Bearbeitung
ankommender Datenwörter und der Identifizierung ihrer
Wortadressen. Der Mikroprozessor braucht nur auf die
Direktzugriffspeicher des Bausteins zuzugreifen. Es ist
keine Zustandsanpassung zwischen Hardware und Software
erforderlich. Der Baustein kann für die jeweiligen
Erfordernisse der speziellen Anwendungen programmiert
werden.
Die Kanäle können so ausgelegt bzw. programmierbar sein,
daß sie mit Taktraten im Bereich von Megahertz arbeiten.
Damit ist der Baustein auch für Anwendungen außerhalb der
ARINC 429-Norm geeignet. Der Baustein kann dann
insbesondere für schnelle Kommunikation zwischen
verschiedenen Systemen von Mikroprozessoren benutzt
werden.
Die Mikroprozessor-Bus-Schnittstelle kann programmierbar
wahlweise für Datenbusse mit unterschiedlicher Anzahl von
Bits ausgelegt sein, beispielsweise für Datenbusse mit
acht oder sechszehn Bit.
Die Kontrollsignale der Mikroprozessor-Bus-Schnittstelle
können durch Stiftprogrammierung ("PIN PROGRAMMING") an
unterschiedliche Typen von Mikroprozessoren angepaßt
werden.
Weiterhin können die Taktgeneratormittel so programmierbar
sein, daß jedem der Empfangs- und Sendekanäle eine
gewünschte Taktrate unabhängig von den anderen Empfangs
und Sendekanälen erteilbar ist. Zu diesem Zweck können die
Taktgeneratormittel mehrere Taktgeneratoren mit bis zu
zwei externen Quarzen enthalten.
Vorteilhafterweise ist ein Empfangskanal zur Verarbeitung
von Folgen von Datenworten ("STRING-WORT") mit gleicher
Wortadresse aber unterschiedlichen Dateninhalten
eingerichtet. Dabei kann bei Erkennung einer Wortadresse
an einem bestimmten Platz in dem Wortadressen Dekodier-
Speicher das empfangene Datenwort in einen mehrere
Datenworte langen Schieberegister-Direktzugriff
speicher ("FIFO") eingegeben werden. Im Status-Register
und an einem Stift des Bausteins kann eine entsprechende
Information erzeugt werden, wenn der Schieberegister-
Direktzugriffspeicher voll ist.
Zum Testen des Bausteins im Betrieb kann der Baustein so
ausgebildet sein, daß alle Leseregister des Bausteins auch
beschreibbar sind, jeder Sendekanal vom Mikroprozessor auf
jeden Empfangskanal umschaltbar ist und dabei die
Sendefunktion nach außen unterbindbar ist. Dadurch kann
der Baustein durch ein Programm des Mikroprozessors in
seiner vollen Funktion überprüft werden. Bis auf
Kanalebene können Teilausfälle lokalisiert werden. Es kann
auch die Fehlererkennung kontrolliert werden.
Durch das beschriebene Bauteil werden der Raumbedarf und
die Anzahl der Bausteine vermindert. Gegenüber den
bekannten Hardware-Lösungen, nämlich entweder der
Dekodierung durch eine gesonderte Elektronikschaltung oder
der Dekodierung durch einen zusätzlichen Mikroprozessor,
ergibt sich eine Verminderung der Kosten und eine Redu
zierung von Volumen und Gewicht. Außerdem ergibt sich eine
erhöhte Zuverlässigkeit. Der Baustein ist leichter zu
testen und zu warten. Die Handhabbarkeit der Schnittstelle
wird vereinfacht.
Zwei Ausführungsbeispiele der Erfindung sind nachstehend
unter Bezugnahme auf die zugehörigen Zeichnungen näher
erläutert.
Fig. 1 zeigt die Konfigurierung eines Bausteins mit
einer Sender- und Empfängeranordnung mit
zwei Eingängen und einem Ausgang.
Fig. 2 zeigt die Konfigurierung eines Bausteins mit
einer Sender- und Empfängeranordnung mit
vier Eingängen und zwei Ausgängen.
In Fig. 1 ist mit 10 ein Baustein (ASIC) bezeichnet. Der
Baustein 10 wirkt zusammen mit einem Mikroprozessor 12.
Der Baustein enthält eine Mikroprozessor-Bus-Schnittstelle
14 mit Datenleitungen 16, Adressenleitungen 18 und
Steuerleitungen 20. Die Datenleitungen 16, Adressenlei
tungen 18 und Steuerleitungen 20 sind mit dem Mikropro
zessor 12 verbunden. Weiterhin enthält der Baustein 10
einen Taktgenerator 22. Die Taktrate des Taktgenerators 22
ist durch einen externen Schwingquarz 24 stabilisiert. Der
Baustein 10 weist einen ersten Empfangskanal 26 und einen
zweiten Empfangskanal 28 auf. Die Empfangskanäle enthalten
Datenwörter und zugehörige Wortadressen von einem
Demodulator 30. Der erste Empfangskanal 26 enthält eine
Empfangslogik 32 und einen Direktzugriffspeicher 34 für
doppelten Zugriff einmal von der Empfangslogik 32 und
einmal über die Mikroprozessor Bus-Schnittstelle 14 von dem
Mikroprozessor 12. Zu dem ersten Empfangskanal gehört
ferner ein SchieberegisterDirektzugriffspeicher 36, der
mehrere Datenworte, nämlich sechzehn Datenworte nach der
ARINC-Norm, aufzunehmen vermag.
Der zweite Empfangskanal 28 enthält ebenfalls eine
EmpfangsIogik 38. Weiterhin enthält der zweite
EmpfangskanaI 28 einen Direktzugriffspeicher 40 für
doppelten Zugriff ebenfalls einmal von der Empfangslogik
38 oder von dem Mikroprozessor 12.
Ein Sendekanal 42 gibt Datenworte auf einen Modulator 44.
Der Sendekanal enthält eine Sendelogik 46. Ferner enthält
der Sendekanal 42 einen Schieberegister-Direktzugriff
speicher 46. Der Schieberegister-Direktzugriffspeicher 46
ist ebenfalls für doppelten Zugriff einmal von dem
Mikroprozessor 12 und einmal von einer Sendelogik 46
eingerichtet.
Im einzelnen enthält die Empfangslogik 32 des ersten
Empfangskanals 26 einen Wortadressen-Dekodier-Speicher
für mehr als eine Wortadresse und eine Empfangs-Steuer
logik. Der erste Empfangskanal 26 enthält weiterhin ein
Kommando-Register für die Programmierung des Empfangs
kanals 26 durch den Mikroprozessor. Schließlich enthält
der erste Empfangskanal ein Status-Register, durch welches
Information über den augenblicklichen Arbeitszustand des
Empfangskanals 26 an den Mikroprozessor 14 übermittelbar
ist. Das ist in Fig. 1 nicht im einzelnen dargestellt.
In ähnlicher Weise enthält die Empfangslogik 38 des
zweiten Empfangskanals 28 einen Wortadressen-Dekodier-
Speicher für mehr als eine Wortadresse und eine Empfangs-
Steuerlogik. Der zweite Empfangskanal enthält ein
KommandoRegister für die Programmierung der Arbeitsweise
des zweiten Empfangskanals 28 durch den Mikroprozessor.
Schließlich enthält auch der zweite Empfangskanal 28 ein
Status-Register, durch welches Information über den
augenblicklichen Arbeitszustand des Empfangskanals 28 an
den Mikroprozessor 12 übermittelbar ist. Auch das ist in
Fig. 1 nicht im einzelnen dargestellt.
Die Sendelogik 46 des Sendekanals 42 enthält eine
Sende-Steuerlogik. Weiterhin enthält der Sendekanal 42 ein
Kommando-Register für die Programmierung der Arbeitsweise
des Sendekanals durch den Mikroprozessor und ein
Status-Register, durch welches Information über den
augenblicklichen Arbeitszustand des Sendekanals an den
Mikroprozessor übermittelbar ist.
Darüber hinaus enthält der Baustein 10 ein Kommando-Re
gister für den gesamten Baustein und ein Status-Register,
ebenfalls für den gesamten Baustein.
Die Empfangskanäle 26 und 28 und der Sendekanal 42 sind so
ausgelegt bzw. programmierbar, daß sie auch mit Taktraten
im Bereich von Megahertz arbeiten.
Die Mikroprozessor-Bus-Schnittstelle 14 ist programmierbar
wahlweise für Datenbusse mit unterschiedlicher Anzahl von
Bits ausgelegt. Weiterhin sind die Kontrollsignale der
Mikroprozessor-Bus-Schnittstelle 14 durch Stiftprogrammie
rung (Pin-Programming) an unterschiedliche Typen von
Mikroprozessoren 12 anpaßbar. Die dann hier durch den
Taktgenerator 22 representierten Taktgeneratormittel sind
so programmierbar, daß jedem der Empfangs- und Sendekanäle
26, 28 bzw. 42 eine gewünschte Taktrate unabhängig von den
anderen Empfangs- und Sendekanälen erteilbar ist. Zu
diesem Zweck können die Taktgeneratormittel mehrere
Taktgeneratoren mit bis zu zwei externen Quarzen 24
enthalten.
Der Empfangskanal 26 ist zur Verarbeitung von Folgen von
Datenworten mit gleicher Wortadresse aber unterschied
lichen Dateninhalten ("String-Worten") eingerichtet. Bei
Erkennung einer Wortadresse an einem bestimmten Platz in
dem Wortadressen-Dekodier-Speicher wird das empfangene
Datenwort in den Schieberegister-Direktzugriffspeicher 36
eingegeben. Im Status-Register und an einem Stift des Bau
steins 10 wird eine entsprechende Information erzeugt,
wenn der Schieberegister-Direktzugriffspeicher 36 voll
ist.
Zum Testen des Bausteins 10 im Betrieb können alle
Leseregister des Bausteins 10 auch beschrieben werden. Der
Sendekanal 42 kann von dem Mikroprozessor 14 auf jeden
Empfangskanal 26 oder 28 aufgeschaltet werden. Dabei wird
die Sendefunktion nach außen unterbunden.
Die beschriebene Sender- und Empfängeranordnung mit dem
Mikroprozessor 12 und Baustein 10 arbeitet wie folgt:
Der Mikroprozessor 12 konfiguriert zunächst das Kommando-
Register einmalig für die gewünschte Arbeitsweise. Es wird
beispielsweise die Taktrate mit zwölf Kilohertz, der
Paritätsbit als "ungerade" und die Anzahl der zur
Dekodierung der Wortadressen benutzten Bits auf acht oder
elf Bits festgelegt. In dem Wortadressen-DekodierSpeicher
werden diejenigen Wortadressen programmiert, die empfangen
werden sollen. Das können bis zu sechzehn oder
zweiunddreißig Wortadressen pro Kanal sein. Das ankommende
serielle Datenwort wird in ein parallel anstehendes
Datenwort gewandelt. Es wird durch die Empfangslogik 32
oder 38 auf Fehler untersucht, beispielsweise auf
Taktfehler, eine fehlerhafte Anzahl von Bits, Gap-Fehler
oder Paritätsfehler. Das Ergebnis wird in ein
Zwischenregister eingegeben. Dann wird die Wortadresse,
gegebenenfalls einschließlich der "SDI"-Bits mit denen
verglichen, die in dem Wortadressen-Dekodier-Speicher
gespeichert sind. Ist das Muster der Wortadresse in dem
Wortadressen-Dekodier-Speicher, wird das Wort an die
entsprechende Stelle in dem Direktzugriffspeicher 34
geschrieben. Beispielsweise entspricht die dritte Stelle
im Wortadressen-Dekodier-Speicher der dritten Stelle im
Direktzugriffspeicher. Die Reihenfolge entspricht der
Reihenfolge, in welcher die Wortadressen in dem
Wortadressen-Dekodier-Speicher abgelegt sind. Bei
Fehlerfreiheit wird die Wortadresse mit in den
Direktzugriffspeicher übergeben. Wenn ein Fehler
festgestellt wurde, wird anstelle der Wortadresse die
Fehlerdekodierung übergeben. Das bisherigen Paritätsbit
wird auf "eins" gesetzt. In das Statusregister werden
entsprechende Empfangsinformationen gegeben.
Die empfangenen und ausgewählten Datenworte stehen in dem
Direktzugriffspeicher 34 dem Mikroprozessor 12 zur
Auslesung zur Verfügung. Diese Auslesung kann unabhängig
von dem Eingang der Information, also "asynchron"
erfolgen. Der Mikroprozessor kann auf die Information
zugreifen, wenn dies für seine Arbeit erforderlich ist.
Die Arbeit des Mikroprozessors 12 braucht nicht durch das
Eintreffen von Information unterbrochen zu werden.
Nicht ausgelesene Informationen werden an der betreffenden
Stelle des Direktzugriffspeichers überschrieben
(aktualisiert), wenn neue Informationen mit der gleichen
Wortadresse empfangen werden. Das Auslesen der Information
setzt den Inhalt des Direktzugriffspeichers 34 an der
betreffenden Stelle auf Null. Damit ist ein Aktualisie
rungstest möglich.
Der Empfangskanal 28 arbeitet in gleicher Weise.
Der Sendekanal 42 arbeitet wie folgt: Der Mikroprozessor
12 konfiguriert zunächst einmalig das Kommando-Register
des Sendekanals 42. Es wird beispielsweise ein Sendetakt
von 12 Kilohertz vorgegeben, das Paritätsbit als gerade
vorgegeben, usw.
Der Mikroprozessor 12 gibt dann ein Paket bis zu sechzehn
zu sendenden Datenworten auf den Sendekanal 42. Die
Datenworte sind von dem Mikroprozessor 12 sortiert. Der
Mikroprozessor 12 gibt auch den Zeitrhythmus vor, um die
Aktualisierungsraten für die verschiedenen Wortadressen zu
erzielen. Die Datenworte werden in den Schieberegister-
Direktzugriffspeicher 46 eingegeben. Die Sende-Steuerlogik
setzt im Status-Register die Anzeige "FIFO" nicht leer".
Die Sende-Steuerlogik bewirkt dann das Senden des Inhalts
des Schieberegister-Direktzugriffspeichers 46. Dies
geschieht ohne Steuerung durch den Mikroprozessor 12. Beim
Senden wird das Paritätsbit hinzugefügt. Nach Durchführung
dieser Operation wird im Status-Register und an einem
Stift des Bausteines 10 die Information "FIFO leer"
gesetzt.
Bei dem in Fig. 1 dargestellten Baustein 10 enthielt der
Eingangskanal 26 einen Wortadressen-Dekodier-Speicher von
16 Datenworten. Der Empfangskanal 26 ist zum Empfang von
"String-Worten" mit 16 Datenworten eingerichtet. Der
Direktzugriffspeicher 34 speichert 15 Datenworte. Der
Schieberegister-Direktzugriffspeicher ist sechzehn
Datenworte tief.
Bei dem Eingangskanal 28 hat der Wortadressen-Dekodier-
Speicher eine Speicherkapazität von sechzehn Datenworten.
Der Direktzugriffspeicher 40 hat ebenfalls eine Speicher
kapazität von 16 Datenworten.
Der Schieberegister-Direktzugriffspeicher 46 des
Ausgangskanals 42 ist sechzehn Datenworte tief.
Ein in dieser Form aufgebauter Baustein hat eine
Komplexität von etwa 10.000 Gattern und wurde in 2-µ-
Technologie auf einer Fläche von 96 Quadratmillimetern
realisiert.
Der in Fig. 2 dargestellte Baustein 48 hat vier
Empfangskanäle 50, 52, 54 und 56 und zwei Sendekanäle 58
und 60. Mit 62 ist der Mikroprozessor bezeichnet. Der
Baustein enthält eine Mikroprozessor-Bus-Schnittstelle 64.
Die Mikroprozessor-Bus-Schnittstelle 64 ist über
Datenleitungen 66, Adressenleitungen 68 und Steuer
leitungen 70 mit dem Mikroprozessor 62 verbunden. Mit 72
sind Taktgeneratormittel bezeichnet.
Der erste Empfangskanal 50 enthält einen Direktzugriff
speicher 74 entsprechend dem Direktzugriffspeicher 34 in
Fig. 1 und einen Schieberegister-Direktzugriffspeicher
76, der dem Schieberegister-Direktzugriffspeicher 36 von
Fig. 1 entspricht. Mit 78 ist die Empfangslogik des
ersten Empfangskanal 50 bezeichnet. Der erste
Empfangskanal 50 arbeitet so wie der Empfangskanal 26 bei
dem Baustein 10 aus Fig. 1.
Die übrigen Empfangskanäle 52, 54 und 56 enthalten
Empfangslogiken 80, 82 bzw. 84 und Direktzugriffspeicher
86, 88 bzw. 90. Die Direktzugriffspeicher 86, 88 und 90
sind ebenso wie der Direktzugriffspeicher 74 für doppelten
Zugriff einmal von der Empfangslogik 80, 82, 84 bzw. 78
oder von dem Mikroprozessor 62 eingerichtet. Im übrigen
arbeiten die Empfangskanäle 52, 54 und 56 in gleicher
Weise wie der Empfangskanal 28 von Fig. 1. Die
Empfangskanäle 52, 54 und 56 enthalten Datenworte von
einem Demodulator 92.
Die beiden Sendekanäle 58 und 60 enthalten jeweils eine
Sendelogik 94 bzw. 96 und einen Schieberegister-Direkt
zugriffspeicher 98 bzw. 100. Die beiden Sendekanäle 58 und
60 arbeiten in gleicher Weise wie der Sendekanal 42 von
Fig. 1. Die Sendekanäle 58 und 60 geben Datenworte auf
einen Modulator 102.
Bei der Ausführung nach Fig. 2 enthält der Empfangskanal
50 einen Wortadressen-Dekodier-Speicher für sechzehn
Worte. Der Schieberegister-Direktzugriffspeicher 76 hat
eine Speicherkapazität von sechzehn Worten. Der
Direktzugriffspeicher 54 hat eine Speicherkapazität von
fünfzehn Worten (jeweils nach der Arinc 429-Norm).
Die Wortadressen-Dekodier-Speicher des Empfangskanals 52
speichert 32 Worte. Die Wortadressen-Dekodier-Speicher der
Empfangskanäle 54 und 56 speichern jeweils sechzehn
Worte. Der Direktzugriffspeicher 86 des Empfangskanals 52
hat eine Speicherkapazität von 32 Worten, die Direktzu
griffspeicher 88 und 90 der Empfangskanäle 54 und 56 haben
eine Speicherkapazität von jeweils sechzehn Worten.
In den Sendekanälen 58 und 60 sind die Schieberegister-
Direktzugriffspeicher 98 und 100 jeweils sechzehn Worte
tief. Ein Baustein 48 dieser Art hat eine Komplexität von
etwa 30.000 Gattern und wurde in 0,7-µ-Technologie auf
einer Fläche von 86 quadratmillimetern realisiert.
Claims (10)
1. Sender- und Empfängeranordnung als Schnittstelle zu
einem Mikroprozessor, über welche mit Wortadressen
versehene Datenworte von dem Mikroprozessor aussendbar
oder dem Mikroprozessor zuführbar sind, dadurch
gekennzeichnet, daß in einem Baustein (ASIC) folgende
Elemente integriert sind:
- a) eine Mikroprozessor-Bus-Schnittstelle (14) mit Datenleitungen (16), Adressenleitungen (18) und Steuerleitungen (20) ,
- b) Taktgeneratormittel (22),
- c) wenigstens einen Empfangskanal (26, 28) mit
jeweils
- -einem Wortadressen-Dekodier-Speicher für mehr als eine Wortadresse,
- -einem Direktzugriffspeicher (34, 40) für doppelten Zugriff einmal von einer Empfängerlo gik (32, 38) oder von dem Mikroprozessor (12),
- -einer Empfangs-Steuerlogik
- -einem Kommando-Register für die Programmierung der speziellen Arbeitsweise des betreffenden Empfangskanals durch den Mikroprozessor und
- -einem Status-Register, durch welches Information über den augenblicklichen Arbeitszustand des Empfangskanals an den Mikroprozessor übermittelbar ist,
- d) wenigstens einen Sendekanal (42) mit
- -einem Direktzugriffspeicher (46) für doppelten Zugriff einmal vom Mikroprozessor (12) und einmal von einer Sendelogik (46),
- -einer Sende-Steuerlogik,
- -einem Kommando-Register für die Programmierung der speziellen Arbeitsweise des betreffenden Sendekanals durch den Mikroprozessor und
- -einem Status-Register, durch welches Information über den augenblicklichen Arbeitszustand des Sendekanals an den Mikroprozessor übermittelbar ist,
- e) ein Kommando-Register für den gesamten Baustein und
- f) ein Status-Register für den gesamten Baustein.
2. Sender- und Empfängeranordnung nach Anspruch 1,
dadurch gekennzeichnet, daß die Kanäle (26, 28, 42) so
ausgelegt bzw. programmierbar sind, daß sie auch mit
Taktraten im Bereich von Megahertz arbeiten.
3. Sender- und Empfängeranordnung nach Anspruch 1,
dadurch gekennzeichnet, daß die Mikroprozessor-Bus-
Schnittstelle (14) programmierbar wahlweise für
Datenbusse mit unterschiedlicher Anzahl von Bits
ausgelegt ist.
4. Sender und Empfängeranordnung nach Anspruch 3, dadurch
gekennzeichnet, daß die Kontrollsignale der
Mikroprozessor-Bus-Schnittstelle (14) durch
Stiftprogrammierung an unterschiedliche Typen von
Mikroprozessoren anpaßbar sind.
5. Sender- und Empfängeranordnung nach einem der
Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die
Taktgeneratormittel (22) so programmierbar sind, daß
jedem der Empfangs- und Sendekanäle (26,28 bzw. 42)
eine gewünschte Taktrate unabhängig von den anderen
Empfangs- und Sendekanälen erteilbar ist.
6. Sender- und Empfängeranordnung nach Anspruch 5,
dadurch gekennzeichnet, daß die Taktgeneratormittel
(22) mehrere Taktgeneratoren mit externen Quarzen (24)
enthalten.
7. Sender- und Empfängeranordnung nach einem der
Ansprüche 1 bis 6, dadurch gekennzeichnet, daß ein
Empfangskanal (26) zur Verarbeitung von Folgen von
Datenworten mit gleicher Wortadresse aber
unterschiedlichen Dateninhalten eingerichtet ist.
8. Sender- und Empfängeranordnung nach Anspruch 7,
dadurch gekennzeichnet, daß bei Erkennung einer
Wortadresse an einem bestimmten Platz in dem
Wortadressen-Dekodier-Speicher das empfangene
Datenwort in einen mehrere Datenworte langen
Schieberegister-Direktzugriffspeicher (36) eingegeben
wird.
9. Sender- und Empfängeranordnung nach Anspruch 8,
dadurch gekennzeichnet, daß im Status-Register und an
einem Stift des Bausteins eine entsprechende
Information erzeugt wird, wenn der Schieberegister-
Direktzugriffspeicher voll ist.
10. Sender- und Empfängeranordnung nach Anspruch 9,
dadurch gekennzeichnet, daß zum Testen des Bausteins
im Betrieb
- a) alle Leseregister des Bausteins auch beschreibbar sind,
- b) jeder Sendekanal (46) vom Mikroprozessor (12) auf jeden Empfangskanal (26, 28) aufschaltbar ist und
- c) dabei die Sendefunktion nach außen unterbindbar ist.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE8915561U DE8915561U1 (de) | 1989-08-08 | 1989-08-08 | Sender- und Empfängeranordnung als Schnittstelle zu einem Mikroprozessor |
DE19893926165 DE3926165A1 (de) | 1989-08-08 | 1989-08-08 | Sender- und empfaengeranordnung als schnittstelle zu einem mikroprozessor |
FR9010233A FR2650903B1 (fr) | 1989-08-08 | 1990-08-07 | Dispositif d'emission et de reception servant d'interface pour un microprocesseur |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19893926165 DE3926165A1 (de) | 1989-08-08 | 1989-08-08 | Sender- und empfaengeranordnung als schnittstelle zu einem mikroprozessor |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3926165A1 true DE3926165A1 (de) | 1991-02-14 |
Family
ID=6386712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19893926165 Withdrawn DE3926165A1 (de) | 1989-08-08 | 1989-08-08 | Sender- und empfaengeranordnung als schnittstelle zu einem mikroprozessor |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE3926165A1 (de) |
FR (1) | FR2650903B1 (de) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3506118A1 (de) * | 1985-02-22 | 1986-08-28 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zum betreiben einer datenverarbeitungsanlage fuer kraftfahrzeuge |
US4683534A (en) * | 1985-06-17 | 1987-07-28 | Motorola, Inc. | Method and apparatus for interfacing buses of different sizes |
-
1989
- 1989-08-08 DE DE19893926165 patent/DE3926165A1/de not_active Withdrawn
-
1990
- 1990-08-07 FR FR9010233A patent/FR2650903B1/fr not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3506118A1 (de) * | 1985-02-22 | 1986-08-28 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zum betreiben einer datenverarbeitungsanlage fuer kraftfahrzeuge |
US4683534A (en) * | 1985-06-17 | 1987-07-28 | Motorola, Inc. | Method and apparatus for interfacing buses of different sizes |
Non-Patent Citations (5)
Title |
---|
- DE-Z: KIESE, B. u. SARKISSIAN, H.A.: Schnittstel- len-IC steuert den Datenverkehr zwischen IBM/3x- Host und Peripheriegeräten. In: Elektronik, Nr. 8,15.04.1988, S. 94-98 * |
- US-Firmenschrift: Intel, Microcommunications Handbook, 1988, S. 1-1 bis 1-27 * |
- US-Firmenschrift: Intel, Peripheral Design Hand- book, 1981, S. 2-1 bis 2-30 * |
DE-Z: Elektronik, Nr. 21, 22.10.1982, S. 67-72 * |
Intel, Microprocessor and Peripheral Handbbook, Vol. I, microprocessor, 1988, S. 2-38, 2-39 * |
Also Published As
Publication number | Publication date |
---|---|
FR2650903B1 (fr) | 1994-10-28 |
FR2650903A1 (fr) | 1991-02-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69232163T2 (de) | Multiplexierungsschema für Modemsteuerungssignale | |
DE3687956T2 (de) | Datensynchronisator zwischen einer sende- und einer empfangsanlage. | |
DE2741886A1 (de) | Datenuebertragungseinrichtung | |
DE2362010A1 (de) | Fehleralarm- und -ueberwachungsanlage und verfahren zur fehleralarmausloesung und fehlerueberwachung | |
DE3416990C2 (de) | Prüfsystem bei einer Signalübermittlungsanlage | |
DE69610874T2 (de) | Vorrichtung zur Datenübertragung zwischen einer Mehrzahl von Funktionsmodulen in einer lokalen Buseinheit und einem externen ARINC-629-Bus | |
DE602004006236T2 (de) | Testen von elektronischen schaltungen | |
EP0185260A2 (de) | Schnittstelle für direkten Nachrichtenaustausch | |
DE2707820C3 (de) | Datenverarbeitungsanlage | |
DE19529718C2 (de) | Auf einer Baugruppe angeordnete Pufferschaltung | |
DE3926165A1 (de) | Sender- und empfaengeranordnung als schnittstelle zu einem mikroprozessor | |
DE4215945C1 (de) | ||
DE2442673C2 (de) | Einrichtung zur Einfügung von Kontrolldaten in den Sprachspeicher einer Zeitvielfachvermittlungsstelle | |
DE3729732A1 (de) | Datenuebertragungsverfahren und -vorrichtung | |
EP0123243A2 (de) | Prüfbare Kodier- und Dekodieranordnung | |
DE69733510T2 (de) | Datenübertragungssystem zwischen Master und Slave und Slave zur Verwendung desselben | |
DE3902849A1 (de) | Schaltungsanordnung zum austausch von daten zwischen zwei mikrocomputern | |
DE3889214T2 (de) | Protokoll und Vorrichtung für selektives Abtasten von verschiedenen Leitungen, die mit einem Übertragungsgerät verbunden sind. | |
DE8915561U1 (de) | Sender- und Empfängeranordnung als Schnittstelle zu einem Mikroprozessor | |
DE3608397A1 (de) | System und einrichtung zur seriellen datenuebertragung | |
DE4038561C2 (de) | ||
DE4125812C2 (de) | Verfahren zur signaltechnisch sicheren Datenübertragung | |
DE29810562U1 (de) | Fahrtschreiber mit einer Schnittstelle für seinen Anschluß an einen Datenbus | |
DE69929727T2 (de) | Vorrichtung zur seriellen Übertragung von Daten | |
DE4243387C2 (de) | Test- und Simulationsverfahren zur bitseriellen Übertragung von bitparallelen Informationssignalen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OM8 | Search report available as to paragraph 43 lit. 1 sentence 1 patent law | ||
8110 | Request for examination paragraph 44 | ||
8130 | Withdrawal |