DE3853764T2

DE3853764T2 - Zwischenschaltungssystem für integrierte Halbleiterschaltungen.

Info

Publication number: DE3853764T2
Application number: DE3853764T
Authority: DE
Inventors: Louis Edmond Chall
Original assignee: Ford Aerospace and Communications Corp
Current assignee: Maxar Space LLC
Priority date: 1987-11-06
Filing date: 1988-10-14
Publication date: 1995-11-23
Anticipated expiration: 2008-10-15
Also published as: CA1319204C; JPH01150348A; EP0315792B1; JP2727204B2; EP0315792A3; CA1297998C; CA1319202C; US4858072A; EP0315792A2; DE3853764D1; CA1319203C; CA1319205C

Description

Die Erfindung bezieht sich auf ein leitungsloses Verbindungssystem für integrierte Schaltungen, auf ein integriertes Schaltungsmodul, auf eine modulare integrierte Schaltungsvorrichtung und auf ein Verfahren der Bildung einer Vielzahl von komplexen hochleistungs-integrierten Schaltungsvorrichtungen aus standardisierbaren Bauteilen.
Die Verbreitung von VLSI-Chips (die im großen Maßstab integriert sind) für die Miniaturisierung von komplexen elektronischen Geräten hat zu neuen Arten von Problemen geführt, welche die Vorteile der VLSI-Technologie aufzuheben tendieren. Unter anderem umfassen diese Probleme folgendes: 1) Die große Anzahl der den VLSI-Chips zugeordneten Klemmenanschlüsse produziert komplexe teure Schaltungsplatinenkonstruktionen und lange Verbindungsleitungen, welche wiederum Bitversatzprobleme verursachen und wärmeerzeugende Treiber hoher Leistung erforderlich machen; 2) ein Ausfall in einem Teil des Chips macht gewöhnlich das gesamte Chip inoperativ und 3) die enorme Anzahl von spezialisierten, auf dem Markt erhältlichen Chips führt zu unwirtschaftlicher Markterscheinungsdauer und macht es für die Entwerfer schwierig, mit dem mitzuhalten, was der Markt zu bieten hat.
Der Stand der Technik auf dem Gebiet umfaßt das US- Patent 3 611 317, welches sich mit der Auslegung von gedruckten Schaltungsplatten befaßt, jedoch nicht die Elimination von langen IC-Verbindungen noch eine universelle Konfiguration für die Schaltungsplatte lehrt. Das US-Patent 4 107 760 zeigt eine flache randständige Wärmesenke für eine Schaltungsplatte, bei der nicht die Kompensationsprobleme der Wärmeausdehnung anzutreffen sind, die durch diese Erfindung gelöst werden. US-Patent 4 246 597 zeigt eine hinzuzufügende Vorrichtung zur Kühlung eines Multichip- Moduls. Das US-Patent 4 296 456 behandelt eine IC-Packung hoher Bandbreite, zeigt jedoch nicht das leitungslose Eingangs-Ausgangs-Seriendaten-Verbindungsschema dieser Erfindung. Das US-Patent 4 398 208 handelt von einer IC- Packung, bei der ein vielschichtiges Substrat verwendet wird, das jedoch nicht das leitungslose Verbindungsmerkmal der Erfindung aufweist. Das US-Patent 4 437 141 handelt von den nach außen führenden Verbindungen für IC-Chips mit großer Klemmenzahl. Das US-Patent 4 484 215 behandelt einen flexiblen Montageträger für die Eintauchkühlung von IC's im Wafermaßstab. Das US-Patent 4 489 363 handelt von einem Kühlverfahren, das nicht für hochdichte IC-Packungen geeignet ist. Das US-Patent 4 549 200 handelt von einer modularen Lösung mit Multipegeln, die für die leitungslose Packung der Erfindung nicht geeignet ist. Das US-Patent 4 551 746 bezieht sich auf eine gestapelte Chipanordnung. Das US-Patent 4 578 697 handelt von einer Verpackungsmethode unter Verwendung von Verbindungen nach der Art gedruckter Schaltungen.
Es sind integrierte Halbleiterschaltungen bekannt (GB-A 2 180 382), bei denen eine vergrößerte Gatekapazität in logischen Anordnungen auf Chips durch direkt wählbare Leitungs-/Nichtleitungs-Verbindungswege erzielt wird. In Systemen mit mehreren Chips werden die üblichen Busse verwendet.
Eine elektronisches System mit einer einzelnen Rückseitenebene und einer Mehrzahl von gedruckten Schaltungsplatten ist aus der EP-A 0 207 496 bekannt, worin die Rückseiten Busschienen umfaßt, die mit der Schaltungsplatte zur Übertragung von Leistung und Signalen verbunden sind.
Die zuvor erörterten Probleme werden durch die Lehren der Ansprüche 1 und 26 gelöst.
Die Erfindung beseitigt die schädlichen Auswirkungen von langen Übertragungsleitungen und der daraus folgenden Datenverzerrung (Bitversatz) und ermöglicht eine breite Vielfalt von integrierten Schaltungen mit großem Maßstab für elektronische Hochleistungsvorrichtungen, die aus einer kleinen Auswahl von normmäßigen Modulen aufgebaut werden können, welche nur wenige Arten von Standardchips enthalten.
Die Erfindung sorgt für ein Packungsschema, welches standardisierbare Module verwendet, welche planare Mosaike von vielen integrierten Schaltungschips trägt, die aus einer sehr kleinen Vielfalt von standardisierbaren IC-Chips ausgewählt werden können. Die individuellen Chips, welche leitungslos verbunden werden und keine Hochleistungstreiber benötigen, werden dann durch Softwaretechniken in Anordnungen großen Maßstabs von beliebig gewünschter Konfiguration kombiniert, bei denen die Schnittstelle und das Kommunikationsprotokoll für alle Chips standardisiert sind. Die Module können durch Faseroptik oder elektrische Verbindungen miteinander verbunden sein, um elektronische Vorrichtungen sehr hoher Leistungsfähigkeit von beliebiger Größe und Architektur zu schaffen, die auf einer Modul-zu- Modul-Basis getestet werden kann.
Die Vielfachchip-Schnittstellen sorgen für ein gewisses Maß an Fehlertoleranz. Da das Chipmosaik viele mögliche Wege von einem Chip zum anderen schafft, kann jedes Mosaik leicht dazu programmiert werden, ein fehlerhaftes Chip aus der Schaltung heraus zunehmen, und zwar mit wenig oder keiner Auswirkung auf die Gesamtvorrichtung.
Die individuellen Chips sind aufleitungslosen Trägern montiert, welche verschiedene geometrische Formen annehmen können. Obzwar Sechsecke bevorzugt werden, ist die Trägergeometrie der Erfindung gleichfalls auf Quadrate, Rechtecke oder andere Trägerformen anwendbar, welche eine Mehrzahl von Seiten aufweisen, die sich mit Seiten von gewissen benachbarten Trägerchips treffen.
Das leitungslose Verbindungsschema der Erfindung ist teilweise dadurch möglich, daß in Verbindung mit jedem Satz von leitungslosen Verbindungen teilweise eine serialisierende/deserialisierende Schnittstelle (zur Umsetzung seriell-parallel und umgekehrt) vorgesehen ist, die im großen Maßstab die Anzahl der Verbindungen reduziert, die von Chip zu Chip notwendig sind. In der bevorzugten Ausführungsform der Erfindung benötigt jeder Satz von Zwischenverbindungen nur drei Verbindungsfelder: ein Hochgeschwindigkeitsverbindungspad für ankommende Daten, ein Hochgeschwindigkeitsverbindungspad für abgehende Daten und ein Niedergeschwindigkeitsverbindungspad für vorrichtungskonfigurierte Signale. Die serialisierende/deserialisierende Schnittstellen sind vorzugsweise aus Galliumarsenid für Hochgeschwindigkeitsbetrieb hergestellt.
Ein anderer Aspekt der Erfindung liegt im Vorsehen von sehr effektiven Kühleinrichtungen in Form eines Wellblechs aus thermisch und elektrisch leitfähigem Material mit dazwischengefügten Schlitzen. Wenn das Blech auf eine Grundebene des Moduls gelötet ist, kann d Blech infolge der Schlitze, die unterschiedlichen Expansionskoeffizienten des Substrats der Erdungsebene auffangen. Gleichzeitig verbessert die elektrische Leitfähigkeit des Blechs die Leistungsführungskapazität der Erdungsebene.

Kurze Beschreibung der Zeichnung

Fig. 1 ist eine perspektivische Ansicht eines Modulregals mit weggebrochenen Teilen, die eine Rückseitenebene aufweist und eine Mehrzahl von Prozeßmodulen der Erfindung trägt, wobei eines der Module teilweise herausgezogen ist, um Einzelheiten zu zeigen.
Fig. 2 ist eine vergrößerte perspektivische Ansicht eines einzelnen Prozeßmoduls mit weggebrochenen Teilen.
Fig. 3 ist eine Draufsicht auf eine alternative Ausführungsform des Moduls der Fig. 2.
Fig. 4 ist eine perspektivische Ansicht eines Teils der Schaltungsplattenanordnung des Moduls der Fig. 2 bei weggebrochenen Teilen.
Fig. 5 ist eine perspektivische Ansicht von unten auf einen einzelnen Chipträger des Moduls der Fig. 2.
Fig. 6 ist eine Ansicht von oben auf den Chipträger der Fig. 5 und zeigt Einzelheiten von Teilen des Chips.
Fig. 7 ist ein vertikaler Schnitt entlang der Linie 7-7 der Fig. 6.
Fig. 8 ist ein vertikaler Schnitt durch einen Chipträger und das Substrat des Moduls der Fig. 2 entlang eines Durchmessers des Chipträgers zur Darstellung eines Details.
Fig. 9 ist eine Ansicht von oben auf das Schaltungsplattensubstrat an der Verbindung zwischen zwei benachbarten Chipträgern.
Fig. 10 ist eine Ansicht von oben auf einen Teil eines Mosaiks des Chipträgers bei entfernten Kappen auf das Modul der Fig. 2.
Fig. 11 ist ein Blockdiagramm der Konfigurationsschaltung des Chips der Fig. 6 und
Fig. 12a bis 12d illustrieren zahlreiche mögliche Mosaiken von Chipträgern.

Beschreibung der bevorzugten Ausführungsform

Fig. 1 zeigt ein Modulregal 20, in dem eine Anzahl von Prozeßmodulen 22a, 22b bis 22m in die Steckbuchsenverbinder 21 einer Rückseitenebene 24 infolge von Steckverbindern 23 eingesteckt werden können, um eine spezielle elektronische Vorrichtung zu bilden. Die Rückseitenebene 24 enthält die nicht gezeigten faseroptischen und elektrischen Verbindungen, die zur Verbindung der jeweiligen Module 22a bis 22n mit einem oder mehreren der anderen Module 22a bis 22n in solcher Weise nötig sind, daß eine beliebige verdrahtete Anordnung von Modulen 22 geschaffen wird, welche die spezielle Vorrichtung erforderlich macht.
Das Ende 25 jedes Moduls gegenüber der Rückseitenebene 24 ist mit einem Satz von faseroptischen und elektrischen Steckbuchsen versehen, wodurch ein nicht gezeigtes Testmodul, welches den Modulen 22 ähnlich ist, aber softwaremäßig als Testmodul konfiguriert ist, in diese eingesteckt werden kann, und zwar für das dynamische Testen jedes individuellen Moduls. Wegen der extrem hohen Betriebsgeschwindigkeit, mit der das System der Erfindung betrieben werden kann, ist konventionelle Testausrüstung möglicherweise nicht geeignet. Stattdessen können bekannte Daten von der Vorrichtung erzeugt werden, und in dem Testmodul als Ergebnis gespeicherte Daten können als Diagnosewerkzeug bei der Abschätzung des Betriebs des getesteten Moduls verwendet werden. Alternativ können ein oder mehrere der Module 22a bis 22n so programmiert werden, daß sie als permanente Testmodule arbeiten, die mit geeigneter Bewertungsschaltung verbindbar sind.
Ein individuelles Prozeßmodul 22 der Erfindung ist im einzelnen in Fig. 2 gezeigt. Das Modul 22 besteht aus einem Paar paralleler Schaltungsplatten 26, 28, die an eine Wärmesenkestruktur 30 im Aufschmelzverfahren gelötet sind. Die Wärmesenkestruktur 30 besteht vorzugsweise aus einem gewellten, hoch-wärmeleitfähigen und elektrisch leitenden Material, welches eine große Anzahl von gegenseitig versetzten Sägeschlitzen oder Öffnungen 32 aufweist, um die unterschiedlichen Expansionskoeffizienten der Schaltungsplatten 26, 28 in der vertikalen Richtung in Fig. 2 aufzufangen. Luft oder Kühlmittel kann durch die Wärmesenkestruktur 30 in Richtung der Pfeile 33 strömen und aus dem Regal der Fig. 1 über ein Ventilationsgitter 35 oder eine andere geeignete Zirkulationseinrichtung austreten. Die Wärmesenkestruktur sorgt auch für zusätzliche Stromführungskapazität für die Erdungsebene 60 (Fig. 4) der Schaltungsplatten 26, 28.
Wie am besten in Fig. 2 gezeigt, tragen die Schaltungsplatten 26, 28 ein Mosaik von sechseckigen Chipträgern 36 (81 pro Platte in der in Fig. 2 gezeigten Ausführungsform). Die Chipträger 36 sind im einzelnen in den Fig. 5 bis 7 dargestellt. Wie am besten in Fig. 11 gezeigt, sind die individuellen Chipträger 36 des Mosaiks 34 in unmittelbarer Nachbarschaft zueinander angeordnet (typischerweise weniger als 0,1 mm voneinander). Sie sind durch Aufschmelzlot von Mikrostreifen 38 (Fig. 9) miteinander verbunden, die in dem generell zylindrischen Rohr 40 vorhanden sind, welches durch die sich gegenüberstehenden halbzylindrischen Verbindungsfelder oder -pads 42 von benachbarten Chipträgern 36 gebildet werden.
Zurückkommend auf Fig. 2 kann ein Treiberstreifen 44 an jedem Ende des Mosaiks 34 angeordnet werden, um die Empfänger und Treiber der faseroptischen Steckverbinder 46 und elektrischen Steckverbinder zur Außenwelt in den Steckbuchsen und Steckerblöcken 50 bzw. 52 zu enthalten. Alternativ können die faseroptischen Treiber und Empfänger in speziellen Chipträgern 36 untergebracht werden, die Teile des Mosaiks 34 sind, die dann aber in speziellen Stellungen und spezifischen Ausrichtungen angeordnet werden müssen, um für die Stellungen der optischen Fasern in den Schaltungsplatten 26, 28 zu passen Sechs faseroptische Steckverbinder 46 und sechs elektrische Steckverbinder 48 sind in Fig. 2 wegen Übersichtlichkeit der Zeichnung dargestellt, es versteht sich aber, daß deren Anzahl schwanken kann, wie durch Auslegungsbetrachtungen diktiert.
Obzwar die Erfindung bis hierher im Hinblick auf kartenartige Module 22 (Fig. 1 und 2) beschrieben worden ist, die zur Einfügung in ein Regal 20 zum Einstecken in Steckverbinder einer Rückseitenebene 24 geeignet sind, können die Module der Erfindung in anderen Konfigurationen ausgeführt werden, beispielsweise in dem kreisförmig ausgeführten Modul 70 in Fig. 3. In dieser Konfiguration können die nicht gezeigten faseroptischen Steckverbinder des Moduls 70 am Rand des Moduls oder an einer anderen passenden Stelle untergebracht werden.
Die Schaltungsplatten 26, 28 sind im einzelnen in Fig. 4 dargestellt. Jede der Schaltungsplatten 26, 28 besteht aus zwei Isolierschichten 54, 56, die vorzugsweise aus Aluminiumnitrid zusammengesetzt sind, welche zwei leitende Erdungsebenen 58, 60 von einer leitenden Stromversorgungsebene 62 trennen. Im Mittelpunkt jeder Chipstellung des Mosaiks 34 (Fig. 2) ist die Erdungsebene 58 ausgeschnitten, damit ein Lötfeld 64 elektrisch mit der Stromzuführungsebene 62 verbunden werden kann, und zwar indem das Lötfeld durch die Erdungsebene 58 hindurchreicht.
Die Erdungsebene 60 ist an die Wärmesenke 30 angelötet und die Lotfelder 64 sind vorzugsweise entlang der (in Fig. 4 strichpunktierten Linie 67 angedeuteten) Lotlinien zentriert (Linie 65), welche Lotlinien die Wärmesenke 30 und die Erdungsebene 60 auf jeder Seite des Moduls 22 verbinden. Die Erdungsebenen 58, 60 sind untereinander durch Steckerstifte 66 verbunden.
Fig. 5 bis 7 stellen die leiterlosen Chipträger 36 dar, aus denen das Mosaik 34 gebildet wird. In der bevorzugten Ausführungsform sind die Chipträger 36 sechseckig oder hexagonal, weil ein hexagonales Mosaik wirksam und leicht zusammenzustellen ist (und sich auch selbst während des Aufschmelzlötens ausrichtet), doch können auch andere Mosaike benutzt werden, wie in Fig. 12a bis 12d dargestellt.
In dieser Hinsicht wird bemerkt, daß vom Gesichtspunkt des Zusammenbaus die Ausrichtung der individuellen Chipträger 36 unwichtig ist, da ihre Verbindungspadsätze 72 die Stellungen von jeglichen Verbindungspadsätzen des benachbarten Trägers antreffen werden. Dasselbe ist bei der Anordnung der Fig. 12a zutreffend (welche jedoch acht Verbindungspadsätze pro Träger anstelle von sechs benötigen); ferner hinsichtlich der Fig. 12b (bei welcher jeder Träger nur zwei mögliche Ausrichtungen aufweist); sowie hinsichtlich der der Fig. 12c (in welcher jeder Chip mit nur vier anderen Chips anstelle von sechs kommunizieren kann). Im Gegensatz würde in der Anordnung der Fig. 12g zwei der vier möglichen Ausrichtungen des Trägers unpassend sein, so daß mehr Sorge beim Zusammenbau beobachtet werden müßte.
Rückkehrend zu Fig. 5 umfaßt der Chipträger 36 einen tablettartigen Körper 73 zur Aufnahme eines integrierten Schaltungschips. Um eine allgemeine Angabe zu machen, kann das Gehäuse oder der Körper 73 einen Durchmesser der Größenordnung von 1 cm aufweisen. Wie vom Boden in Fig. 5 gesehen, weist der Körper 73, der vorzugsweise aus Aluminiumnitrid besteht, eine metallische Erdungsplatte 74 auf, welche durch Aufschmelzlöten an die Erdungsebene 58 (Fig. 4 des Moduls 22) angelötet ist. Die Erdungsebene 74 ist um die halbzylindrischen metallischen Verbindungsfelder oder -pads 42 im Abstand angeordnet, die sich nach oben von der Basis erstrecken. Die Erdungsplatte ist auch in ihrer Mitte ausgeschnitten, um eine metallische Stromzuführungsplatte 76 zu bilden, die durch Aufschmelzlöten an das Stromzuführungsfeld 64 der Fig. 4 angelötet ist. Die Verbindungen 78-80 (Fig. 7) erstrecken sich von der Erdungsplatte 74 und der Stromverbindungsplatte 76 durch den Körper 73 zu geeigneten Kontakten auf der integrierten Chipplatte 82, die im Hohlraum des Gehäuses oder Körpers 73 montiert ist.
Wie in Fig. 8 gezeigt, ist eine ringförmige Eindrückung 84 im Körper 73 gegenüber einer ähnlichen Eindrückung 76 in dem Substrat 54 der Schaltungsplatte 26 oder 28 (Fig. 4) gebildet und dient dazu, das Lot daran zu hindern, über den Spalt zwischen der Grundplatte 74 und dem Stromverbinder 76 zu fließen.
Fig. 6 zeigt die Einzelheiten der Chipplatte 82 und ihrer Verbindungen mit den Verbindungspadsätzen 72. Die Platte 82 trägt in ihrem Mittelpunkt einen Prozessor, einen Speicher oder eine andere Funktionsschaltung 88, die statisch und dynamisch mittels von Multiplexern und elektronischen Schaltern konfiguriert sein kann, um Daten von einem ausgewählten Satz von Verbindungspadsätzen 72 zu empfangen, eine Computerfunktion auszuführen und Daten durch den gleichen oder einer anderen ausgewählten Satz von Verbindungspadsätzen 72 auszusenden. Wenn die Schaltung 88 nur als ein Übertragungsweg für die Daten ohne Ausführung einer computermäßigen Funktion dienen, können Multiplexer in der Schaltung 88 vorgesehen sein, um die Daten direkt von einem Satz der Verbindungspadsätze 72 zu einem anderen Satz mit minimaler Verzögerung weiterzureichen. Die Art und Weise, in welcher dies durchgeführt wird, wird im einzelnen in der Beschreibung zu Fig. 11 erläutert. In der bevorzugten Ausführungsform der Erfindung enthält jeder Verbindungspadsatz 72 drei Kontakte 42 (Fig. 5), von denen einer ankommende Hochgeschwindigkeitsdaten behandelt, der andere abgehende Hochgeschwindigkeitsdaten und der dritte bidirektionale Konfigurationssignale niedriger Geschwindigkeit.
Die Funktionsschaltung 88 wird von einer Spannungsimpedanzschnittstelle 90 umgeben, welche Kontakte 92 für den langsamen statisch konfigurierten Eingang/Ausgang 94 der Fig. 11 sowie eine Hochgeschwindigkeitsdatenschnittstelle 96 aufweist, die als Dateneingang/-Ausgang 68, 100 der Fig. 11 dient. Die Hochgeschwindigkeitsdatenschaltung führt Takt- und Datensignal gleichzeitig für jeden Verbindungspadsatz 72 (bei dem die Pfeile die Richtung der Signalbahn angeben), die Schnittstelle 96 führt einen entsprechenden Satz von Kontakten einschließlich eines Eingangskontakts 102 und eines Ausgangskontakts 104. Gemäß einem Aspekt der Erfindung trägt die Schnittstelle 96 auch ein serialisierendes Schieberegister 106 und ein deserialisierendes Schieberegister 108 für jeden Satz der Zwischenverbindungen 72. Wenn die Funktionsschaltung 88 eine parallele Vorrichtung darstellt, wie dies gewöhnlich in hochdichten Hochleistungssystemen der Fall sein würde, ermöglicht die Serialisierung der Chip-zu-Chip-Verbindungen, die Anzahl der Verbindungsfelder 82 in jedem Satz der Zwischenverbindungen 92 auf eine handhabbare Anzahl zu verringern, und zwar in Anbetracht der kleinen physikalischen Größe jedes Chipträgers 36.
Für Hochleistungsvorrichtungen ist es wünschenswert, mindestens die Hochgeschwindigkeitsschnittstelle 96 und möglicherweise die Funktionsschaltung 88 aus Galliumarsenid allein herzustellen, oder aus Galliumarsenid, das auf einer Siliziumbasis aufgewachsen ist. Das Silizium sorgt für einen besseren thermischen Weg für die Wärmeübertragung aus der Schaltungsplatte 82 hinaus. Für langsamere Vorrichtungen würde jedoch Silizium allein zufriedenstellendes Material darstellen.
Gemäß konventioneller Ausbildung von integrierten Schaltungschips sind die Leitungen 110, welche schematisch in Fig. 6 dargestellt sind, in einem Leitungsrahmen 112 (Fig. 8) einbezogen, der mit der Chipplatte 82 und dem Trägerkörper 73 mittels eines konventionellen Bondierungszusammensetzverfahrens zusammengebaut worden ist. Eine Trenneinrichtung 114 (Fig. 7) und eine Kappe 116 komplettieren den Zusammenbau des Chipträgers 36.
Fig. 9 und 10 stellen den Zusammenbau der Chipträger 36 in das Mosaik 34 dar. Die Träger 36 werden in das Mosaik 34 wie in Fig. 10 gezeigt plaziert, und zwar mit einem Spalt von ungefähr 0,1 mm zwischen den Elementen, um die Überprüfung der Lotverbindungen zu ermöglichen. Unter jedem Satz der Verbindungsfpadätze 72 ist die Erdungsebene 58 ausgeschnitten, wie bei 117 in Fig. 9 dargestellt, um den mit Lot bedeckten elektrisch isolierten Mikrostreifen 38 zu bilden. Wenn die Träger 36 an Ort und Stelle sind und das Modul 22 aufschmelzgelötet wird, steigt das Lot der Streifen 38 in dem zylindrischen Rohr 40 nach oben, welches durch die sich gegenüberstehenden Verbindungspads 42 gebildet wird, und verbindet diese sowohl physikalisch als auch elektrisch miteinander. Gleichzeitig werden die Trägergrundplatte 74 und die Stromverbindungsplatte 76 mechanisch und elektrisch mit der Erdungsebene 58 bzw. dem Stromfeld 64 der Schaltungsplatte 26 oder 28 verbunden, wie in Fig. 8 zu sehen ist.
Fig. 11 zeigt in Blockform die Organisation jedes Chips 82. Gemäß der Erfindung umfaßt der Betrieb des Moduls 22 sowohl eine statische als auch eine dynamische Auswahl der Konfiguration jedes Chips 82. Langsame statisch konf igurierte Auswahlsignale werden jedem Chip 82 durch seine sechs Kontakte 92 (Fig. 6) zugeführt. Diese Signale errichten die grundlegende Konfiguration des Mosaiks 34 (gewöhnlich während des Anlaufs beim Leistungsstart von einer bekannten Schnittstelle durchgeführt), und zwar durch Definieren von Wegen, welchen die Datensignale folgen, wenn sie durch das Mosaik 34 fortschreiten. Unter anderem ermöglicht diese Anordnung, die statische Konfiguration des Mosaiks 34 von Zeit zu Zeit zu ändern, um Daten um ein beliebiges Chip 82 herum zu leiten, welches fehlerhaft sein kann, ohne daß das betreffende Modul 22 außer Dienst genommen wird. Die dynamische Konfiguration des Chips 82 wird durch die empfangenen Hochgeschwindigkeitsdaten selbst ausgeführt. Jeder der sechs Eingangskontakte 102 der Schnittstelle 96 (Fig. 6) ist mit dem Dateneingang 68 der Fig. 11 mit einem separaten Empfänger 122 verbunden, der mit einem der deserialisierenden Schieberegister 108 oder einem der Treiber 142 verbunden werden kann, um die Funktionsschaltung 88 über die Multiplexer 124 zu umgehen. Die Multiplexer 124 sind statisch durch die Rekonfigurationssteuerung 126 über Leitungen 128 konfiguriert. Die Schieberegister 108 sind durch die Steuerung 126 über die Leitungen 130 statisch konfiguriert, und die auf diesen empfangene Daten werden wiederum zum dynamischen Betrieb der Steuerung 126 über die Leitungen 132 benutzt.
Die Funktionsschaltung 88 kann sowohl dynamisch als auch statisch konfiguriert sein, und zwar durch die Steuerung 126 über die Leitung 134, um die Betriebsarchitektur der Schaltung 88 wie gewünscht zu ändern. Am Ausgang der Schaltung 88 wechselwirken die serialisierenden Register 106 mit der Steuerung 126, wie auch die Schieberegister 108, jedoch über die Leitung 136 bzw. 138 für statische und dynamische Konfiguration. Die Ausgangsmultiplexer 140 sind über die Steuerung 126 über die Leitungen 141 statisch konfiguriert, um ein gegebenes serialisierendes Register 106 oder einen Empfänger 122 mit einem Ausgangstreiber 142 zu verbinden, der einem Ausgangskontakt 104 (Fig. 6) der Ausgangsschnittstelle 100 zugeordnet ist (oder mit einem der Multiplexer 124 der Fig. 11 zum Wiedereintritt in die Funktionsschaltung 88 verbunden ist).
Es ist ersichtlich, daß die vorliegende Erfindung ein Verpackungsschema vorsieht, welches die kostengünstige Herstellung und Unterhaltung von hochkomplexen Hochleistungsvorrichtungen niedriger Stromaufnahme ermöglicht, welches nur eine kleine Anzahl von einfachen, billigen, standardisierten Komponenten erforderlich macht, die schnell in jede gewünschte Form durch Software allein konfiguriert werden können. In einem anderen Aspekt schafft die Erfindung ein Kommunikationsschema und eine Hochleistungsprozessorarchitektur, die alle auf der Steuerung der Konfiguration von vielfachen standardisierbaren Chips durch Softwaretechniken basieren. Gleichzeitig beseitigt das System der Erfindung das Problem der Datenverzerrung und -verzögerung (Bitversatz) in VLSI-Vorrichtungen durch Fortlassen von Leitungen zwischen Chipträgern, und macht die mit dem erfindungsgemäßen System aufgebauten Vorrichtungen leicht zum Testen und Reparieren, manchmal sogar ohne diese aus dem Dienst zu nehmen.
Die leitungslose Architektur des Moduls der Erfindung ermöglicht eine Stromreduktion bis zu 90 % pro Chip, während der Fortfall der Zwischenverbindungstreiber, Empfänger und Bondfelder in der Größenordnung von 55 % des normalerweise erforderlichen Chipraums einspart. Die Fähigkeit des Chipträgers, bis zu 1,5 Watt pro Chip aufzunehmen, ist deshalb zur Aufnahme von Chips passend, die sonst 7 bis 10 Watt oder selbst bis zu 15 Watt Wärme in die Umgebung abgeben würden.

Claims

1. Leitungsloses Verbindungssystem für integrierte Schaltungen, mit folgenden Merkmalen:

a) ein Substrat (54,56) zur Stützung von Chipträgern (36), und

b) eine Mehrzahl von Chipträgern (36), die einander benachbart auf dem Substrat (54,56) montiert sind, wobei jeder der Träger (36) folgendes umfaßt:

i) einen Trägerkörper (73) mit einer solchen geometrischen Gestalt, daß die Träger (36) auf dem Substrat (54,56) zur Bildung eines Mosaiks (34) angeordnet werden können,

ii) Verbindungsfelder (42), die am Rand des Körpers (73) so angeordnet sind, daß, wenn die Träger (36) in dem Mosaik (34) angeordnet sind, das jeweilige Verbindungsfeld (42) einem entsprechenden benachbarten Verbindungsfeld (42) eines anderen Trägers (36) des Mosaiks (34) unmittelbar benachbart ist,

iii) ein auf den Trägerkörper (73) montiertes integriertes Schaltungschip (82),

iiii) das Chip (82), der Träger (36) und das Mosaik (34) sind so konfiguriert, daß das Chip (82) von einem Chip (82) eines benachbarten Trägers (36) in dem Mosaik (34) über die Verbindungsfelder (42) selektiv Daten übertragen und empfangen kann, wobei unmittelbar zueinander benachbarte Verbindungsfelder (42) miteinander ohne Anwendung von zwischentretenden Drähten oder Leitungen von dem Träger (36) elektrisch miteinander verbunden sind.

2. System nach Anspruch 1, bei dem die Schaltungsplatte (26) als das Substrat (54,56) verwendet wird, welches mindestens eine leitende Erdungsebene (58) und eine leitende Stromebene (62) aufweist, die über eine Isolierschicht (54) voneinander getrennt sind, wobei die Stromebene (62) elektrisch mit einem ersten Teil (76) auf der Unterseite des Chipträgers (36) verbunden ist und die Erdungsebene (58) mit einem zweiten Teil (74) auf der Unterseite des Chipträgers elektrisch in Verbindung steht.

3. System nach Anspruch 2, bei dem der erste Teil (76) von dem zweiten Teil (74) umgeben ist.

4. System nach Anspruch 2 oder 3, bei welchem das Material der Isolierschicht (54) und das Material des Chipträgerkörpers (73) Aluminiumnitrid ist.

5. System nach einem der Ansprüche 2 bis 4, bei dem die Schaltungsplatte (26) eine zweite leitende Erdungsplatte (60) aufweist, die von der Stromebene (62) über eine zweite isolierte Schicht (56) auf der entgegengesetzten Seite der Stromebene (62) von der erstgenannten Erdungsplatte (58) und einer elektrisch leitenden Wärmesenke (30) getrennt ist, die an die zweite Erdungsebene (60) leitend gebondet (geschweißt-gelötet) ist.

6. System nach Anspruch 5, bei welchem die Erdungsebenen (58,60) elektrisch durch die Isolierschichten (54,56) hindurch mtieinander verbunden sind.

7. System nach Anspruch 5 oder 6, bei welcher die Wärmesenke (30) ein Wellblech aus wärmeleitenden Material umfaßt, wobei das Wellblech gegeneinander versetzte längliche Öffnungen (32) aufweist, um unterschiedliche Wärmeausdehnungskoeffizienten der Wärmesenke (30) und des Substrates (54,56) zu kompensieren.

8. System nach einem der Ansprüche 2 bis 7, bei welchem die ersten und zweiten Teile (76,74) eine Erdungsplatte (74) bzw. eine Stromverbindungsplatte (76) darstellen, die von dem Körper (73) auf dessen Unterseite getragen werden und mit dem Chip (82) verbunden sind, wobei die Erdungsplatte (74) und die Stromverbindungsplatte (76) auch mechanisch mit der Erdungsebene (58,60) bzw. der Stromebene (62) verbunden sind.

9. System nach einem der Ansprüche 1 bis 8, bei welchem die Chipträger (36) eine geometrische Gestalt und eine Anordnung der Verbindungsfelder aufweisen, daß ihre Orientierungen in dem Mosaik (34) gleichwertig sind.

10. System nach Anspruch 9, bei welchem die Chipträger (36) hexagonal ausgebildet sind und die Verbindungsfelder (42) als Sätze (72) in der jeweiligen Seitenmitte des Hexagons angeordnet sind.

11. System nach Anspruch 9, bei dem die Chipträger (36) rechteckförmig sind und jeder Träger zwei Sätze von Verbindungsfeldern (42) auf der jeweilig langen Seite und einen Satz von Verbindungsfeldern (42) auf der jeweiligen kurzen Seite aufweist.

12. System nach Anspruch 9, bei welchem die Chipträger (36) quadratisch sind und jeder Träger zwei Sätze von Verbindungsfeldern (42), angeordnet auf seiner jeweiligen Seite, aufweist.

13. System nach Anspruch 9, in welchem die Chipträger (36) quadratisch sind und jede Träger einen Satz von Verbindungsfeldern (42), angeordnet in der Mitte der jeweiligen Seite, aufweist.

14. System nach einem der Ansprüche 1 bis 13, bei welchem der Körper (73) aus Aluminiumnitrid besteht.

15. System nach einem der Ansprüche 1 bis 14, bei welchem die Verbindungsfelder (42) als leitende, im wesentlichen halbzylindrische Vertiefungen ausgebildet sind, die individuell mit dem Chip (82) in der Peripherie des Trägerkörpers (73) verbunden sind.

16. System nach Anspruch 15, bei welchem zur elektrischen Verbindung von benachbarten, Paare bildenden Verbindungsfeldern (42) das Substrat (54,56) mit Lot beschichtete isolierenden Mikrostreifen (38) trägt, die sich jeweils über das Paar der Verbindungsfelder (42) erstrecken, so daß beim Schwallöten oder flow soldering Lot in den von dem Paar der Anschlußfelder (42) gebildeten Raum aufsteigt und das Paar der Verbindungsfelder (42) elektrisch und mechanisch miteinander verbindet.

17. System nach einem der Ansprüche 1 bis 16, bei welchem das Chip (82)

i) eine Funktionsschaltung (88) und

ii) Schnittstelleneinrichtungen (90,96) umfaßt, welche die Funktionsschaltung (88) umgibt, um diese mit den Verbindungsfeldern (42) zu verbinden.

18. System nach Anspruch 17, bei, welchem die Funktionsschaltung (88) eine Zweirichtungsschaltung mit niedriger Geschwindigkeit und eine bidirektionale Datenschaltung hoher Geschwindigkeit umfaßt, die gleichzeitig Takt und Daten führt, und bei welcher die Schnittstelleneinrichtungen (90,96) eine Schnittstelle (90) niedriger Geschwindigkeit und eine Schnittstelle (96) hoher Geschwindigkeit umfassen.

19. System nach Anspruch 18, bei welchem die Schnittstelle (96) hoher Geschwindigkeit Schieberegister (106,108) umfaßt, um Daten in und aus der Serienform zu bringen.

20. System nach Anspruch 18 oder 19, bei welchem die Schnittstelle (96) hoher Geschwindigkeit aus der Gruppe folgender Materialen besteht: Galliumarsenid, Galliumarsenid auf Silicium und Silicium.

21. System nach einem der Ansprüche 17 bis 20, bei welchem die Funktionsschaltung (88) aus einem Material besteht, das aus folgender Gruppe ausgewählt ist: Galliumarsenid, Galliumarsenid auf Silicium und Silicium.

22. System nach Anspruch 1, in welchem das Chip (82) folgendes umfaßt:

i) eine Funktionsschaltung (88) und

ii) Konfigurationseinrichtungen (90,96) zum selektiven Schalten in der Funktionsschaltung (88), und zwar in Abhängigkeit von externen Konfigurationssignalen, zum Empfang und zur Sendung von Konfigurations- und Datensignalen von und zu ausgewählten Verbindungsfeldern (42).

23. System nach Anspruch 22, bei welchem die Konfigurationseinrichtungen (90,96) statische Konfigurationseinrichtungen (90,94) umfassen, um das Chip (82) in Abhängigkeit von Konfigurationssignalen niedriger Geschwindigkeit zu konfigurieren, und dynamische Konfigurationseinrichtungen (96), um das Chip in Abhängigkeit von Datensignalen hoher Geschwindigkeit zu konfigurieren.

24. System nach Anspruch 22 oder 23, bei welchem die Konfigurationseinrichtungen (90,96) die zusätzliche Fähigkeit der Konfigurierung der Schaltkreise der Funktionsschaltung (88) aufweist, um deren Betriebscharakteristiken zu ändern.

25. System nach Anspruch 1, in welchem die Chips (82) parallele Ein- und Ausgänge aufweisen und die Chips (82) Serienbildungs-/Auflösungs-Schaltungseinrichtungen (106,108) umfassen, um die parallelen Ein- und Ausgangssignale in serielle Ein- und Ausgangssignale auf einzelner Leitung an den Verbindungsfeldern (42) umzuwandeln.

26. Integriertes Schaltungsmodul (22) mit folgenden Merkmalen:

a) ein Verbindungssystem gemäß einem der Ansprüche 1 bis 25, bei welchem das Substrat eine erste Schaltungsplatte (26) darstellt,

b) Verbindungsblöcke (50,52) zur Verbindung des Mosaiks (34) mit der Außenwelt und

c) Verbindungseinrichtungen (42,44) zur Verbindung des Mosaiks (34) mit den Verbinderblöcken (50,52).

27. Modul (22) nach Anspruch 26, mit den weiteren Merkmalen:

d) eine zweite Schaltungsplatte (28), die parallel und im wesentlichen mit gleicher Abmessung zu der erten Schaltungsplatte (26) ausgebildet ist, und

e) eine Wärmesenke (30), welche die Schaltungsplatten (26,28) mechanisch und elektrisch miteinander verbindet.

28. Modul (22) nach Anspruch 27, bei welchem die Wärmesenke (30) aus einem gewellten Material gebildet ist, so daß Kühlflüßigkeit entlang der Wellungen fließen kann, und wobei das gewellte Material ineinandergreifend-gegeneinander versetzte Schlitze (32) aufweist, die Öffnungen quer zu den Wellungen bilden.

29. Modul (22) nach einem der ansprüche 26 bis 28, bei welchem die Verbindungsblöcke (50,52) faseroptische Steckverbinder (46) für Hochgeschwindigkeitssignale und elektrische Steckverbinder (48) für Niedriggeschwindigkeitssignale umfassen.

30. Modul (22) nach Anspruch 29, bei welchem die elektrischen Steckverbinder (48) an einem Ende des Moduls (22) als Stecker (23) und an der anderen Seite als Dosen (21) ausgebildet sind, so daß die Module (22) mit ihren Ende ineinander gesteckt werden können.

31. Modul (22) nach einem der Ansprüche 26 bis 30, bei welchem die Verbindungseinrichtungen (42,44) einen Treiberstreifen (44) umfassen, der mit einer Mehrzahl der Chipträger (36) leitungslos verbunden ist, wobei der Treiberstreifen (44) Treiber für Außenweltverbindungen der Verbinderblöcke (50,52) umfaßt.

32. Modulare integrierte Schaltungseinrichtung umfassend ein Modulgestell (20) mit einer Rückseitenebene (24) und einer Vielzahl von Modulen (22) nach einem der Ansprüche 26 bis 31, worin die Rückseitenebene (24) Verbindungseinrichtungen zur Verbindung eines jeweiligen Verbindungsblockes (42) eines ausgewählten Moduls mit einem geeigneten Verbindungsblock (52) eines anderen ausgewählten Moduls aufweist.

33. Vorrichtung nach Anspruch 32, worin das Modul (22) ein Ende (25) auf der Gegenseite zu der Rückseitenebene (24) aufweist, und die Enden (25) mit Verbindungsblöcken (50) versehen sind.

34. Verfahren der Bildung von komplexen integrierten Schaltungsvorrichtungen hoher Leistung aus standardisierbaren Bauteilen gemäß einem der Ansprüche 26 bis 31, mit folgenden Schritten:

a) eine Mehrzahl von Chipträgern (36), welche softwarenmäßig konfigurierbare integrierte Schaltungschips (82) tragen, werden auf einem gemeinsamen Substrat (54,56) in ein leitungsloses Mosaik (34) zusammengesetzt, und

b) die Chips (82) werden durch elektronische Signale zur Bildung einer integrierten Schaltung mit sehr großem Ausmaß konfiguriert.

35. Verfahren nach Anspruch 34, in welchem die Chips (82) im wesentlichen identisch sind.

36. Verfahren nach Anspruch 35, in welchem die Schnittstellen der Chips (82) aus einer kleinen Auswahl von standardisierten Chips ausgewählt sind.