DE3840225A1

DE3840225A1 - Test structure and method for measuring the dynamic loading of transistors contained in an integrated circuit

Info

Publication number: DE3840225A1
Application number: DE19883840225
Authority: DE
Inventors: Werner Dipl Phys Dr Weber
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-11-29
Filing date: 1988-11-29
Publication date: 1990-05-31
Also published as: DE3840225C2

Abstract

The test structure for measuring the dynamic loading contains a ring oscillator (2), an amplifier output stage (3) and an integrated circuit in which the transistors to be tested (N1, N2, N3, N4, P1, P2, P3, P4) are contained. The ring oscillator (2) and the amplifier output stage (3) generate an alternating voltage with which the integrated circuit is loaded. After a predetermined loading time, the transistors (P1, P2, P3, P4, N1, N2, N3, N4) are individually characterised, the transistor to be tested being in each case polarised in the forward direction and all other transistors being polarised in the reverse direction. For this characterisation, a connecting point (5) is provided at the connection between the amplifier output stage (3) and the integrated circuit and test connections (M1, M2, M3) are provided at connections of the transistors to be tested (N1, N2, N3, N4, P1, P2, P3, P4) which are not otherwise accessible from the outside, for example via supply connections (4, VDD, VSS, 6). <IMAGE>

Description

Die Erfindung betrifft eine Teststruktur sowie ein Verfahren zur dynamischen Belastungsmessung von in einer integrierten Schaltung enthaltenen Transistoren.The invention relates to a test structure and a method for dynamic load measurement from in an integrated circuit contained transistors.

Es ist seit langem bekannt, daß die Lebensdauer von integrierten Schaltungen dadurch begrenzt wird, daß sich die Eigenschaften der darin enthaltenen Transistoren im Laufe der Zeit ändern. Insbesondere ist das Problem der Degradation durch heiße Ladungs träger in MOS-Transistoren bekannt. Um Aussagen über das voraus sichtliche Verhalten von MOS-Transistoren machen zu können, werden Teststrukturen, die Transistoren desselben Typs wie die integrierte Schaltung enthalten, statischer Belastung unterzogen. Anschließend werden die Transistoren charakterisiert. Mit Hilfe von Extrapolationsverfahren, die z.B. aus C. Hu et al., IEEE Trans. Electron Devices, vol. ED-32, pp. 375-385, 1985, W. Weber et al., 1986 IEDM Digest, pp. 390-393 bekannt sind, wird auf die reale Betriebsspannung extrapoliert. Es hat sich ge zeigt, daß dynamisch belastete Transistoren in bestimmten Fäl len eine höhere Degradation aufweisen (s. W. Weber et al., IEEE Electron Device Lett. vol EDL-5, pp. 518-520, 1984), als durch die oben zitierten Berechnungsverfahren vorausgesagt wird. Um realistische Voraussagen über die zu erwartende Degradation zu erhalten, sind daher dynamische Belastungsmessungen unumgänglich.It has long been known that the lifespan of integrated Circuits is limited in that the properties of the transistors it contains change over time. In particular, the problem of hot charge degradation carrier known in MOS transistors. To make statements about that ahead to be able to make visible behavior of MOS transistors, become test structures, the transistors of the same type as the integrated circuit included, subjected to static load. The transistors are then characterized. With help of extrapolation processes, e.g. from C. Hu et al., IEEE Trans. Electron Devices, vol. ED-32, pp. 375-385, 1985, W. Weber et al., 1986 IEDM Digest, pp. 390-393 are known extrapolated to the real operating voltage. It has happened shows that dynamically loaded transistors in certain cases len show a higher degradation (see W. Weber et al., IEEE Electron Device Lett. vol EDL-5, pp. 518-520, 1984), as by the calculation method cited above is predicted. Around realistic predictions about the expected degradation received, dynamic load measurements are therefore essential.

Dynamische Belastungen werden bisher an Einzeltransistoren durch geführt. Dafür werden je Transistor zwei Pulsgeneratoren benötigt. Eine Parallelbelastung an mehreren Transistoren wird damit sehr aufwendig.Up to now, dynamic loads have been applied to individual transistors guided. Two pulse generators are required for each transistor. A parallel load on several transistors is very important complex.

Bei früheren Technologiegenerationen waren die Bewertungsspiel räume größer, als es bei den derzeit in Entwicklung befindlichen der Fall ist. Bei diesen ist es wichtig, schnell präzise Aus sagen über das Degradationsverhalten zu bekommen.With previous technology generations, the valuation game was rooms larger than the ones currently under development the case is. With these it is important to quickly get precise say about the degradation behavior to get.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Test struktur und ein Verfahren anzugeben, mit denen ein möglichst realistischer Testbetrieb von Transistoren einer integrierten Schaltung möglich ist.The invention is therefore based on the object of a test structure and a procedure to specify a possible realistic test operation of an integrated transistor Circuit is possible.

Die Aufgabe wird erfindungsgemäß gelöst durch eine Teststruktur zur dynamischen Belastungsmessung von in einer integrierten Schaltung enthaltenen Transistoren mit folgenden Merkmalen:According to the invention, the object is achieved by a test structure for dynamic load measurement of in an integrated Circuit contained transistors with the following features:

a) es sind ein Ringoszillator und eine Verstärkerendstufe vorge sehen, die eine Wechselspannung erzeugen,a) there are a ring oscillator and an amplifier output stage see that generate an AC voltage
b) der Ausgang des Ringoszillators ist über die Verstärkerend stufe mit einem Eingang der integrierten Schaltung verbunden,b) the output of the ring oscillator is over the amplifier end stage connected to an input of the integrated circuit,
c) an der Verbindung zwischen der Verstärkerendstufe und dem Eingang ist eine Anschlußstelle von außen vorgesehen,c) on the connection between the amplifier output stage and the Entrance is provided from the outside,
d) in der integrierten Schaltung sind Meßanschlüsse vorgesehen, die mit solchen Anschlüssen von zu testenden Transistoren leitend verbunden sind, die nicht über andere Anschlüsse von außen zugänglich sind,d) measuring connections are provided in the integrated circuit, those with such connections of transistors to be tested are connected conductively, which do not have other connections from are accessible from outside
e) es sind Unterbrechungstransistoren vorgesehen, mit denen die Meßanschlüsse von der integrierten Schaltung abtrennbar sind,e) there are interrupt transistors with which the Measuring connections can be separated from the integrated circuit are,
f) die Unterbrechungstransistoren sind so dimensioniert, daß sie bei der Messung keinen Spannungsabfall bewirken und daß die Überlappungskapazität klein gegen die interne Kapazität der integrierten Schaltung ist.f) the interrupt transistors are dimensioned so that they do not cause a voltage drop during the measurement and that the overlap capacity is small compared to the internal Integrated circuit capacity is.

Wesentlich in der Erfindung ist, daß der Ringoszillator und die Verstärkerendstufe, mit denen die Wechselspannung zur Belastung der integrierten Schaltung erzeugt wird, unabhängig von der zu testenden integrierten Schaltung sind. Dadurch kann der Ring oszillator unabhängig von der integrierten Schaltung so ausge legt werden, daß die erzeugte Wechselspannung eine Belastung unter möglichst realistischen Bedingungen erlaubt.It is essential in the invention that the ring oscillator and the Amplifier output stage, with which the AC voltage to the load of the integrated circuit is generated regardless of the are testing integrated circuit. This allows the ring oscillator so regardless of the integrated circuit be placed that the generated AC voltage is a burden allowed under realistic conditions.

Damit während der Belastung definierte Verhältnisse vorherrschen, werden die Meßanschlüsse für die Dauer der Belastung mit Hilfe der Unterbrechungstransistoren von der integrierten Schaltung entkoppelt. Die Dimensionierung der Unterbrechungstransistoren stellt sicher, daß bei der Charakterisierung der einzelnen Transistoren nach der Belastung die Meßwerte durch die Anwesen heit der Unterbrechungstransistoren nicht verfälscht werden.So that defined conditions prevail during the load, the measuring connections for the duration of the load with the help the interrupt transistors from the integrated circuit decoupled. The dimensioning of the interrupt transistors ensures that when characterizing the individual Transistors after loading the measurements through the property interruption transistors cannot be falsified.

Der Ringoszillator, die Verstärkerendstufe und die integrierte Schaltung können in einem Substrat integriert enthalten sein. Das erlaubt, bei der Herstellung von integrierten Schaltungen auf einer Siliziumscheibe auf derselben Siliziumscheibe die Teststruktur mit herzustellen. Das heißt, daß eine integrierte Schaltung auf der Siliziumscheibe gemäß der Erfindung mit einem Ringoszillator und einer Verstärkerendstufe verbunden wird. Diese Teststruktur wird dann zur Belastungsmessung und zur Charakterisierung der in der integrierten Schaltung enthaltenen Transistoren nach vorgegebenen Belastungszeiten verwendet. An hand der Ergebnisse lassen sich zuverlässige Voraussagen über das Langzeitverhalten der übrigen integrierten Schaltungen auf der Siliziumscheibe machen, da die getestete integrierte Schaltung im gleichen Arbeitsgang hergestellt wurde.The ring oscillator, the amplifier output stage and the integrated Circuitry can be integrated into a substrate. This allows for the manufacture of integrated circuits on a silicon wafer on the same silicon wafer Manufacture test structure with. That is, an integrated Circuit on the silicon wafer according to the invention with a Ring oscillator and an amplifier output stage is connected. This test structure is then used for load measurement and Characterization of those contained in the integrated circuit Transistors used after specified loading times. On The results can be used to make reliable predictions the long-term behavior of the other integrated circuits make on the silicon wafer since the tested integrated Circuit was produced in the same operation.

Es liegt im Rahmen der Erfindung, als integrierte Schaltung eine Inverterkette zu verwenden. In der Inverterkette ist zwischen je zwei benachbarten Invertern je eine Leiterbahn vor gesehen, die den Ausgang des einen Inverters mit dem Eingang des anderen Inverters verbindet. Jede dieser Leiterbahnen ist über eine leitende Verbindung mit einem Meßanschluß verbunden. In jeder leitenden Verbindung ist ein MOS-Transistor vorgesehen, mit dem die Verbindung unterbrochen werden kann. Die MOS- Transistoren dienen dazu, die Meßeinrichtungen, die mit dem Meß anschluß verbunden sind, während der Belastung von der integrierten Schaltung abzutrennen. Dadurch werden für die Belastung defi nierte Verhältnisse geschaffen.It is within the scope of the invention as an integrated circuit to use an inverter chain. In the inverter chain is one conductor track each between two neighboring inverters seen the output of one inverter with the input of the connects other inverters. Each of these traces is over a conductive connection connected to a measuring connection. In a MOS transistor is provided for each conductive connection, with which the connection can be interrupted. The MOS Transistors serve the measuring devices that are connected to the measuring are connected during load by the integrated Disconnect circuit. This will defi for the load created relationships.

Zur dynamischen Belastungsmessung wird die integrierte Schaltung während einer vorbestimmten Zeitdauer mit der von Ringoszillator und Verstärkerendstufe erzeugten Wechselspannung belastet. Während der Belastung ist die Verbindung zu den Meßanschlüssen unterbrochen. Nach Beendigung der Belastung werden die zu testen den Transistoren einzeln charakterisiert, wobei jeweils der zu testende Transistor in Durchlaßrichtung und alle anderen Tran sistoren in Sperrichtung betrieben werden.The integrated circuit is used for dynamic load measurement for a predetermined period of time with that of the ring oscillator and amplifier output stage generated AC voltage. The connection to the measuring connections is made during the load interrupted. After the stress has ended, they will be tested characterized the transistors individually, with each of the Forward testing transistor and all other tran Sistors are operated in the reverse direction.

Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.Further refinements of the invention result from the rest Claims.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels näher erläutet.The invention is described below using an exemplary embodiment explained in more detail.

In Fig. 1 ist eine erfindungsgemäße Teststruktur dargestellt, die als integrierte Schaltung eine vier n-Kanal- und p-Kanal-Tran sistoren enthaltende Inverterkette aufweist.In Fig. 1, a test structure according to the invention is shown, which has an inverter chain containing four n-channel and p-channel transistors as an integrated circuit.

In Fig. 2 ist die relative Drainstromänderung als Funktion der Belastungszeit dargestellt.In FIG. 2, the relative change in drain current as a function of loading time.

Es ist ein Ringoszillator 2 vorgesehen. Der Ringoszillator 2 ist für eine Frequenz von z.B. 25 MHz dimensioniert. Diese Fre quenz beschleunigt die Degradationsvorgänge ungefähr um einen Faktor 2 bis 5 gegenüber dem realen Betrieb. Über eine Ver stärkerendstufe 3 ist der Ausgang des Ringoszillators 2 mit dem Eingang 4 der integrierten Schaltung verbunden. Mit der Ver stärkerendstufe 3 wird dafür gesorgt, daß für die Belastung genügend Leistung zur Verfügung steht. Zwischen dem Ausgang der Verstärkerendstufe 3 und dem Eingang 4 ist eine Anschlußstelle 5 vorgesehen, über die von außen eine Spannung angelegt oder ein Strom gemessen werden kann.A ring oscillator 2 is provided. The ring oscillator 2 is dimensioned for a frequency of, for example, 25 MHz. This frequency accelerates the degradation processes by a factor of 2 to 5 compared to real operation. Via a power amplifier 3 , the output of the ring oscillator 2 is connected to the input 4 of the integrated circuit. With the United power amplifier 3 ensures that enough power is available for the load. A connection point 5 is provided between the output of the amplifier output stage 3 and the input 4 , via which a voltage can be applied from the outside or a current can be measured.

Die integrierte Schaltung ist eine Inverter mit Komplementär kanal-Transistoren enthaltende Inverterkette. Der erste Inverter besteht aus einem ersten p-Kanaltransistor P 1 und einem ersten n-Kanaltransistor N 1. Der erste n-Kanaltransistor N 1 hat eine Weite von 5 µm. Der erste p-Kanaltransistor P 1 hat eine Weite von 10 µm. Der erste Inverter ist über eine Leiterbahn L 1 mit einem zweiten Inverter verbunden, der aus einem zweiten p-Kanaltransistor P 2 und einem zweiten n-Kanaltransistor N 2 besteht. Der zweite p-Kanaltransistor P 2 weist eine Weite von 20 µm auf, der zweite n-Kanaltransistor N 2 weist eine Weite von 10 µm auf. Der zweite Inverter ist über eine Leiterbahn L 2 mit dem dritten Inverter verbunden, der aus einem dritten p-Kanal transistor P 3 und einem dritten n-Kanaltransistor N 3 besteht. Der dritte p-Kanaltransistor P 3 hat eine Weite von 40 µm, der dritte n-Kanaltransistor N 3 hat eine Weite von 20 µm. Der dritte Inverter ist über eine Leiterbahn L 3 mit einem vierten Inverter verbunden, der aus einem vierten p-Kanaltransistor P 4 und einem vierten n-Kanaltransistor N 4 besteht. Der vierte p-Kanaltransistor P 4 weist eine Weite von 100 µm auf, der vierte n-Kanaltransistor N 4 weist eine Weite von 50 µm auf.The integrated circuit is an inverter with an inverter chain containing complementary channel transistors. The first inverter consists of a first p-channel transistor P 1 and a first n-channel transistor N 1 . The first n-channel transistor N 1 has a width of 5 μm. The first p-channel transistor P 1 has a width of 10 μm. The first inverter is connected via a conductor track L 1 to a second inverter, which consists of a second p-channel transistor P 2 and a second n-channel transistor N 2 . The second p-channel transistor P 2 has a width of 20 μm, the second n-channel transistor N 2 has a width of 10 μm. The second inverter is connected via a conductor track L 2 to the third inverter, which consists of a third p-channel transistor P 3 and a third n-channel transistor N 3 . The third p-channel transistor P 3 has a width of 40 μm, the third n-channel transistor N 3 has a width of 20 μm. The third inverter is connected via a conductor track L 3 to a fourth inverter, which consists of a fourth p-channel transistor P 4 and a fourth n-channel transistor N 4 . The fourth p-channel transistor P 4 has a width of 100 μm, the fourth n-channel transistor N 4 has a width of 50 μm.

Die erste Leiterbahn L 1 ist über eine erste leitende Verbindung V 1 mit einem ersten Meßanschluß M 1 verbunden. In der ersten leiten den Verbindung V 1 ist ein erster Unterbrechungstransistor U 1 vorgesehen, mit dem der erste Meßanschluß M 1 von der integrierten Schaltung abgetrennt werden kann. Die zweite Leiterbahn L 2 ist über eine zweite leitende Verbindung V 2 mit einem zweiten Meß anschluß M 2 verbunden. In der zweiten leitenden Verbindung V 2 ist ein zweiter Unterbrechungstransistor U 2 vorgesehen, mit dem der zweite Meßanschluß M 2 von der integrierten Schaltung abge trennt werden kann. Die dritte Leiterbahn L 3 ist über eine dritte leitende Verbindung V 3 mit einem dritten Meßanschluß M 3 verbunden. In der dritten leitenden Verbindung V 3 ist ein dritter Unterbrechungstransistor U 3 vorgesehen, mit dem der dritte Meßanschluß M 3 von der integrierten Schaltung abgetrennt werden kann. Über einen Wahlanschluß V _GG können die Unter brechungstransistoren U 1, U 2, U 3 so geschaltet werden, daß sie sperren bzw. durchlassen.The first conductor track L 1 is connected to a first measuring connection M 1 via a first conductive connection V 1 . In the first lead the connection V 1 , a first interrupt transistor U 1 is provided, with which the first measuring terminal M 1 can be separated from the integrated circuit. The second conductor track L 2 is connected via a second conductive connection V 2 to a second measuring connection M 2 . In the second conductive connection V 2 , a second interrupt transistor U 2 is provided, with which the second measuring connection M 2 can be separated from the integrated circuit. The third conductor track L 3 is connected via a third conductive connection V 3 to a third measuring connection M 3 . In the third conductive connection V 3 , a third interruption transistor U 3 is provided, with which the third measuring connection M 3 can be separated from the integrated circuit. Via an optional connection V _GG , the interruption transistors U 1 , U 2 , U 3 can be switched so that they block or pass.

Die Unterbrechungstransistoren U 1, U 2, U 3 werden so dimensioniert, daß sie einerseits keinen nennenswerten Spannungsabfall bei der Charakterisierung bewirken, daß andererseits aber die zu sätzliche durch die integrierte Schaltung zu treibende Über lappungskapazität klein gegen die interne Kapazität ist. In diesem Ausführungsbeispiel wird die Weite des Unterbrechungs transistors Ui, i = 1, 2, 3, gleich dem Vierfachen der Weite des entsprechenden n-Kanaltransistors Ni, i = 1, 2, 3, gewählt.The interruption transistors U 1 , U 2 , U 3 are dimensioned such that on the one hand they cause no significant voltage drop in the characterization, but on the other hand the additional overlap capacitance to be driven by the integrated circuit is small compared to the internal capacitance. In this embodiment, the width of the interruption transistor Ui , i = 1, 2, 3, equal to four times the width of the corresponding n-channel transistor Ni , i = 1, 2, 3, is selected.

Während der Belastung der integrierten Schaltung werden die Unterbrechungstransistoren U 1, U 2, U 3 so geschaltet, daß sie sperren. Dadurch sind die Meßanschlüsse M 1, M 2, M 3 von der integrierten Schaltung weitgehend entkoppelt und in der integrierten Schaltung herrschen definierte Verhältnisse vor.During the loading of the integrated circuit, the interrupt transistors U 1 , U 2 , U 3 are switched so that they block. As a result, the measuring connections M 1 , M 2 , M 3 are largely decoupled from the integrated circuit and defined conditions prevail in the integrated circuit.

Nach Ende der Belastung wird die Belastungsspannung abgeschaltet. Nun erfolgt die Charakterisierung der einzelnen Transistoren. Zur Charakterisierung stehen der Eingang 4, ein erster Versorgungs anschluß V _DD, ein zweiter Versorgungsanschluß V _SS, der Ausgang 6, sowie die Meßanschlüsse M 1, M 2, M 3 zur Verfügung.After the load has ended, the load voltage is switched off. The individual transistors are now characterized. To characterize the input 4 , a first supply connection V _DD , a second supply connection V _SS , the output 6 , and the measuring connections M 1 , M 2 , M 3 are available.

In diesem Beispiel sind die p-Kanaltransistoren P 1, P 2, P 3, P 4 in einer n-Wanne angeordnet, während das Substrat p-leitend ist. Zur Messung der linearen Kennlinien der einzelnen Tran sistoren wird die n-Wanne auf 3 Volt gelegt und das Substrat auf -2,5 Volt. Aus der Tabelle 1 ist zu entnehmen, wie die einzelnen zur Verfügung stehenden Anschlüsse in diesem Beispiel zu beschalten sind, um die Kennlinien der einzelnen Transistoren zu messen. In der Spalte "Transistor" ist derjenige Transistor vermerkt, dessen lineare Kennlinie gemessen wird. In der Zeile daneben finden sich für die einzelnen Anschlüsse die entsprech enden Spannungswerte. Ein Stern bedeutet, daß das Potential dieses Anschlusses von außen nicht bestimmt wird. V ₁<V ₂ bedeutet, daß die entsprechende Spannung von V ₁ bis V ₂ variiert wird.In this example, the p-channel transistors P 1 , P 2 , P 3 , P 4 are arranged in an n-well, while the substrate is p-conductive. To measure the linear characteristics of the individual transistors, the n-well is placed at 3 volts and the substrate at -2.5 volts. Table 1 shows how the individual connections available in this example are to be wired in order to measure the characteristics of the individual transistors. The transistor whose linear characteristic is measured is noted in the "transistor" column. The line next to it contains the corresponding voltage values for the individual connections. An asterisk means that the potential of this connection is not determined from the outside. V ₁ < V ₂ means that the corresponding voltage is varied from V ₁ to V ₂ .

Zur Messung der Substratströme bzw. der Ausgangskennlinien der einzelnen Transistoren wird die n-Wanne auf die Spannung gelegt, bis zu der maximal gemessen werden soll. Das Substrat wird auf -2,5 Volt gelegt. Die Spannungswerte, die zur Vermessung der einzelnen Transistoren an die entsprechenden Anschlüsse gelegt werden, sind der Tabelle 2 zu entnehmen. Dabei bedeutet VM die Spannung, bis zu der maximal gemessen werden soll. Ein Stern bedeutet, daß das Potential des entsprechenden Anschlusses von außen nicht bestimmt wird. V ₁<V ₂ bedeutet, daß die entsprech ende Spannung von V ₁ bis V ₂ variiert wird. In dieser Konfigura tion leitet nicht nur der zu charakterisierende Transistor, sondern auch noch der Transistor der anderen Polarität im vor stehenden Inverter. Für die Strommessung spielt das keine Rolle.To measure the substrate currents or the output characteristics of the individual transistors, the n-well is placed on the voltage up to which the maximum is to be measured. The substrate is placed at -2.5 volts. The voltage values that are applied to the corresponding connections for measuring the individual transistors can be found in Table 2. VM means the voltage up to which the maximum is to be measured. An asterisk means that the potential of the corresponding connection is not determined from the outside. V ₁ < V ₂ means that the corresponding voltage is varied from V ₁ to V ₂ . In this configuration, not only the transistor to be characterized is conducting, but also the transistor of the other polarity in the standing inverter. This doesn't matter for the current measurement.

Es ist zu bemerken, daß bei beiden Messungen der Wahlanschluß V _GG hochgelegt wird, das heißt, daß die Unterbrechungstransistoren U 1, U 2, U 3 leitend sind. Dadurch sind die Meßanschlüsse M 1, M 2, M 3 mit der integrierten Schaltung verbunden.It should be noted that the selection connection V _GG is raised in both measurements, that is to say that the interruption transistors U 1 , U 2 , U 3 are conductive. As a result, the measuring connections M 1 , M 2 , M 3 are connected to the integrated circuit.

In Fig. 2 sind relative Drainstromänderungen in Abhängigkeit der Belastungszeit für verschiedene Belastungsspannungen V auf getragen. Es sind die Stromänderungen bei V _DS (Spannung zwischen Drain und Source) = 0,1 Volt und V _GS (Spannung zwischen Gate und Source) = 3 Volt durch dynamische Belastung gezeigt. Durch Extra polation kann aus dieser Kurvenschar auf die Betriebsspannung von 5 Volt geschlossen werden. In Fig. 2, relative drain current changes as a function of the loading time for different loading voltages V are carried. The current changes at V _DS (voltage between drain and source) = 0.1 volts and V _GS (voltage between gate and source) = 3 volts due to dynamic loading are shown. The operating voltage of 5 volts can be inferred from this family of curves by extra polation.

Tabelle 1 Table 1

Tabelle 2 Table 2

Claims

1. Teststruktur zur dynamischen Belastungsmessung von in einer integrierten Schaltung enthaltenen Transistoren mit folgenden Merkmalen:

a) es sind ein Ringoszillator (2) und eine Verstärkerendstufe (3) vorgesehen, die eine Wechselspannung erzeugen,
b) der Ausgang des Ringoszillators (2) ist über die Verstärker endstufe (3) mit einem Eingang (4) der integrierten Schaltung verbunden,
c) an der Verbindung zwischen der Verstärkerendstufe (3) und dem Eingang (4) ist eine Anschlußstelle (5) vorgesehen,
d) in der integrierten Schaltung sind Meßanschlüsse (M 1, M 2, M 3) vorgesehen, die mit solchen Anschlüssen von zu testenden Transistoren leitend verbunden sind, die nicht über andere Anschlüsse von außen zugänglich sind,
e) es sind Unterbrechungstransistoren (U 1, U 2, U 3) vorgesehen, mit denen die Meßanschlüsse (M 1, M 2, M 3) von der integrierten Schaltung abtrennbar sind,
f) die Unterbrechungstransistoren (U 1, U 2, U 3) sind so dimensio niert, daß sie bei der Messung keinen Spannungsabfall be wirken und daß die Überlappungskapazität klein gegen die interne Kapazität der integrierten Schaltung ist.

1. Test structure for dynamic load measurement of transistors contained in an integrated circuit with the following features:

a) a ring oscillator ( 2 ) and an amplifier output stage ( 3 ) are provided, which generate an alternating voltage,
b) the output of the ring oscillator ( 2 ) is connected via the amplifier output stage ( 3 ) to an input ( 4 ) of the integrated circuit,
c) a connection point ( 5 ) is provided on the connection between the amplifier output stage ( 3 ) and the input ( 4 ),
d) measuring connections ( M 1 , M 2 , M 3 ) are provided in the integrated circuit, which are conductively connected to those connections of transistors to be tested which are not accessible from the outside via other connections,
e) interruption transistors ( U 1 , U 2 , U 3 ) are provided with which the measuring connections ( M 1 , M 2 , M 3 ) can be separated from the integrated circuit,
f) the interrupt transistors ( U 1 , U 2 , U 3 ) are dimensioned so that they have no voltage drop during measurement and that the overlap capacitance is small compared to the internal capacitance of the integrated circuit.

2. Teststruktur nach Anspruch 1, dadurch gekennzeichnet, daß der Ring oszillator (2), die Verstärkerendstufe (3) und die integrierte Schaltung in einem Substrat integriert enthalten sind.2. Test structure according to claim 1, characterized in that the ring oscillator ( 2 ), the amplifier output stage ( 3 ) and the integrated circuit are integrated in a substrate.

3. Teststruktur nach Anspruch 2, dadurch gekennzeichnet, daß die inte grierte Schaltung eine MOS-Schaltung ist und die zu testenden Transistoren MOS-Transistoren sind.3. Test structure according to claim 2, characterized in that the inte is a MOS circuit and the test circuit Transistors are MOS transistors.

4. Teststruktur nach Anspruch 3, dadurch gekennzeichnet, daß die inte grierte Schaltung eine Inverter mit Komplementärkanal-Transistoren enthaltende Inverterkette ist.4. Test structure according to claim 3, characterized in that the inte circuit an inverter with complementary channel transistors containing inverter chain.

5. Teststruktur nach Anspruch 4, gekennzeichnet durch folgenden Merkmale:

a) zwischen je zwei benachbarten Invertern der Inverterkette ist je eine Leiterbahn (L 1, L 2, L 3) vorgesehen, die den Aus gang des einen Inverters mit dem Eingang des anderen In verters verbindet,
b) jede Leiterbahn (L 1, L 2, L 3) ist über eine leitende Ver bindung (V 1, V 2, V 3) mit einem Meßanschluß (M 1, M 2, M 3) ver bunden,
c) in jeder leitenden Verbindung (V 1, V 2, V 3) ist als Unter brechungstransistor (U 1, U 2, U 3) ein MOS-Transistor vorgesehen, mit dem die Verbindung (V 1, V 2, V 3) unterbrechbar ist.

5. Test structure according to claim 4, characterized by the following features:

a) a conductor track ( L 1 , L 2 , L 3 ) is provided between each two adjacent inverters of the inverter chain, which connects the output of one inverter to the input of the other inverter,
b) each conductor track ( L 1 , L 2 , L 3 ) is connected via a conductive connection ( V 1 , V 2 , V 3 ) to a measuring connection ( M 1 , M 2 , M 3 ),
c) in each conductive connection ( V 1 , V 2 , V 3 ) a MOS transistor is provided as an interruption transistor ( U 1 , U 2 , U 3 ), with which the connection ( V 1 , V 2 , V 3 ) is interruptible.

6. Verfahren zur dynamischen Belastungsmessung von in einer integrierten Schaltung enthaltenen Transistoren mit Hilfe einer Teststruktur nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die inte grierte Schaltung während einer vorbestimmten Zeitdauer mit der von Ringoszillator (2) und Verstärkerendstufe (3) erzeugten Wechselspannung belastet wird und daß danach die zu testenden Transistoren (N 1, N 2, N 3, N 4, P 1, P 2, P 3, P 4) einzeln charakterisiert werden, wobei jeweils der zu testende Transistor leitet und alle anderen Transistoren sperren.6. A method for dynamic load measurement of transistors contained in an integrated circuit with the aid of a test structure according to one of claims 1 to 5, characterized in that the integrated circuit for a predetermined period of time with that of the ring oscillator ( 2 ) and amplifier output stage ( 3 ) AC voltage is loaded and that the transistors to be tested ( N 1 , N 2 , N 3 , N 4 , P 1 , P 2 , P 3 , P 4 ) are then individually characterized, the transistor to be tested conducting and all other transistors lock.