DE3839888A1

DE3839888A1 - DELAY OR RUN TIMING FOR AN INTEGRATED SEMICONDUCTOR CIRCUIT ARRANGEMENT

Info

Publication number: DE3839888A1
Application number: DE3839888A
Authority: DE
Inventors: Yohji Watanabe; Takashi Ohsawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-11-25
Filing date: 1988-11-25
Publication date: 1989-06-15
Also published as: DE3839888C2; US4943745A; JPH01137817A

Description

Die Erfindung betrifft eine Verzögerungs- oder Laufzeit schaltung (im folgenden meist als "Laufzeitschaltung" be zeichnet), vorzugsweise zur Verwendung bei integrierten Halbleiter-Schaltkreisanordnungen (ICs), wie dynamische Randomspeicher (dRAMs).The invention relates to a delay or transit time circuit (in the following mostly as "runtime circuit" be records), preferably for use with integrated Semiconductor circuit arrangements (ICs) such as dynamic Random memory (dRAMs).

IC-Anordnungen, wie dRAMs, enthalten allgemein eine Lauf zeitschaltung zur einwandfreien oder zweckmäßigen Ein stellung der internen Zeittakte (timings) zwecks Gewähr leistung einwandfrei synchronisierter Operationen zwischen den internen Schaltkreisteilen. Eine herkömmliche Lauf zeitschaltung ist so ausgelegt, daß sie einen Lade/Ent ladekreis, der mit einem Eingangssignal Φ 1 gespeist wird, einen Bezugsspannungsgenerator und einen Spannungskompa rator (oder -vergleicher) zum Erfassen der Potential differenz zwischen den beiden erstgenannten Elementen umfaßt. Wenn sich der Pegel des Eingangssignals Φ 1 z. B. vom (niedrigen) Pegel "L" auf den (hohen) Pegel "H" än dert, variiert das Kondensatorpotential des Lade/Entla dekreises entsprechend. Wenn eine an das variable Kon densatorpotential angekoppelte Knotenpunktspannung einer konstanten Bezugsspannung gleich wird, wird die Ausgangs spannung Φ 2 des Komparators invertiert. Es kann daher vorausgesetzt werden, daß das Eingangssignal Φ 1 um das Intervall (Laufzeit τ) zwischen der Einspeisung des Ein gangssignals und der Invertierung der Ausgangsspannung Φ 2 vom Komparator verzögert wird. Da diese Laufzeit τ durch zweckmäßige Auslegung der Schaltungskonstanten des Konden sators und von Widerständen beliebig oder willkürlich auf den gewünschten Wert bzw. Sollwert eingestellt wer den kann, läßt sich für jede IC-Anordnung auf den zweckmäßigen oder günstigen Wert einstellen.IC arrangements, such as dRAMs, generally contain a running time circuit for the correct or expedient setting of the internal timings (timings) in order to ensure perfectly synchronized operations between the internal circuit parts. A conventional run time circuit is designed so that it comprises a charge / discharge circuit, which is fed with an input signal Φ 1 , a reference voltage generator and a voltage comparator (or comparator) for detecting the potential difference between the first two elements. If the level of the input signal Φ 1 z. B. from (low) level "L" to the (high) level "H" changes, the capacitor potential of the charging / discharging circuit changes accordingly. When a node potential coupled to the variable capacitor potential becomes equal to a constant reference voltage, the output voltage Φ 2 of the comparator is inverted. It can therefore be assumed that the input signal Φ 1 is delayed by the interval (transit time τ ) between the input of the input signal and the inversion of the output voltage Φ 2 by the comparator. Since this transit time τ by appropriate design of the circuit constant of the capacitor and resistors arbitrarily or arbitrarily set to the desired value or setpoint who can, can be set to the appropriate or favorable value for each IC arrangement.

Nachteilig an der herkömmlichen Laufzeitschaltung ist al lerdings, daß die Laufzeit τ, die konstant sein soll, aufgrund der Entstehung von Störsignalen, die bei einer Än derung der Quellenspannung Vcc auftreten, variieren kann. Die Strom- und Massepotentialleistungen einer IC-Anord nung, bei welcher die Laufzeitschaltung angewandt wird, werden allgemein von einer Anzahl von internen Schalt kreisteilen der IC-Anordnung belegt oder geteilt, wobei in diesen Leitungen verschiedene Störsignale auftreten können. Durch die Entstehung von Störsignalen werden Quellenspannung Vcc und/oder Massepotential Vss in diesen Leitungen in Form von Wechselstrom geändert. Insbesondere bei einem dRAM erfolgt das Aufladen/Entladen einer An zahl von Bitleitungen in einem kurzen Zeitbereich des Datenzugriffs, wobei eine Potentialänderung in den Strom leitungen des dRAMs auffällig ist. Die Potentialänderung in den Stromleitungen macht die Knotenpunktspannung des Lade/Entladekreises der Laufzeitschaltung instabil, wo durch der Inversionszeit- oder -schrittakt (timing) der Ausgangsspannung Φ 2 des Komparators instabil wird. In folgedessen wird es ziemlich schwierig, die Laufzeit τ stabil (zuverlässig) auf der konstruktiv vorgesehenen Sollgröße zu halten.However, a disadvantage of the conventional delay circuit is that the delay τ , which should be constant, can vary due to the generation of interference signals which occur when the source voltage Vcc changes. The current and ground potential powers of an IC arrangement, in which the time-of-flight circuit is used, are generally occupied or shared by a number of internal circuit parts of the IC arrangement, different interference signals being able to occur in these lines. Due to the generation of interference signals, source voltage Vcc and / or ground potential Vss in these lines are changed in the form of alternating current. In particular in the case of a dRAM, the charging / discharging of a number of bit lines takes place in a short time range of data access, a potential change in the power lines of the dRAM being noticeable. The potential change in the power lines makes the node voltage of the charge / discharge circuit of the runtime circuit unstable, where the comparator's output voltage Φ 2 becomes unstable due to the inversion time or step clock. As a result, it becomes quite difficult to keep the running time τ stable (reliable) at the design target.

Aufgabe der Erfindung ist damit die Schaffung einer ver besserten Verzögerung- oder Laufzeitschaltung, mit der eine Verzögerungs- oder Laufzeit eines integrierten Halbleiter-Schaltkreises auch dann konstantgehalten wer den kann, wenn die (Strom-)Quellenspannung des Schalt kreises variiert. The object of the invention is thus to create a ver improved delay or runtime switching, with which is a delay or runtime of an integrated Semiconductor circuit also kept constant who that can, if the (current) source voltage of the switching circle varies.

Diese Aufgabe wird besonders durch die im Patentan spruch gekennzeichneten Merkmale gelöst.This task is particularly by the in Patentan characteristics marked solved.

Gegenstand der Erfindung ist eine spezielle Laufzeit schaltung für eine IC-Anordnung mit einem Lade/Entladekreis, einem Spannungsteiler und einem Komparator. Der Lade/Entla dekreis empfängt ein Eingangssignal (Φ 1) und bewirkt eine selektive Auf-/Entladung in Abhängigkeit vom Ein gangssignal (Φ 1), um damit eine variable Ausgangsspan nung zu erzeugen bzw. zu liefern. Der Spannungsteiler nimmt die Quellenspannung der IC-Anordnung ab und teilt sie, um eine Bezugsspannung eines vorbestimmten konstan ten Potentials zur Verfügung zu stellen. Der Kompara tor ist an seinen ersten und zweiten Eingängen mit dem Lade/Entladekreis bzw. dem Spannungsteiler verbunden, und er vergleicht die Ausgangsspannung des Lade/Entla dekreises mit der Bezugsspannung. Ein vorgesehener Schal terkreis nimmt das Eingangssignal (Φ 1) ab und führt eine (Um-)Schaltoperation in Abhängigkeit vom Eingangs signal (Φ 1) durch, um damit den zweiten Eingang des Kom parators elektrisch vom Spannungsteiler zu trennen. Ein Kondensator erhält die Bezugsspannung am zweiten Eingang des Komparators, während dieser vom Spannungsteiler elek trisch getrennt ist.The invention relates to a special runtime circuit for an IC arrangement with a charge / discharge circuit, a voltage divider and a comparator. The charge / discharge circuit receives an input signal ( Φ 1 ) and effects a selective charge / discharge depending on the input signal ( Φ 1 ) in order to generate or deliver a variable output voltage. The voltage divider takes the source voltage of the IC device and divides it to provide a reference voltage of a predetermined constant potential. The comparator is connected at its first and second inputs to the charge / discharge circuit or the voltage divider, and it compares the output voltage of the charge / discharge circuit with the reference voltage. A provided switching circuit takes the input signal ( Φ 1 ) and carries out a (switching) switching operation depending on the input signal ( Φ 1 ) in order to electrically separate the second input of the comparator from the voltage divider. A capacitor receives the reference voltage at the second input of the comparator, while this is electrically separated from the voltage divider.

Im folgenden sind eine bevorzugte Ausführungsform der Er findung sowie eine Abwandlung derselben an Hand der Zeich nung näher erläutert. Es zeigenThe following are a preferred embodiment of the Er finding and a modification of the same on the basis of the drawing tion explained in more detail. Show it

Fig. 1 ein Schaltbild zur Verdeutlichung des Schaltungs aufbaus einer Verzögerungs- oder Laufzeitschal tung gemäß einer Ausführungsform der Erfindung, Fig. 1 is a circuit diagram illustrating the circuit structure of a delay or propagation time TIC in accordance with an embodiment of the invention,

Fig. 2 ein Schaltbild zur Darstellung des internen Schal tungsaufbaus eines CMOS-Stromspiegel-Differen tialverstärkers als Spannungskomparator in der Laufzeitschaltung nach Fig. 1, Fig. 2 is a circuit diagram showing the internal structure of a TIC CMOS current mirror differentiation tialverstärkers as a voltage in the delay circuit according to FIG. 1,

Fig. 3 ein Wellenformdiagramm von in wesentlichen Tei len der Laufzeitschaltung nach Fig. 1 erzeugten Hauptsignalen, Fig. 3 is a waveform diagram of Tei in substantially the delay circuit len of Fig. 1 the main signals generated,

Fig. 4 ein Wellenformdiagramm von Hauptsignalen, die in wesentlichen Teilen der Laufzeitschaltung nach Fig. 1 dann erzeugt werden, wenn Störsignale der Quellenspannung und dem Massepotential auf geprägt bzw. überlagert (applied) werden, Fig. 4 is a waveform diagram of main signals generated in main portions of the delay circuit according to FIG. 1, when noise in the source voltage and the ground potential on embossed or superimposed (Applied) are

Fig. 5 ein Schaltbild zur Darstellung des wesentlichen Schaltungsaufbaus einer Abwanderung der Laufzeit schaltung nach Fig. 1 und Fig. 5 is a circuit diagram showing the essential circuit structure of a migration of the runtime circuit according to Fig. 1 and

Fig. 6 ein Wellenformdiagramm von in wesentlichen Tei len der Laufzeitschaltung nach Fig. 5 erzeugten Hauptsignalen (malor signals). Fig. 6 is a waveform diagram of essentially Tei len the runtime circuit of Fig. 5 generated main signals (malor signals).

Gemäß Fig. 1 ist eine einer bevorzugten Ausführungsform der Erfindung entsprechende Laufzeitschaltung 10 in einen dRAM (nicht dargestellt) eingebaut, und sie ent hält einen (Auf-)Lade/Entlade 12, der durch zwei MOS-Feldeffekttransistoren (im folgenden auch als MOSFETs oder einfach als FETs bezeichnet), nämlich einen p-Kanal MOSFET Q 1 und einen n-Kanal-MOSFET Q 2, einen Widerstand R 1 und einen Kondensator C 1 gebildet ist. Der gemeinsame Gate-Knotenpunkt der FETs Q 1 und Q 2 ist an eine Eingangs klemme 14 angekoppelt, an die ein Eingangssignal Φ 1 an gelegt wird. Der Kondensator C 1 ist zwischen einem Masse potential Vss und einer ersten, mit dem Drain-Knotenpunkt der FETs Q 1 und Q 2 verbundenen Signalleitung 16 angeordnet. Das Potential auf der ersten Signalleitung 16 ist mit "v 1" bezeichnet.Referring to FIG. 1 a a preferred embodiment of the invention appropriate delay circuit (not shown) in a DRAM 10 installed, and ent holds a (up) charge / discharge 12, the two MOS field-effect transistors (hereinafter also referred to as MOSFETs or simply referred to as FETs), namely a p-channel MOSFET Q 1 and an n-channel MOSFET Q 2 , a resistor R 1 and a capacitor C 1 is formed. The common gate node of the FETs Q 1 and Q 2 is coupled to an input terminal 14 , to which an input signal Φ 1 is applied. The capacitor C 1 is arranged between a ground potential Vss and a first signal line 16 connected to the drain node of the FETs Q 1 and Q 2 . The potential on the first signal line 16 is designated "v 1 ".

Ein Spannungskomparator 18 ist an seinem invertierenden Eingang mit der Signalleitung 16 und an seinem nichtinver tierenden Eingang mit einer zweiten Signalleitung 20 ver bunden, an die ein Bezugsspannungsgenerator 22 angekoppelt ist, der seinerseits ein Spannungsteiler sein kann, wel cher durch einen zwischen Quellenspannung Vcc und Masse potential Vss vorgesehenen Reihenkreis aus Widerständen R 2 und R 3 gebildet ist. Dieser Spannungsteiler führt die gewöhnliche Spannungsteilungsoperation durch, um die am einen Widerstand R 2 liegende Quellenspannung Vcc ent sprechend dem Widerstandsverhältnis von R 2 zu R 3 zu teilen und die geteilte Spannung der Signalleitung 20 als Bezugs spannung zuzuführen, die an den nichtinvertierenden Ein gang des Komparators 18 angelegt werden soll.A voltage comparator 18 is connected at its inverting input to the signal line 16 and at its non-inverting input to a second signal line 20 , to which a reference voltage generator 22 is coupled, which in turn can be a voltage divider which wel by a between source voltage Vcc and ground potential Vss provided series circuit is formed from resistors R 2 and R 3 . This voltage divider performs the ordinary voltage dividing operation to divide the source voltage Vcc across a resistor R 2 accordingly to the resistance ratio of R 2 to R 3 and to supply the divided voltage to the signal line 20 as a reference voltage to the non- inverting input of the comparator 18 should be created.

Gemäß Fig. 2 kann der Komparator 18 ein CMOS-Stromspiegel- Differentialverstärker aus fünf FETs T 1 bis T 5 sein. Die Gate-Elektroden der FETs T 1 und T 2 dienen als nichtinver tierender bzw. invertierender Eingang des Komparators 18. Die Sourceelektroden der FETs T 1 und T 2 sind an Masse potential Vss angeschlossen. Der gemeinsame oder Sammel- Knotenpunkt der FETs T 2 und T 4 dient als Ausgang des Kom parators 18, an welchem eine Ausgangsspannung Φ 2 gelie fert wird. Die Sourceelektroden der FETs T 3 und T 4 sind über den FET T 5 gemeinsam an die Quellenspannung Vcc an geschlossen.Referring to FIG. 2, the comparator 18 may be a CMOS current mirror differential amplifier of five FETs T 1 to T 5,. The gate electrodes of the FETs T 1 and T 2 serve as a non-inverting or inverting input of the comparator 18 . The source electrodes of the FETs T 1 and T 2 are connected to ground potential Vss . The common or common node of the FETs T 2 and T 4 serves as the output of the comparator 18 , at which an output voltage Φ 2 is delivered. The source electrodes of the FETs T 3 and T 4 are connected to the source voltage Vcc via the FET T 5 .

Die dargestellte Laufzeitschaltung 10 kennzeichnet sich dadurch, daß gemäß Fig. 1 ein Schalterkreis 24 zwischen den Widerständen R 2 und R 3 des Spannungsteilers 22 vor gesehen ist. Der Schalterkreis 24 umfaßt insbesondere eine Reihenschaltung aus zwei FETs Q 3 und Q 4, von denen der erstere der zwischen dem Widerstand R 2 und der Signal leitung 20 und der letztere zwischen der Signalleitung 20 und dem Widerstand R 3 angeordnet sind. Wenn diese FETs Q 3 und Q 4 durchschalten, sind die Widerstände R 2 und R 3 elektrisch mit der Signalleitung 20 gekoppelt, so daß der Spannungsteiler 22 die gewöhnliche oder normale Span nungsteilungs-Operation zur Anlegung einer geteilten Span nung an die Signalleitung 20 durchführt. Wenn die FETs Q 3 und Q 4 sperren, sind dagegen die Widerstände R 2 und R 3 von der (Signal-)Leitung 20 getrennt, so daß die Lei tung 20 elektrisch potentialfrei (floating) gemacht wird. Die Gate-Elektroden der FETs Q 3 und Q 4 sind zusammenge schaltet, wobei zwischen den gemeinsamen Gate-Knotenpunkt N 1 und die Eingangsklemme 14 der Laufzeitschaltung 10 ein Inverter 26 eingeschaltet ist. Die Spannung an diesem Knotenpunkt N 1 ist mit "v 3" bezeichnet.The runtime circuit 10 shown is characterized in that, according to FIG. 1, a switching circuit 24 between the resistors R 2 and R 3 of the voltage divider 22 is seen before. The switching circuit 24 in particular comprises a series circuit of two FETs Q 3 and Q 4 , of which the former is arranged between the resistor R 2 and the signal line 20 and the latter between the signal line 20 and the resistor R 3 . When these FETs Q 3 and Q 4 turn on, the resistors R 2 and R 3 are electrically coupled to the signal line 20 so that the voltage divider 22 performs the ordinary or normal voltage dividing operation to apply a divided voltage to the signal line 20 . When the FETs Q 3 and Q 4 block, however, the resistors R 2 and R 3 are separated from the (signal) line 20 , so that the line 20 is made electrically floating. The gate electrodes of the FETs Q 3 and Q 4 are switched together, an inverter 26 being switched on between the common gate node N 1 and the input terminal 14 of the delay circuit 10 . The voltage at this node N 1 is labeled "v 3 ".

Gemäß Fig. 1 ist ein zusätzlicher Kondensator C 2 zwischen die Leitung 20 und Massepotential Vss geschaltet. Die Ka pazität des Kondensators C 2 ist vorzugsweise so eingestellt, daß das Verhältnis dieser Kapazität zur parasitären Kapa zität der Signalleitung 20 gleich dem Verhältnis der Kapa zität des Kondensators C 1 zur parasitären Kapazität der Signalleitung 16 ist.Referring to FIG. 1, an additional capacitor C 2 is connected between the line 20 and ground potential Vss. The capacitance of the capacitor C 2 is preferably set such that the ratio of this capacitance to the parasitic capacitance of the signal line 20 is equal to the ratio of the capacitance of the capacitor C 1 to the parasitic capacitance of the signal line 16 .

Im folgenden sind an Hand der Fig. 3 und 4 die Betriebs arten der Laufzeitschaltung 10 mit dem beschriebenen Auf bau erläutert. Im folgenden ist zunächst der grundsätz liche Betrieb der Laufzeitschaltung 10 an Hand von Fig. 3 beschrieben, worauf an Hand von Fig. 4 die Erläuterung der Signalverzögerungsoperation der Laufzeitschaltung 10 für den Fall folgt, daß eine Potentialänderung zwischen der Quellenspannung Vcc und dem Massepotential Vss eines dRAMs, auf den diese Laufzeitschaltung angewandt ist, auftritt.In the following, Fig. 3 and 4 are with reference to the operating modes of the delay circuit 10 having the above construction to be explained. The basic operation of the time-of-flight circuit 10 is first described below with reference to FIG. 3, followed by the explanation of the signal delay operation of the time-of-flight circuit 10 in the case of a change in potential between the source voltage Vcc and the ground potential Vss of FIG. 4 dRAMs to which this runtime circuit is applied occurs.

Wenn das Eingangssignal Φ 1 den (niedrigen) Pegel "L" be sitzt, werden der p-Kanal-FET Q 1 des Lade/Entladekreises 12 durchgeschaltet und der n-Kanal-FET Q 2 gesperrt. Die Quellenspannung Vcc wird daher über den FET Q 1 an den Kondensator C 10 angelegt, wobei in letzterem die entspre chenden Ladungen aufgespeichert werden. Zu diesem Zeitpunkt wird das Potential auf der Signalleitung 20 auf die vom Bezugsspannungsgenerator 22 erzeugte Bezugsspannung ge setzt, da der Inverter 26 des Schalterkreises 24 eine Aus gangsspannung des (hohen) Pegels "H" erzeugt oder liefert und die FETs Q 3 und Q 4 in Abhängigkeit von dieser Aus gangsspannung durchgeschaltet werden, so daß der durch die Widerstände R 2 und R 3 gebildete Spannungsteiler an die Leitung 20 angeschaltet wird.When the input signal Φ 1 is at the (low) level "L", the p-channel FET Q 1 of the charge / discharge circuit 12 is switched through and the n-channel FET Q 2 is blocked. The source voltage Vcc is therefore applied to the capacitor C 10 via the FET Q 1 , the corresponding charges being stored in the latter. At this time, the potential on the signal line 20 is set to the reference voltage generated by the reference voltage generator 22 because the inverter 26 of the switching circuit 24 generates or supplies an output voltage of the (high) level "H" and the FETs Q 3 and Q 4 in Depending on this output voltage are switched through, so that the voltage divider formed by the resistors R 2 and R 3 is turned on the line 20 .

Das Potential v 1 auf der Leitung 20 läßt sich ausdrücken zu:The potential v 1 on line 20 can be expressed as:

v 1 = Vcc · R 3/(R 2 + R 3) (1) v 1 = Vcc × R 3 / (R 2 + R 3) (1)

Da die Ausgangsspannung des Lade/Entladekreises 12, d. h. das Potential v 1 auf der Leitung 16, höher ist als die Bezugsspannung oder das Potential v 2 auf der Leitung 20, weist die Ausgangsspannung des Komparators 18 den Pegel "L" auf.Since the output voltage of the charge / discharge circuit 12 , ie the potential v 1 on the line 16 , is higher than the reference voltage or the potential v 2 on the line 20 , the output voltage of the comparator 18 has the level "L".

Wenn gemäß Fig. 3 das Eingangssignal Φ 1 zum Zeitpunkt t 1 seinen Pegel von "L" auf "H" ändert, wird der p-Kanal- FET Q 1 des Lade/Entladekreises 12 gesperrt, wäh rend der n-Kanal-FET Q 2 durchgeschaltet wird. Dem zufolge werden die im Kondensator C 1 aufgespeicherten La dungen über den FET Q 2 und den Widerstand R 1 entladen. Hierdurch wird gemäß Fig. 3 das Potential V 1 auf der Signalleitung 16 (d. h. die Ausgangsspannung des Lade/Ent ladekreises 12) allmählich verringert. Unter der Voraus setzung, daß der Durchschaltwiderstand des FETs Q 2 aus reichend kleiner ist als der Widerstandswert des Wider stands R 1, kann die Ausgangsspannung v 1 des Lade/Entla dekreises 12 wie folgt ausgedrückt werden:If according to FIG. 3, the input signal Φ 1 at time t 1 in level from "L" to "H" is changed, the p-channel FET Q is turned off the charging / discharging circuit 12 1, currency rend of the n-channel FET Q 2 is switched through. Accordingly, the accumulations stored in capacitor C 1 are discharged via FET Q 2 and resistor R 1 . In this way, the potential V 1 as shown in FIG. 3 on the signal line 16 (the output voltage of the charging / Ent charging circuit means 12) is gradually reduced. Assuming that the on-resistance of the FET Q 2 is sufficiently smaller than the resistance of the resistor R 1 , the output voltage v 1 of the charge / discharge circuit 12 can be expressed as follows:

v 1 (t) = Vcc · e^{-t/C 1 · R 1} (2) v 1 (t) = Vcc · e ^{- t / C 1 · R 1} (2)

Wenn die sich allmählich verringernde Spannung v 1 zum Zeitpunkt t 2 die Bezugsspannung v 2 erreicht, ändert die Ausgangsspannung des Komparators 18 gemäß Fig. 3 ihren Pegel von "L" auf "H". Das Intervall zwischen den Zeit punkten t 1 und Q 2, d. h. eine Verzögerungs- oder Laufzeit τ, läßt sich ausdrücken zu:If the gradually decreasing voltage v 1 at the time t 2, the reference voltage V 2 is reached, the output voltage change of comparator 18 of FIG. 3 its level from "L" to "H". The interval between the times t 1 and Q 2 , ie a delay or transit time τ , can be expressed as:

τ = C 1 · R 1 · log (1 + R 2/R 3) (3) τ = C 1 · R 1 · log (1 + R 2 / R 3) (3)

Eine Änderung im Pegel (bzw. in der Höhe) der Ausgangs spannung Φ 2 wird um die Zeit τ von dem Zeitpunkt ver zögert, zu dem sich der Potentialpegel des Eingangssignals Φ 1 geändert hat; die Laufzeit τ kann beliebig oder will kürlich durch Änderung der CR-Zeitkonstante des Lade/Ent ladekreises 12 eingestellt oder vorgegeben werden. Mit anderen Worten: das Eingangssignal Φ 1 wird um die Zeit t verzögert, so daß es zur Ausgangsspannung Φ 2 der Lauf zeitschaltung 10 wird.A change in the level (or in the amount) of the output voltage Φ 2 is delayed by the time τ from the time at which the potential level of the input signal Φ 1 has changed; The transit time τ can be set arbitrarily or arbitrarily by changing the CR time constant of the charging / discharging circuit 12 . In other words: the input signal Φ 1 is delayed by the time t , so that it becomes the output voltage Φ 2 of the running time circuit 10 .

Es ist darauf hinzuweisen, daß dann, wenn das Eingangssi gnal Φ 1 auf den Pegel "H" ansteigt, die Ausgangsspannung v 3 des Inverters 26 den Pegel "L" aufweist, so daß die FETs Q 3 und Q 4 des Schalterkreises 24 gleichzeitig durch geschaltet werden. Hiedurch werden die Spannungsteilungs widerstände R 2 und R 3 des Spannungsteilers 22 elektrisch voneinander getrennt. Gleichzeitig wird die an den nicht invertierenden Eingang des Komparators 18 angeschlossene Signalleitung 20 elektrisch von den Widerständen R 2 und R 3 getrennt bzw. diesen gegenüber isoliert, so daß diese Leitung 20 in einen elektrischen potentialfreien Zustand gelangt, während sie die auf ihr liegende Bezugsspannung v 2 erhält. Da die Bezugsspannung v 2 durch den Kondensator C 2 konstant aufrechterhalten wird, wird oder ist das Po tential auf der Leitung 20 auf die Bezugsspannung v 2 ge setzt. It should be noted that when the input signal Φ 1 rises to the "H" level, the output voltage v 3 of the inverter 26 has the "L" level, so that the FETs Q 3 and Q 4 of the switching circuit 24 pass through simultaneously be switched. As a result, the voltage dividing resistors R 2 and R 3 of the voltage divider 22 are electrically separated. At the same time, the signal line 20 connected to the non-inverting input of the comparator 18 is electrically isolated from the resistors R 2 and R 3 or isolated from them, so that this line 20 comes into an electrically potential-free state while it is at the reference voltage v 2 receives. Since the reference voltage v 2 is maintained constant by the capacitor C 2 , the potential on line 20 is or is set to the reference voltage v 2 ge.

Auch wenn bei dieser Anordnung eine Änderung in der Quel lenspannung Vcc und/oder im Massepotential Vss auftritt, bleibt das Potential auf der Leitung 20 von der Potential änderung unbeeinflußt, wodurch eine konstante Zufuhr einer stabilen Bezugsspannung v 2 zum Komparator 18 sicherge stellt ist. Infolgedessen ist es möglich, eine Instabili tät der Laufzeit τ aufgrund einer Änderung in der Quellen spannung Vcc sicher zu verhindern. Hierdurch wird die Zu verlässigkeit der Laufzeit τ verbessert. Weiterhin ist die erfindungsgemäße Laufzeitschaltung so ausgelegt, daß dann, wenn die Leitung 20 von den Spannungsteilungswider ständen R 2 und R 3 getrennt ist, diese Widerstände gegen einander isoliert bzw. voneinander getrennt sind. Auf diese Weise kann somit ein über den Spannungsteiler 22 fließender Strom vollständig abgeschaltet werden. Dadurch kann die Reihenschaltung aus Widerständen R 2 und R 3 völlig unempfindlich für eine Änderung in der Quellenspannung Vcc werden; außerdem kann dadurch die Verlustleistung des Span nungsteilers reduziert werden.Even if a change in the source voltage Vcc and / or in the ground potential Vss occurs in this arrangement, the potential on the line 20 remains unaffected by the potential change, as a result of which a constant supply of a stable reference voltage v 2 to the comparator 18 is ensured. As a result, it is possible to surely prevent instability of the transit time τ due to a change in the source voltage Vcc . This improves the reliability of the transit time τ . Furthermore, the runtime circuit according to the invention is designed so that when the line 20 from the voltage dividing resistors R 2 and R 3 is separated, these resistors are isolated from one another or separated from one another. In this way, a current flowing through the voltage divider 22 can be completely switched off. This can make the series connection of resistors R 2 and R 3 completely insensitive to a change in the source voltage Vcc ; it can also reduce the power dissipation of the voltage divider.

Im folgenden ist die Arbeitsweise oder Operation der er findungsgemäßen Laufzeitschaltung 10 für den Fall be schrieben, daß die Quellenspannung Vcc oder das Masse potential Vss variiert. Im folgenden sei an Hand von Fig. 4 der Fall betrachtet, in welchem die Quellenspannung Vcc sich ändert und dann einen unerwünscht erhöhten Potential pegel Vcc 1, wie bei 30 angedeutet, aufweist, bevor sich das Eingangssignal Φ 1 zum Zeitpunkt p 1 vom Pegel "L" auf den Pegel "H" ändert. Unter diesen Bedingungen wird die geänderte Quellenspannung Vcc 1 an den Kondensator C 1 des Lade/Entladekreises 12 angelegt, wobei das Potential des Kondensators C 1 zu der Zeit, zu der die Entladung am Zeit punkt t 1 beginnt, allmählich abfällt. Sobald das Entladen begonnen hat, wird der FET Q 1, wie vorher erwähnt, zum Sper ren gebracht, um damit den Kondensator C 1 von der Quellen spannung Vcc zu trennen bzw. dieser gegenüber zu isolieren, so daß der Kondensator C 1 nicht mehr durch das genannte Spannungsstörsignal ungünstig beeinflußt wird. Außerdem erhöht sich auch die Spannung v 2 auf der Leitung 20 in unerwünschter Weise, wenn die Leitung 20 zum Zeitpunkt t 1 elektrisch potentialfrei ist, und zwar aufgrund der Tei lung der vor dem Zeitpunkt t 1 variierten Quellenspannung Vcc. Die Bezugsspannung v 2′ läßt sich in diesem Fall wie folgt ausdrücken:In the following, the operation or operation of he inventive runtime circuit 10 will be described in the event that the source voltage Vcc or the ground potential Vss varies. In the following, the case was at hand of Fig. 4 considered in which the source voltage Vcc is changed, and then indicated an undesirably increased potential Vcc level 1, as indicated at 30, comprising before the input signal Φ 1 p at time 1 from the level " L "changes to the level" H ". Under these conditions, the changed source voltage Vcc 1 is applied to the capacitor C 1 of the charge / discharge circuit 12 , the potential of the capacitor C 1 gradually decreasing at the time when the discharge starts at time t 1 . As soon as the discharge has started, the FET Q 1 , as mentioned previously, is brought to the lock in order to separate the capacitor C 1 from the source voltage Vcc or to isolate it from it, so that the capacitor C 1 no longer passes through said voltage interference signal is adversely affected. In addition, the voltage v 2 on the line 20 also increases in an undesirable manner if the line 20 is electrically potential-free at the time t 1 , because of the division of the source voltage Vcc varied before the time t 1 . In this case, the reference voltage v 2 'can be expressed as follows:

v 2′ = Vcc 1 · R 3/(R 2 + R 3) (4) v 2 ′ = Vcc 1 · R 3 / (R 2 + R 3 ) (4)

Nach dem Zeitpunkt t 1 sind die Spannungsteilungswiderstände R 2 und R 3 voneinander getrennt, so daß der Spannungsteiler 22 abgeschaltet (getrennt) und die Leitung 20 gegenüber diesen Widerständen R 2 und R 3 isoliert bzw. getrennt sind. Die Leitung 20 bleibt somit frei vom ungünstigen Einfluß der genannten Änderung der Quellenspannung. Auch nach dem Auftreten einer Änderung in der Quellenspannung Vcc bleibt daher das Intervall zwischen dem Potentialänderungszeitpunkt t 1 des Eingangssignals Φ 1 und dem Potentialänderungszeit punkt t 2 der Ausgangsspannung Φ 2, d. h. die Verzögerungs- oder Laufzeit τ unverändert.After the time t 1 , the voltage dividing resistors R 2 and R 3 are separated from one another, so that the voltage divider 22 is switched off (separated) and the line 20 is isolated or separated from these resistors R 2 and R 3 . The line 20 thus remains free from the unfavorable influence of the change in the source voltage mentioned. Even after the occurrence of a change in the source voltage Vcc , the interval between the potential change instant t 1 of the input signal ignals 1 and the potential change instant t 2 of the output voltage Φ 2 , ie the delay or transit time τ, remains unchanged.

Im folgenden sei ein Fall betrachtet, in welchem nach dem Zeitpunkt t 1 ein Störsignal 32 im Massepotential Vss auf tritt. Da hierbei die Kondensatoren C 1 und C 2 so ausgelegt sind, daß sie der oben angegebenen Beziehung genügen, sind die in beiden Leitungen 16 und 20 aufgrund der Kondensa torankopplung infolge der Anlegung des Massepotentialstör signals 32 an diese Leitungen 16 und 20 auftretenden Po tentialänderungen einander gleich. Auf diese Weise kann damit eine Laufzeitschaltung 10 realisiert werden, die für eine Kurzbereich-Potentialänderung in der Quellenspannung Vcc und/oder im Massepotential Vss unempfindlich ist. Eine solche Laufzeitschaltung 10 wird als für IC-Anordnungen, wie dynamische Randomspeicher, als besonders zweckmäßig angesehen. In the following, a case is considered in which an interference signal 32 occurs in the ground potential Vss after the time t 1 . Since the capacitors C 1 and C 2 are designed so that they satisfy the above-mentioned relationship, the torocoupling in both lines 16 and 20 due to the capacitor due to the application of the ground potential interference signal 32 to these lines 16 and 20 occurring potential changes each other equal. In this way, a runtime circuit 10 can be implemented which is insensitive to a short-range potential change in the source voltage Vcc and / or in the ground potential Vss . Such a runtime circuit 10 is considered to be particularly useful for IC arrangements such as dynamic random memories.

Die beschriebene Ausführungsform kann auf die in Fig. 5 dargestellte Weise abgewandelt werden, wobei ein UND-Glied 40 zusätzlich zwischen dem gemeinsamen Gate-Knotenpunkt N 1 der FETs Q 3 und Q 4 von Schalterkreis 24 und Inverter 26 vorgesehen ist. Das UND-Glied 40 nimmt von außen her ein Steuersignal Φ 0 an seinem ersten Eingang und an sei nem zweiten Eingang das Eingangsignal Φ 1 ab. Gemäß Fig. 6 ändert das Steuersignal Φ 0 seinen Pegel von "L" auf "H", bevor sich der Pegel des Eingangssignals Φ 1 von "L" auf "H" ändert. Die Zeitdifferenz zwischen dem jeweiligen Auftreten der Pegeländerung von Steuersignal Φ 0 und Eingangssignal Φ 1 ist mit "Td" bezeichnet. Dementspre chend kann das Ausgangsspannungssignal des Inverters 26 nur in der Zeitspanne Td über das UND-Signal 40 zum ge meinsamen Gate-Knotenpunkt der FETs Q 3 und Q 4 zugespeist werden. Der Gate-Knotenpunkt N 1 wird daher mit der Span nung des Pegels "H" nur während der Zeitspanne Td be schickt, und die FETs Q 3 und Q 4 werden während dersel ben Zeitspanne Td zum Sperren gebracht. Die Zeitspanne Td ist auf ein solches kleinstes nötiges Zeitintervall gesetzt, daß die geteilte Spannung V 2 auf der Leitung 20 gesetzt oder eingestellt wird, indem die Quellenspannung Vcc über den Spannungsteiler 22 und den Ladekondensator C 2 an die Signalleitung 20 angelegt wird.The described embodiment can be modified in the manner shown in FIG. 5, an AND gate 40 additionally being provided between the common gate node N 1 of the FETs Q 3 and Q 4 of the switching circuit 24 and the inverter 26 . The AND gate 40 takes a control signal Φ 0 from the outside at its first input and the input signal Φ 1 from its second input. Referring to FIG. 6, the control signal Φ 0 changes its level from "L" to "H" before the level of the input signal Φ 1 from "L" to "H" changes. The time difference between the respective occurrence of the level change of control signal Φ 0 and input signal Φ 1 is denoted by "Td" . Accordingly, the output voltage signal of the inverter 26 can only be fed in the time period Td via the AND signal 40 to the common gate node of the FETs Q 3 and Q 4 . The gate node N 1 is therefore sent with the voltage of the level "H" only during the period Td , and the FETs Q 3 and Q 4 are brought to lock during the same period Td . The time period Td is set to such a smallest Necessary time interval, that the divided voltage V 2 is set to the line 20 or set by applying the source voltage Vcc via the voltage divider 22 and the charge capacitor C 2 to the signal line 20th

Bei dieser Anordnung wird der Spannungsteiler 22 nur wäh rend einer vergleichsweise kurzen Zeit (Td) in Betrieb gesetzt, bevor die Eingangsspannung Φ 1 vom Pegel "L" auf den Pegel "H" übergeht, und er wird unmittelbar nach Ablauf der Zeitspanne Td unwirksam gemacht. Auf diese Weise kann das Auftreten eines Streustroms oder eines Durchgangsstroms weitgehend ausgeschaltet werden. Damit können die Widerstandswerte der Spannungsteilungswider stände R 2 und R 3 verkleinert werden. Demzufolge ist es möglich, die Signalleitung 20 mit reduzierter Impedanz an bzw. auf der geteilten Spannung v 2 zu halten, bis der Auf/Entladevorgang in der Signalleitung 16 tatsächlich einsetzt.In this arrangement, the voltage divider 22 is only put into operation for a comparatively short time (Td) before the input voltage Φ 1 changes from the "L" level to the "H" level, and is rendered ineffective immediately after the time period Td . In this way, the occurrence of a stray current or a through current can be largely eliminated. The resistance values of the voltage dividing resistors R 2 and R 3 can thus be reduced. As a result, it is possible to keep the signal line 20 with a reduced impedance at or at the divided voltage v 2 until the charging / discharging process in the signal line 16 actually begins.

Offensichtlich ist die Erfindung keineswegs auf die vor stehend beschriebene Ausführungsform beschränkt, sondern verschiedenen Abwandlungen und Änderungen zugänglich.Obviously, the invention is by no means based on that limited embodiment described above, but various modifications and changes accessible.

Obgleich bei der beschriebenen Ausführungsform und ihrer Abwandlung beispielsweise die Kondensatoren C 1 und C 2 mit erster und zweiter Signalleitung 16 bzw. 20 verbunden und beide an eine niedrige Quellenspannung, d. h. Masse potential Vss, angeschlossen sind, kann die Verzögerungs- oder Laufzeitschaltung auch so ausgelegt sein, daß diese Kondensatoren mit einer hohen Quellenspannung, d. h. der Quellenspannung Vcc verbunden sind. Obgleich weiterhin vorstehend eine CR-Laufzeitschaltungskonfiguration mit einem linearen Widerstand R und einem linearen Kondensa tor C beschrieben ist, kann der Widerstand R 1 des Lade/Ent ladekreises 12 durch einen MOSFET ersetzt werden. In die sem Fall erhält die resultierende Laufzeitschaltung die zweckmäßigen quellenspannungsabhängigen und temperatur abhängigen Charakteristika bzw. Kennlinien.Although in the described embodiment and its modification, for example, the capacitors C 1 and C 2 are connected to the first and second signal lines 16 and 20 and both are connected to a low source voltage, ie ground potential Vss , the delay or delay circuit can also be designed in this way be that these capacitors are connected to a high source voltage, ie the source voltage Vcc . Furthermore, although a CR delay circuit configuration having a linear resistor R and a linear capacitor C is described above, the resistor R 1 of the charge / discharge circuit 12 can be replaced by a MOSFET. In this case, the resulting runtime circuit receives the appropriate source voltage-dependent and temperature-dependent characteristics or characteristics.

Claims

1. Verzögerungs- oder Laufzeitschaltung für eine integrierte Halbleiter-Schaltkreisanordnung, umfassend
eine erste Schaltungseinheit (12) zum Abnehmen eines Eingangssignals (Φ 1) und zum selektiven Ausführen eines Auf/Entladens in Abhängigkeit vom Eingangssignal zwecks Erzeugung oder Lieferung einer variablen Ausgangsspan nung,
eine zweite Schaltungseinheit (22) zum Abnehmen einer (Strom-)Quellenspannung (Vcc) von der Anordnung und zum Teilen der Quellenspannung, um damit eine Spannung eines vorbestimmten konstanten Potentials als Bezugsspannung zu erzeugen oder zu liefern, und
eine erste und zweite Eingänge, die mit erster bzw. zweiter Schaltungseinheit (12, 22) verbunden sind, auf weisende dritte Schaltungseinheit (18) zum Vergleichen der Ausgangsspannung von der ersten Schaltungseinheit mit der Bezugsspannung,
gekennzeichnet durch
eine vierte Schaltungseinheit (24) zum Abnehmen der Eingangssignale und zum Durchführen einer Schalt- oder Umschaltoperation in Abhängigkeit vom Eingangssignal, um den zweiten Eingang der dritten Schaltungseinheit (18) elektrisch von der zweiten Schaltungseinheit (22) zu trennen, sowie
eine fünfte Schaltungseinheit (C 2) zum Aufrechterhal ten der Bezugsspannung am zweiten Eingang der dritten Schaltungseinheit (18), während diese von der zweiten Schaltungseinheit (22) getrennt ist. 1. Delay or delay circuit for an integrated semiconductor circuit arrangement, comprising
a first circuit unit ( 12 ) for taking an input signal ( Φ 1 ) and for selectively carrying out charging / discharging as a function of the input signal in order to generate or deliver a variable output voltage,
a second circuit unit ( 22 ) for taking a (current) source voltage (Vcc) from the array and dividing the source voltage to thereby generate or supply a voltage of a predetermined constant potential as a reference voltage, and
a first and second inputs, which are connected to first and second circuit units ( 12, 22 ), pointing third circuit unit ( 18 ) for comparing the output voltage from the first circuit unit with the reference voltage,
marked by
a fourth circuit unit ( 24 ) for taking the input signals and performing a switching or switching operation depending on the input signal in order to electrically separate the second input of the third circuit unit ( 18 ) from the second circuit unit ( 22 ), and
a fifth circuit unit (C 2 ) for maintaining the reference voltage at the second input of the third circuit unit ( 18 ) while it is separated from the second circuit unit ( 22 ).

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Schaltungseinheit (22) eine Reihenschaltung aus ersten und zweiten Widerständen (R 2, R 3) zum Teilen der Quellenspannung in einem vorbestimmten Teilungsver hältnis aufweist.2. Circuit according to claim 1, characterized in that the second circuit unit ( 22 ) has a series circuit of first and second resistors (R 2 , R 3 ) for dividing the source voltage in a predetermined Teilungsver ratio.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die vierte Schaltungseinheit (24) eine zwischen den ersten und zweiten Widerständen (R 2, R 3) vorgesehene Transistoreinheit (means) (Q 3, Q 4) zum Ändern eines elektrischen Zustands (Status′) derselben in Abhängig keit vom Eingangssignal aufweist.3. Circuit according to claim 2, characterized in that the fourth circuit unit ( 24 ) between the first and second resistors (R 2 , R 3 ) provided transistor unit (means) (Q 3 , Q 4 ) for changing an electrical state (status ') The same depending on the speed of the input signal.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Transistoreinheit (Q 3, Q 4) dann, wenn sie durchge schaltet ist, die ersten und zweiten Widerstände (R 2, R 3) elektrisch von der dritten Schaltungseinheit (18) trennt.4. A circuit according to claim 3, characterized in that the transistor unit (Q 3 , Q 4 ) when it is switched through, the first and second resistors (R 2 , R 3 ) electrically separates from the third circuit unit ( 18 ).

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Transistoreinheit eine Reihenschaltung aus zwei Transistoren (Q 3, Q 4) mit zusammengeschalteten Gate- Elektroden umfaßt.5. A circuit according to claim 4, characterized in that the transistor unit comprises a series circuit of two transistors (Q 3 , Q 4 ) with interconnected gate electrodes.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die vierte Schaltungseinheit (24) ferner einen an die Gate-Elektroden der beiden Transistoren (Q 3, Q 4) an geschlossenen Inverter (26) aufweist, wodurch das Ein gangssignal über den Inverter (26) den Gate-Elektroden der beiden Transistoren (Q 3, Q 4) zuspeisbar ist.6. Circuit according to claim 5, characterized in that the fourth circuit unit ( 24 ) further comprises a to the gate electrodes of the two transistors (Q 3 , Q 4 ) to closed inverter ( 26 ), whereby the input signal via the inverter ( 26 ) the gate electrodes of the two transistors (Q 3 , Q 4 ) can be fed.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die fünfte Schaltungseinheit einen an den zweiten Ein gang der dritten Schaltungseinheit (18) angeschlossenen Kondensator (C 2) umfaßt. 7. A circuit according to claim 6, characterized in that the fifth circuit unit comprises a capacitor (C 2 ) connected to the second input of the third circuit unit ( 18 ).

8. Verzögerungs- oder Laufzeitschaltung, umfassend
einen Lade/Entladekreis (12) zum Abnehmen eines Ein gangssignals (Φ 1) und zum Erzeugen einer Ausgangsspan nung (v 1) in Abhängigkeit vom Eingangssignal,
einen Spannungsteiler (22) zum Abnehmen einer (Strom-)- Quellenspannung (Vcc) und zum Teilen derselben zwecks Lieferung einer Bezugsspannung (v 2) eines konstanten Potentialpegels, wobei der Spannungsteiler erste und zweite, an einem ersten Knotenpunkt miteinander in Reihe geschaltete Widerstände (R 2, R 3) aufweist, und
einen Komparator (18) mit einem über eine erste Si gnalleitung (16) mit dem Lade/Entladekreis (12) verbun denen invertierenden Eingang und einem über eine zweite Signalleitung (20) mit dem Spannungsteiler (22) verbun denen nichtinvertierenden Eingang, zum Vergleichen der Ausgangsspannung vom Lade/Entladekreis (12) mit der Be zugsspannung,
gekennzeichnet durch
einen im Spannungsteiler (22) vorgesehenen, zum Ab nehmen des Eingangssignals dienenden Schalterkreis (24), der in Abhängigkeit vom Eingangssignal selektiv nicht leitend machbar ist, um die ersten und zweiten Wider stände (R 2, R 3) elektrisch voneinander zu trennen und die zweite Signalleitung (20) von ersten und zweiten Widerständen (R 2, R 3) zu trennen (oder abzuschließen) und damit die zweite Signalleitung (20) in einen elek trisch potentialfreien (floating) Zustand zu bringen, sowie
eine mit der zweiten Signalleitung (20) verbundene Spannungshalteeinheit (C 2) zum Abnehmen der Bezugsspan nung (v 2) zwecks Durchführung der Aufladung, wenn der Schalterkreis (24) leitend gemacht (durchgeschaltet) ist, um damit die Bezugsspannung auf der zweiten Si gnalleitung (20) aufrechtzuerhalten.8. Delay or delay circuit, comprehensive
a charging / discharging circuit ( 12 ) for taking an input signal ( Φ 1 ) and for generating an output voltage (v 1 ) as a function of the input signal,
a voltage divider ( 22 ) for taking a (current) - source voltage (Vcc) and for dividing it to provide a reference voltage (v 2 ) of a constant potential level, the voltage divider first and second resistors connected in series at a first node ( R 2 , R 3 ), and
a comparator ( 18 ) with a signal line ( 16 ) connected to the charging / discharging circuit ( 12 ) via an inverting input and a connecting signal via a second signal line ( 20 ) with the voltage divider ( 22 ) connecting the non-inverting input to compare the Output voltage from the charge / discharge circuit ( 12 ) with the reference voltage,
marked by
a provided in the voltage divider ( 22 ) for taking the input signal from serving circuit ( 24 ), which depending on the input signal is selectively not conductive feasible to electrically separate the first and second resistances (R 2 , R 3 ) and the separate (or complete) second signal line ( 20 ) from first and second resistors (R 2 , R 3 ) and thus bring the second signal line ( 20 ) into an electrically floating (floating) state, and
a voltage holding unit (C 2 ) connected to the second signal line ( 20 ) for removing the reference voltage (v 2 ) for the purpose of carrying out the charging when the switching circuit ( 24 ) is made conductive (switched through), in order thereby to establish the reference voltage on the second signal line ( 20 ) maintain.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß der Schalterkreis (24) aufweist:
einen zwischen dem ersten Widerstand (R 2) und der zwei ten Signalleitung (20) vorgesehenen ersten Transistor (Q 3) und
einen zwischen der zweiten Signalleitung (20) und dem zweiten Widerstand (R 3) vorgesehenen zweiten Transistor (Q 4), wobei die beiden Transistoren praktisch gleichzeitig sperrbar sind.9. Circuit according to claim 8, characterized in that the switching circuit ( 24 ) has:
one between the first resistor (R 2 ) and the two th signal line ( 20 ) provided the first transistor (Q 3 ) and
a second transistor (Q 4 ) provided between the second signal line ( 20 ) and the second resistor (R 3 ), the two transistors being able to be blocked practically simultaneously.

10. Schaltung nach Anspruch 9, gekennzeichnet durch eine mit dem Schalterkreis (24) verbundene Steuerein heit (40), um den Schalterkreis nur während eines vorbe stimmten Zeitintervalls vor dem Auftreten einer Pegelän derung des Eingangssignals (Φ 1) leitend zu machen (durch zuschalten).10. The circuit according to claim 9, characterized by a with the switching circuit ( 24 ) connected control unit ( 40 ) to make the switching circuit conductive only by a pre-determined time interval before the occurrence of a level change of the input signal ( Φ 1 ) ).

11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß der Lade/Entladekreis (12) aufweist:
einen mit der ersten Signalleitung (16) gekoppelten ersten Kondensator (C 1) zum selektiven Abnehmen der Quellenspannung (Vcc) zwecks Ausführung einer Auflade operation und
einen selektiv mit dem ersten Kondensator (C 1) ver bindbaren dritten Widerstand (R 1), wobei der erste Kon densator über den dritten Widerstand (R 1) entladbar ist.11. Circuit according to claim 10, characterized in that the charging / discharging circuit ( 12 ) has:
a first capacitor (C 1 ) coupled to the first signal line ( 16 ) for selectively decreasing the source voltage (Vcc) for the purpose of performing a charging operation and
a selectively with the first capacitor (C 1 ) ver bindable third resistor (R 1 ), wherein the first capacitor via the third resistor (R 1 ) can be discharged.

12. Schaltung nach Anspruch 11, dadurch gekennzeichnet, daß die Spannungshalteeinheit einen an die zweite Signal leitung (20) angeschlossenen zweiten Kondensator (C 2) umfaßt.12. A circuit according to claim 11, characterized in that the voltage holding unit comprises a second capacitor (C 2 ) connected to the second signal line ( 20 ).

13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß der zweite Kondensator (C 2) eine spezifische Kapazität aufweist, die so bestimmt ist, daß ein Verhältnis einer Kapazität des ersten Kondensators (C 1) zu einer parasi tären Kapazität der ersten Signalleitung (16) gleich einem Verhältnis einer Kapazität des zweiten Kondensa tors (C 2) zu einer parasitären Kapazität der zweiten Si gnalleitung (20) ist.13. The circuit according to claim 12, characterized in that the second capacitor (C 2 ) has a specific capacitance, which is determined so that a ratio of a capacitance of the first capacitor (C 1 ) to a parasitic capacitance of the first signal line ( 16 ) is equal to a ratio of a capacitance of the second capacitor (C 2 ) to a parasitic capacitance of the second signal line ( 20 ).

14. Schaltung nach Anspruch 13, dadurch gekennzeichnet, daß die ersten und zweiten Transistoren (Q 3, Q 4) zusammen geschaltete Gate-Elektroden aufweisen und daß der Schal terkreis ferner einen an die Gate-Elektroden der ersten und zweiten Transistoren (Q 3, Q 4) angeschlossenen In verter (26) aufweist, wobei das Eingangssignal (Φ 1) über den Inverter (26) den Gate-Elektroden der ersten und zweiten Transistoren (Q 3, Q 4) zugespeist wird.14. The circuit according to claim 13, characterized in that the first and second transistors (Q 3 , Q 4 ) have gate electrodes connected together and that the switching circuit further comprises one of the gate electrodes of the first and second transistors (Q 3 , Q 4 ) connected In verter ( 26 ), wherein the input signal ( Φ 1 ) via the inverter ( 26 ) is fed to the gate electrodes of the first and second transistors (Q 3 , Q 4 ).

15. Schaltung nach Anspruch 14, dadurch gekennzeichnet, daß die Steuereinheit eine zwischen dem Inverter (26) und den Gate-Elektroden der ersten und zweiten Transistoren (Q 3, Q 4) vorgesehene UND-Torschaltung (40) umfaßt.15. Circuit according to claim 14, characterized in that the control unit comprises an AND gate circuit ( 40 ) provided between the inverter ( 26 ) and the gate electrodes of the first and second transistors (Q 3 , Q 4 ).

16. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß der Komparator einen CMOS-Stromspiegel-Differentialver stärker (18) aufweist.16. The circuit according to claim 15, characterized in that the comparator has a CMOS current mirror Differentialver stronger ( 18 ).