DE3838355A1 - Vertical transistor arrangement - Google Patents

Vertical transistor arrangement

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Abstract

The invention relates to a vertical transistor arrangement which, starting from a semiconductor substrate (5, 40) is built up from a vertical layer sequence (9, 15, 16; 46, 47, 48) made from semiconductor material of different conduction type. The gate electrode (4, 36, 37) is arranged in a trench reaching at least over the channel zone of the transistor and insulated electrically with respect to the semiconductor layers. Furthermore, connections are provided for the gate electrode and the sink and source regions. When a transistor is switched through a main current flows vertically through the semiconductor layers. In order to be able to make versatile use of such a vertical transistor arrangement, and to be able to build up integrated circuits therefrom on a semiconductor chip, the invention proposes that a transistor (2, 3; 32, 33, 34, 35) is built up respectively on both sides of the trench (17) for the gate electrode (4, 36, 37), resulting in a double transistor made from two transistors (2, 3; 32, 33, 34, 35), and that on the semiconductor substrate (5, 40) there is applied an insulation layer (6, 43) which reaches as far as the trench (17) for the gate electrode (4, 36, 37) at least on one side and thereby electrically isolates the two transistors (2, 3; 32, 33, 34, 35) from one another. <IMAGE>

Description

Die Erfindung bezieht sich auf einen Feldeffekttransistor gemäß dem Oberbegriff des Patentanspruches 1.The invention relates to a field effect transistor according to the preamble of claim 1.

Bei herkömmlichen Feldeffekttransistoren fließt der Kanal­ strom horizontal zur Hauptebene des Halbleiterchips. Auch sind gemäß dem Stand der Technik und der einschlägigen Literatur Feldeffekttransistoren (sog. VFET) bekannt, deren Kanalstrom im wesentlichen vertikal fließt. Das Gate ist hierbei in einem Graben, z.B. V-förmig, angeordnet, der bis in die Kanalzone des Transistors hineinreicht und gegenüber den Halbleiterschichten mit einer Isolationsschicht, im allgemeinen Siliziumdioxid bzw. dem sog. Gateoxid abgedeckt ist.The channel flows in conventional field effect transistors current horizontal to the main plane of the semiconductor chip. Also are in accordance with the state of the art and the relevant Literature known field effect transistors (so-called. VFET), their Channel current flows essentially vertically. The gate is here in a trench, e.g. V-shaped, arranged up to reaches into the channel zone of the transistor and opposite the semiconductor layers with an insulation layer, in general silicon dioxide or the so-called. Gate oxide covered is.

Es besteht prinzipiell die Möglichkeit, auf einem Halblei­ terchip eine Vielzahl derartiger Feldeffekttransistoren aufzubauen, die dann voneinander durch Isolationszonen elektrisch isoliert sind. Solche Isolationszonen können z.B. durch geätzte Rinnen erzeugt werden, deren Wände mit Siliziumdioxid beschichtet und die anschließend mit poly­ kristallinem Silizium aufgefüllt werden. Eine zusätzliche Isolation kann durch eine unterhalb der Siliziumdioxid­ schicht gelegene Siliziumnitridschicht und eine das poly­ kristalline Silizium abdeckende Siliziumdioxidschicht er­ folgen; vgl. die DE-OS 34 37 512. In dieser Offenlegungs­ schrift sind zwar keine Vertikal-Transistoren beschrieben, jedoch ist die dort beschriebene elektrische Isolierung von Bauelementen auch auf die elektrische Isolierung von derartigen auf einem Chip aufgebauten Transistoren anwend­ bar. In principle, there is the possibility on a half lead terchip a variety of such field effect transistors build up that then from each other through isolation zones are electrically isolated. Such isolation zones can e.g. are generated by etched gutters, the walls of which are Silicon dioxide coated and then with poly crystalline silicon can be filled. An additional Isolation can be done by one below the silicon dioxide layer of silicon nitride and the poly crystalline silicon covering silicon dioxide layer consequences; see. DE-OS 34 37 512. In this disclosure no vertical transistors are described, however, the electrical insulation described there is of components also on the electrical insulation of apply such transistors built on a chip bar.  

Bei den eingangs erwähnten Vertikal-Transistoren fließt der Hauptstrom zu beiden Seiten des Grabens zwischen einer Drain- und Source-Elektrode. Durch den spezifischen Mehr­ schichtaufbau solcher Vertikal-Feldeffekttransistoren konn­ ten anfangs nur Transistoren des N-Kanal-Typs erzeugt wer­ den. Durch eine Weiterentwicklung dieser Halbleitertechno­ logie waren dann auch P-Kanal-Transistoren herzustellen. Sämtliche dieser Transistoren werden jedoch nur als Einzel­ transistoren geliefert.The vertical transistors mentioned at the beginning flow the main stream on either side of the trench between one Drain and source electrode. Through the specific more layer structure of such vertical field effect transistors can Only transistors of the N-channel type were initially produced the. By further developing this semiconductor techno The logic then was to manufacture P-channel transistors. All of these transistors are, however, only as single transistors supplied.

Der Erfindung liegt die Aufgabe zugrunde, Feldeffekttran­ sistoren der in Rede stehenden Art anzugeben, die für unterschiedliche Kanaltypen und auch auf einem Halbleiter­ chip mit hoher Packungsdichte hergestellt werden können und mit denen die Möglichkeit gegeben ist, integrierte Stan­ dardschaltungen (z.B. i CMOS-Technologie) aufzubauen.The invention has for its object field effect oil to specify the type of transistor in question which is used for different channel types and also on a semiconductor chip can be produced with high packing density and with which the possibility is given, integrated Stan standard circuits (e.g. i CMOS technology).

Diese Aufgabe ist gemäß der Erfindung durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst.This object is according to the invention by the characterizing part of claim 1 specified Features solved.

Demgemäß werden zu beiden Seiten der in einem Graben angeordneten, für wenigstens zwei Transistoren gemeinsam wirksamen Gate-Elektrode je ein Transistor aufgebaut, wobei diese Transistoren durch eine strukturierbare Isolations­ schicht zwischen dem Halbleitersubstrat und den vertikal darauf angeordneten Halbleiterschichten voneinan­ der elektrisch getrennt sind. Bei geeigneter Strukturierung der Isolation kann die Trennung der Transistoren jedoch gezielt unterlassen werden, um evtl. Transistorgebiete, die an ein gemeinsames Potential (z.B. Ground/VSS) anzu­ schließen sind über das gemeinsame Substrat zu verbinden. Auf diese Art läßt sich z.B. ein Komplementär-Transistor­ paar, d.h. aus einem p-Kanal-Transistor und einem n-Kanal- Transistor, mit einer gemeinsamen Gate-Elektrode aufbauen. Accordingly, on both sides of the in a trench arranged, common to at least two transistors effective gate electrode, one transistor each, where these transistors through a structurable insulation layer between the semiconductor substrate and the semiconductor layers arranged vertically thereon from one another which are electrically isolated. With suitable structuring Isolation can, however, separate the transistors be deliberately omitted to possibly transistor areas that to a common potential (e.g. Ground / VSS) close must be connected via the common substrate. In this way, e.g. a complementary transistor couple, i.e. consisting of a p-channel transistor and an n-channel Transistor, build with a common gate electrode.  

Wird eine Vielzahl von solchen Transistoranordnungen auf einem einzigen Chip angeordnet, so liegen diese durch den geschilderten Aufbau jeweils in einer Isolationsinsel, so daß es möglich ist, die Transistoren durch bekannte Beschaltungen, gegebenenfalls mit sogenannten vergrabenen Anschlüssen miteinander zu komplexen integrierten Schaltun­ gen zu verbinden. Als einfachste Standardschaltung bieten sich hierbei CMOS-Inverter an, die sich wegen des Aufbaus als Doppeltransistor mit gemeinsamer Gate-Elektrode auf kleinem Raum von nur wenigen Mikrometern Durchmesser aufbauen lassen, so daß auf einem Halbleiterchip hohe Packungsdichten erzielbar sind.Will have a variety of such transistor arrangements arranged on a single chip, these lie through the described structure each in an isolation island, see above that it is possible to use known transistors Circuits, possibly with so-called buried ones Connections with each other to form complex integrated circuits to connect gene. Offer as the simplest standard circuit CMOS inverter, which is due to the structure as a double transistor with a common gate electrode small space of only a few micrometers in diameter let build so that high on a semiconductor chip Packing densities can be achieved.

In ähnlicher Weise lassen sich logische Gatter, z.B. NAND- oder NOR-Gatter sowie Speicherzellen aufbauen.Similarly, logic gates, e.g. NAND or build NOR gates and memory cells.

Für den Aufbau der vertikalen Halbleiterschichten bieten sich eine Reihe von Verfahren bzw. gemischte Verwendung diverser Technologieschritte an, die entweder auf breiter Front der Massenfertigung bereits im Einsatz sind oder derzeit im Labor untersucht bzw. entwickelt werden. Aus der Vielzahl von Technologieschritten, die zur Anwendung kommen können, seien hier genannt:Offer for the construction of vertical semiconductor layers a range of procedures or mixed use various technological steps that are either broader Front of mass production are already in use or are currently being investigated or developed in the laboratory. From the Variety of technology steps that are used can be mentioned here:

  • - Abscheidung von Polysilizium aus der Gasphase (LPCVD),- deposition of polysilicon from the gas phase (LPCVD),
  • - Rekristallisierung z.B. durch Laser-Bestrahlung,- recrystallization e.g. by laser radiation,
  • - Ionenimplantation,- ion implantation,
  • - monokristalline Abscheidung aus der Gasphase mit Laser,- monocrystalline deposition from the gas phase with laser,
  • - dotierte Abscheidung aus der Gasphase,- doped deposition from the gas phase,
  • - Molekularstrahl-Epitaxie,- molecular beam epitaxy,
  • - zweiseitiges Prozessieren des Wafers.- two-sided processing of the wafer.

Durch geeignete evtl. wiederholte Abscheidung von Halblei­ termaterialien, Strukturierung, Dotierung und Prozessierung können die in den Fig. 1 und 3 skizzierten Halbleitergebie­ te unterschiedlichen Leitungstyps hergestellt werden. The semiconductor regions outlined in FIGS . 1 and 3 can be produced by suitable types of conduction by suitable, if necessary, repeated deposition of semiconductor materials, structuring, doping and processing.

Es ist des weiteren denkbar, daß Drain- und/oder Source- Schichten polykristallin vorliegen (sog. Polytransistoren).It is also conceivable that drain and / or source Layers are polycrystalline (so-called polytransistors).

Weitere Ausgestaltungen der Erfindung gehen aus den Unteransprüchen hervor.Further refinements of the invention result from the Sub-claims emerge.

Die Erfindung ist in Ausführungsbeispielen anhand der Zeichnung näher erläutert. In dieser stellen dar:The invention is in exemplary embodiments based on the Drawing explained in more detail. In this represent:

Fig. 1 einen Querschnitt durch einen CMOS-Inverter gemäß der Erfindung; Fig. 1 is a cross-sectional view of a CMOS inverter according to the invention;

Fig. 2 das Ersatzschaltbild des in Fig. 1 gezeigten CMOS-Inverters; FIG. 2 shows the equivalent circuit diagram of the CMOS inverter shown in FIG. 1;

Fig. 3 einen Querschnitt durch zwei NAND-Gatter gemäß der Erfindung; Fig. 3 is a cross section through two NAND gates according to the invention;

Fig. 4 ein Ersatzschaltbild der NAND-Gatter aus Fig. 3. FIG. 4 shows an equivalent circuit diagram of the NAND gates from FIG. 3.

In Fig. 1 ist ein CMOS-Inverter 1 gezeigt, der aus einem n-Kanal-Feldeffekttransistor 2 und einem p-Kanal-Feldef­ fekttransistor 3 mit gemeinsamer Gate-Elektrode 4 besteht.In Fig. 1, a CMOS inverter 1 is shown, which consists of an n-channel field effect transistor 2 and a p-channel field effect transistor 3 with a common gate electrode 4 .

Das Substrat 5 wird so strukturiert, prozessiert und oxidiert, daß eine Isolationsschicht 6 z.B. aus Silizium­ dioxid entsteht mit Isolationsschichtunterbrechungen 7, wie etwa der n-Kanal-Schicht des Transistors 2. Hierauf wird vorteilhafterweise eine monokristalline Siliziumschicht 9 erzeugt. Dabei können ein oder mehrere Technologieschritte aus der obigen Auflistung zur Anwendung kommen. Die Schicht 9 wird nun auf gängige Weise strukturiert, oxidiert und dotiert, so daß die n-Schicht 15 und die Isolationsschicht 13 entsteht. Darauf ist erneut eine Schicht 16 zur Erzeugung der p-Schicht für den Transistor 3 bzw. einer hier nicht weiter betrachteten Schicht über dem Transistor 2 abzuscheiden. Diese Schicht muß z.B. nicht unbedingt monokristallin sein.The substrate 5 is structured, processed and oxidized so that an insulation layer 6, for example made of silicon dioxide, with insulation layer interruptions 7 , such as the n-channel layer of the transistor 2 . A monocrystalline silicon layer 9 is advantageously produced thereon. One or more technology steps from the list above can be used. The layer 9 is now structured, oxidized and doped in a conventional manner, so that the n-layer 15 and the insulation layer 13 are formed. A layer 16 for generating the p-layer for transistor 3 or a layer (not considered further here) over transistor 2 is to be deposited thereon. For example, this layer does not necessarily have to be monocrystalline.

In dieser Schichtenfolge wird dann ein Graben 17 geätzt, der wenigstens bis knapp unter die Schicht 6, 8 reicht. Die Wände des Grabens erhalten ein Gateoxid 18, auf das die Kontaktierung der Gate-Elektrode und deren symbolischer Anschluß 19 aufgebracht wird (Polysilizium oder Metall). Der Graben kann anders als skizziert auch ganz aufgefüllt werden. Die Unterseite des Substrats 5 wird metallisiert, so daß hier eine Anschlußelektrode 20 entsteht, die mit einem Anschluß 21 versehen wird. In ähnlicher Weise wird die Oberfläche des Transistors 3 mit einer Metallisierung 22 und einem Anschluß 23 versehen.A trench 17 is then etched in this layer sequence, which extends at least to just below the layer 6 , 8 . The walls of the trench receive a gate oxide 18 onto which the contacting of the gate electrode and its symbolic connection 19 is applied (polysilicon or metal). The ditch can also be completely filled out, as outlined. The underside of the substrate 5 is metallized, so that here a connection electrode 20 is formed, which is provided with a connection 21 . In a similar manner, the surface of the transistor 3 is provided with a metallization 22 and a connection 23 .

Durch hier nicht gezeigte vergrabene Verbindungen werden die n-Zone 11 und die p-Zone 12 der Transistoren 2 bzw. 3 miteinander elektrisch verbunden, was hier durch einen Lei­ tungsweg 24 angedeutet ist und mit einem Anschluß 25 ver­ sehen.Through buried connections, not shown here, the n-zone 11 and the p-zone 12 of the transistors 2 and 3 are electrically connected to one another, which is indicated here by a line 24 and can be seen with a connection 25 ver.

Aus Fig. 1 ist ersichtlich, daß die beiden Transistoren 2 und 3 voneinander elektrisch isoliert sind, da die Isola­ tionsschicht 6 aus Siliziumdioxid auf seiten des Transis­ tors 3 bis zu dem Graben 17 reicht. Außerdem ist oberhalb des Transistors 2 die Isolationsschicht 13 aufgebracht, die ebenfalls bis zu dem Graben reicht. Die beiden Transis­ toren 2 und 3 liegen sozusagen in Isolationsinseln. Der ge­ zeigte CMOS-Inverter 1 kann zu einer Vielzahl auf einem Halbleitersubstrat 5 aufgebaut werden, wodurch die speziel­ le Ausgestaltung und Strukturierung der Isolationsschich­ ten 6 und 13 alle Transistoren dann in Isolationsinseln liegen und somit elektrisch voneinander isoliert sind.From Fig. 1 it can be seen that the two transistors 2 and 3 are electrically isolated from each other, since the insulation layer 6 made of silicon dioxide on the side of the transistor gate 3 extends to the trench 17 . In addition, the insulation layer 13 is applied above the transistor 2 , which also extends to the trench. The two transistors 2 and 3 are, so to speak, in isolation islands. The ge showed CMOS inverter 1 can be built up to a large number on a semiconductor substrate 5 , whereby the special le design and structuring of the Isolationsschich th 6 and 13 all transistors are then in isolation islands and are thus electrically isolated from each other.

Das Ersatzschaltbild des CMOS-Inverters 1 ist in Fig. 2 dargestellt. Das Eingangssignal wird über den Anschluß 19 der gemeinsamen Gate-Elektrode 4 der beiden Transistoren 2 und 3 zugeführt, die am Anschluß 21 mit dem VSS-Potential und am Anschluß 23 mit dem VDD-Potential kontaktiert sind. Über die vergrabene Verbindung 24 und den Anschluß 25 kann das Ausgangssignal abgenommen werden.The equivalent circuit diagram of the CMOS inverter 1 is shown in FIG. 2. The input signal is fed via the connection 19 to the common gate electrode 4 of the two transistors 2 and 3 , which are contacted at the connection 21 with the VSS potential and at the connection 23 with the VDD potential. The output signal can be obtained via the buried connection 24 and the connection 25 .

In Fig. 3 ist ein Doppel-NAND-Gatter 31 aus vier Feldef­ fekttransistoren 32, 33, 34 und 35 dargestellt, wobei jeweils die Transistoren 32 und 33 bzw. 34 und 35 eine gemeinsame Gate- Elektrode 36 bzw. 37 mit Anschlüssen 38 bzw. 39 aufweisen. Der Aufbau der Schichten erfolgt verfahrenstechnisch ähnlich wie oben, so daß im folgenden nur die Schichtenfolge dieses NAND-Gatters 31 beschrieben ist. Auf ein Substrat 40 aus n-Silizium, dessen Unterseite mit einer Metallisierung 41 und einem Anschluß 42 versehen ist, wird eine Isolationsschicht 43 aufgebracht und im Bereich des später erzeugten Transistors 34 so struktu­ riert, daß in einer Ausnehmung 44 n-Silizium 45 vorliegt. An diese strukturierte Isolationsschicht 43 schließen sich drei Schichten 46, 47 und 48 an, die entsprechend dotiert werden.In Fig. 3, a double NAND gate 31 from four field effect transistors 32 , 33 , 34 and 35 is shown, wherein each of the transistors 32 and 33 or 34 and 35 a common gate electrode 36 and 37 with connections 38 and . 39 have. In terms of process engineering, the layers are constructed similarly as above, so that only the layer sequence of this NAND gate 31 is described below. On a substrate 40 made of n-silicon, the underside of which is provided with a metallization 41 and a connection 42 , an insulation layer 43 is applied and structured in the region of the transistor 34 which is produced later so that n-silicon 45 is present in a recess 44 . This structured insulation layer 43 is followed by three layers 46 , 47 and 48 , which are doped accordingly.

Hierdurch entsteht für den Transistor 32 ein pnp-Aufbau, für die Transistoren 33 und 34 jeweils ein npn-Aufbau und für den Transistor 35 ein pnp-Aufbau. Die Transistoren 33 und 34, die zwischen den V-förmigen Gate-Elektroden 36 und 37 liegen, sind vorzugsweise im Bereich der Kanalzone in der Schicht 47 und im Bereich der unteren n-Schicht 46 durch Isolationszonen 49 voneinander elektrisch isoliert. This results in a pnp structure for the transistor 32 , an npn structure for the transistors 33 and 34 and a pnp structure for the transistor 35 . The transistors 33 and 34 which lie between the V-shaped gate electrodes 36 and 37 are preferably electrically insulated from one another in the region of the channel zone in the layer 47 and in the region of the lower n-layer 46 by means of insulation zones 49 .

Die p⁺- und n⁺-Zonen der Schicht 46, die als Drain-Gebiete fungieren, werden durch vergrabene Verbindungen miteinander kontaktiert, was in der Fig. 3 symbolisch durch 50 dargestellt ist, und mit einem Ausgangsanschluß 51 verbun­ den, an dem das Ausgangssignal vorliegt. Ebenso sind die Source-Zonen der Transistoren 32 und 35 in der Schicht 48 mit Anschlüssen 52 bzw. 53 verbunden.The p⁺ and n⁺ zones of the layer 46 , which act as drain regions, are contacted with one another by buried connections, which is symbolically represented by 50 in FIG. 3, and connected to an output connection 51 to which the Output signal is present. Likewise, the source zones of transistors 32 and 35 in layer 48 are connected to terminals 52 and 53 , respectively.

Der hier beschriebene Aufbau hat gegenüber dem CMOS-Inver­ ter in Fig. 1 noch den Vorteil, daß die Transistorkanäle sämtlich in der Schicht 47 liegen, d.h. auf einer Ebene. Hierdurch ergibt sich unter anderem die Möglichkeit, daß nur diese eine Ebene rekristallisiert werden muß. Die darü­ ber bzw. darunter angeordneten Drain- bzw. Source-Ebenen sind normalerweise monokristallin, jedoch haben neuere Versuche gezeigt, daß auch mit polykristallinen Schichten wirkungsvoll gearbeitet werden kann. Insbesondere liegen auch die vergrabenen Verbindungen, die durch den Leitungs­ weg 50 angedeutet sind, in einer Ebene, so daß diese technisch einfacher hergestellt werden können. Somit kann man sich Platz für zusätzliche Verdrahtung und Kon­ taktlöcher sparen, wie bereits zu dem Inverter erwähnt.The structure described here has the advantage over the CMOS inverter in FIG. 1 that the transistor channels are all in the layer 47 , ie on one level. Among other things, this results in the possibility that only this one level has to be recrystallized. The drain or source planes arranged above or below are normally monocrystalline, but recent experiments have shown that polycrystalline layers can also be used effectively. In particular, the buried connections, which are indicated by the line 50, lie in one plane, so that they can be produced more technically. This saves space for additional wiring and contact holes, as already mentioned for the inverter.

In Fig. 4 ist das Ersatzschaltbild des Doppel-NAND-Gatters 31 gezeigt. Der p-Kanal-Transistor 32 und der n-Kanal-Tran­ sistor 33 werden über den gemeinsamen Gate-Anschluß 38, der p-Kanal-Transistor 35 und der n-Kanal-Transistor 35 über den gemeinsamen Gate-Anschluß 39 mit den Eingangssig­ nalen angesteuert. Die Source-Elektroden der Transistoren 32 und 35 sind mit den Anschlüssen 52 und 53 zum VDD-Potential versehen, die Source-Elektrode des Transis­ tors 34 ist über das Gebiet 45 und das Substrat 40 mit dem Anschluß 42 zum VSS-Potential kontaktiert. Der Ausgangsan­ schluß 51 ist mit den Drain-Elektroden der Transistoren 32, 33 und 35 verbunden.The equivalent circuit diagram of the double NAND gate 31 is shown in FIG . The p-channel transistor 32 and the n-channel transistor 33 are connected via the common gate connection 38 , the p-channel transistor 35 and the n-channel transistor 35 via the common gate connection 39 to the inputs controlled. The source electrodes of the transistors 32 and 35 are provided with the connections 52 and 53 to the VDD potential, the source electrode of the transistor 34 is contacted via the region 45 and the substrate 40 with the connection 42 to the VSS potential. The output terminal 51 is connected to the drain electrodes of transistors 32 , 33 and 35 .

Eine Vielzahl der in Fig. 3 gezeigten NAND-Gatter kann auf einem einzigen Halbleiterchip aufgebaut werden, wobei dann die einzelnen Gatter wiederum in Isolationsinseln liegen.A large number of the NAND gates shown in FIG. 3 can be built up on a single semiconductor chip, the individual gates then in turn lying in isolation islands.

Außer den dargestellten Ausführungsbeispielen ist es möglich, komplexere Transistorgruppen aus mehr als zwei Transistoren mit einer gemeinsamen Steuerelektrode zu versehen. Dies ist insbesondere vorteilhaft, wenn in SOI-Technik aufgebaute Transistoren und Vertikaltransisto­ ren miteinander kombiniert werden. Durch eine solche Kombination können sehr schnelle Schaltungen erreicht werden, wobei dann durch die komplexe Transistorgruppe mit gemeinsamer Steuerelektrode Laufzeitprobleme umgangen wer­ den.In addition to the illustrated embodiments, it is possible, more complex transistor groups from more than two Transistors with a common control electrode Mistake. This is particularly advantageous if in Transistors and vertical transistor built using SOI technology be combined with each other. By such Combination can achieve very fast circuits be, then with the complex transistor group with common control electrode bypassed runtime problems who the.

Claims (5)

1. Vertikaltransistoranordnung, die ausgehend von einem Halbleitersubstrat aus einer vertikalen Schichtenfolge aus Halbleitermaterial unterschiedlichen Leitungstyps aufgebaut ist, die eine Quelle (Source, Emitter), eine Kanalzone und eine Senke (Drain, Kollektor) definieren, mit einer Steuerelektrode (Gate, Basis), die in einem bis in die Kanalzone des Transistors reichenden Graben angeordnet und gegenüber den Halbleiterschichten elek­ trisch isoliert ist, sowie mit Anschlüssen für Steuer­ elektrode, Senke und Quelle, wobei beim Durchschalten des Transistors ein Hauptstrom vertikal durch die Halbleiterschichten fließt, dadurch gekennzeichnet, daß auf den Seiten des Grabens (17) für die Steuerelek­ trode (4, 36, 37) wenigstens ein Transistor (2, 3, 32, 33, 34, 35) aufgebaut ist, so daß sich zumindest ein Doppeltransistor (2, 3; 32, 33; 34, 35) aus zwei Transistoren mit gemeinsamer Steuerelektrode (4, 36, 37) ergibt, und daß auf das Halbleitersubstrat (5, 40) eine Isolationsschicht prozessiert ist, die so strukturierbar ist, daß jeweils das Gebiet eines Transistors, das auf dem gleichen, statischen Potential (Substratpotential) äquivalenter, anderer Transistorgebiete liegt, mit dem Substrat elektrisch leitend verbunden wird, ansonsten jedoch an den Graben (17) heranreicht und dadurch die entsprechenden Transistorgebiete (3; 32; 33; 35) elek­ trisch vom Substrat isoliert. 1. Vertical transistor arrangement, which is based on a semiconductor substrate and is constructed from a vertical layer sequence of semiconductor material of different conductivity types, which define a source (source, emitter), a channel zone and a sink (drain, collector), with a control electrode (gate, base), arranged in a trench extending into the channel zone of the transistor and electrically isolated from the semiconductor layers, and with connections for control electrode, sink and source, a main current flowing vertically through the semiconductor layers when the transistor is turned on, characterized in that the sides of the trench ( 17 ) for the control electrode ( 4 , 36 , 37 ) at least one transistor ( 2 , 3 , 32 , 33 , 34 , 35 ) is constructed so that at least one double transistor ( 2 , 3 ; 32 , 33 ; 34 , 35 ) from two transistors with a common control electrode ( 4 , 36 , 37 ), and that on the semiconductor substrate ( 5 , 4 0 ) an insulation layer is processed, which can be structured such that the area of a transistor which is at the same static potential (substrate potential) equivalent, other transistor areas, is electrically conductively connected to the substrate, but otherwise at the trench ( 17 ) and thereby the corresponding transistor regions ( 3 ; 32 ; 33 ; 35 ) electrically isolated from the substrate. 2. Vertikaltransistoranordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Vielzahl von Doppeltransistoren (2, 3; 32, 33, 34, 35) auf einem Halbleiterchip aufgebaut sind, und daß zwischen zwei benachbarten Gräben (17) unterschiedlicher Doppeltransistoren Isolationszonen (6, 43, 49) vorgesehen sind.2. Vertical transistor arrangement according to claim 1, characterized in that a plurality of double transistors ( 2 , 3 ; 32 , 33 , 34 , 35 ) are constructed on a semiconductor chip, and that between two adjacent trenches ( 17 ) of different double transistors isolation zones ( 6 , 43 , 49 ) are provided. 3. Vertikaltransistoranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß einzelne Anschlüsse für Drain- und Source-Gebiete durch vergrabene Kontaktzonen (24, 50) gebildet sind.3. Vertical transistor arrangement according to claim 1 or 2, characterized in that individual connections for drain and source regions are formed by buried contact zones ( 24 , 50 ). 4. Vertikaltransistoranordnung nach einem der vorhergehen­ den Ansprüche, dadurch gekennzeichnet, daß zumindest ein Teil der Halbleiterschichten (9, 15, 16; 46, 47, 48) aus rekristallisiertem polykristallinen oder amorphen Halbleitermaterial bestehen.4. Vertical transistor arrangement according to one of the preceding claims, characterized in that at least some of the semiconductor layers ( 9 , 15 , 16 ; 46 , 47 , 48 ) consist of recrystallized polycrystalline or amorphous semiconductor material. 5. Vertikaltransistoranordnung nach einem der vorhergehen­ den Ansprüche, dadurch gekennzeichnet, daß mehr als zwei Transistoren von einer gemeinsamen Steuerelektrode gesteuert werden.5. Vertical transistor arrangement according to one of the preceding claims, characterized in that more than two Transistors from a common control electrode to be controlled.
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