DE3832703A1 - Arrangement for determining a fault position - Google Patents

Abstract

An arrangement for determining a fault position is described, with at least one processor for evaluation of the data supplied on the line to be monitored. In it, at least two read-write memories, with data and address inputs connected in parallel, and separate control inputs, are provided. Affecting them with a specified potential via a logic circuit has the effect that the relevant read-write memory is switched to an inactive state.

Description

Die Erfindung betrifft eine Anordnung zur Fehlerortsbestimmung in der mindestens ein Prozessor zur Auswertung von der zu überwachenden Leitung gelieferten Daten vorgesehen ist.The invention relates to an arrangement for Fault location in the at least one processor Evaluation supplied by the line to be monitored Data is provided.

Die Aufgabe der Erfindung besteht darin, die eingangs genannte Anordnung so auszugestalten, daß es möglich wird, durch einfache Befehle zwei verschiedene Zustände der zu überwachenden Leitung zu kontrollieren, damit zum Beispiel aus dem einer Änderung vorhergehenden Zustand durch Vergleich mit dem Istzustand auf Art und Ursache von Fehlern geschlossen werden kann.The object of the invention is to begin with to design the arrangement so that it becomes possible by simple commands two different states of the monitoring line to control, for example from the state preceding a change Comparison with the actual state in terms of the type and cause of errors can be closed.

Die Lösung dieser Aufgabe ist gekennzeichnet dadurch, daß mindestens zwei Schreib-Lese-Speicher vorgesehen sind, deren Daten- und Adresseingänge parallel geschaltet sind, die mit getrennten Steuereingängen versehen sind, deren Beaufschlagung mit einem bestimmten Potential bewirkt, daß der betreffende Schreib-Lese-Speicher in einen nichtaktiven Zustand geschaltet wird, bei dem die Neuaufnahme oder Abgabe von Daten in oder aus die bzw. den Speicher gesperrt ist, die vorher gespeicherten Daten erhalten bleiben, und daß vor diese getrennten Steuereingänge eine Logik geschaltet ist, die ermöglicht, jeweils einen Schreib-Lese-Speicher aktiv zu schalten, um dessen Speicher-Inhalt mit Hilfe des Mikroprozessors auszuwerten und gegebenenfalls zu verändern. Eine vorteilhafte Ausgestaltung ist dadurch gekennzeichnet, daß die Logik so ausgelegt ist, daß bei Absinken der Betriebsspannung alle Speicher in einen nichtaktiven Zustand geschaltet werden.The solution to this problem is characterized in that at least two read-write memories are provided, the Data and address inputs are connected in parallel with separate control inputs are provided, the Applying a certain potential causes the relevant read-write memory in a non-active State is switched in which the new admission or delivery of data in or out of which the memory is locked, the previously saved data is retained, and that before this separate control inputs a logic is switched  which enables a read / write memory to be active switch to its memory content using the Evaluate microprocessor and change if necessary. An advantageous embodiment is characterized in that that the logic is designed so that when the Operating voltage of all memories in a non-active state be switched.

Wie in der Figur dargestellt, sind nach der Erfindung die Adresseingänge (A 1-A 5) und Ausgänge (D 1-D 5) von zwei Schreib-Lese-Speichern (RAM1 und RAM2) parallelgeschaltet. Die Beaufschlagung der Steuereingänge (CE) mit zum Beispiel der Spannung 0 schaltet die Eingänge des Speichers so, daß sich der Inhalt des Speichers nicht mehr ändert, wenn sich an den Eingängen die anliegenden Signale ändern. Die Steuereingänge (CE) sind an eine Logik (L) angeschlossen. Mit Hilfe dieser Logik können jetzt nacheinander zwei verschiedene Zustände einer Leitung zu verschiedenen Zeiten oder auch die Zustände von zwei verschiedenen Leitungen aufgerufen und ausgewertet werden, je nachdem, mit welchen Daten die Schreib-Lese-Speicher vorher beaufschlagt wurden.As shown in the figure, the address inputs ( A 1 - A 5 ) and outputs ( D 1 - D 5 ) of two read-write memories (RAM1 and RAM2) are connected in parallel according to the invention. The application of voltage 0 to the control inputs (CE) , for example, switches the inputs of the memory in such a way that the contents of the memory no longer change when the signals at the inputs change. The control inputs (CE) are connected to a logic ( L ). With the help of this logic, two different states of a line at different times or the states of two different lines can now be called up and evaluated in succession, depending on the data with which the read / write memory was previously loaded.

Bei Absinken der Betriebsspannung besteht jetzt die Möglichkeit, die Daten über den vorhergehenden Zustand einer Leitung zu erhalten.If the operating voltage drops, there is now Possibility to view the data about the previous state of a To get lead.

Claims (2)

1. Anordnung zur Fehlerortsbestimmung in der mindestens ein Prozessor zur Auswertung von der zu überwachenden Leitung gelieferter Daten vorgesehen ist, dadurch gekennzeichnet, daß mindestens zwei Schreib-Lese-Speicher vorgesehen sind, deren Daten- und Adresseingänge parallel geschaltet sind, die mit getrennten Steuereingängen versehen sind, deren Beaufschlagung mit einem bestimmten Potential bewirkt, daß der betreffende Schreib-Lese-Speicher in einen nichtaktiven Zustand geschaltet wird, bei dem die Neuaufnahme oder Abgabe von Daten in den bzw. aus dem Speicher gesperrt ist, die vorher gespeicherten Daten erhalten bleiben, und daß vor diese getrennten Steuereingänge eine Logik geschaltet ist, die ermöglicht, jeweils einen Schreib-Lese-Speicher aktiv zu schalten, um dessen Speicher-Inhalt mit Hilfe des Mikroprozessors auszuwerten und gegebenenfalls zu verändern.1. Arrangement for determining the fault location in the at least one processor for evaluating data supplied by the line to be monitored is provided, characterized in that at least two read-write memories are provided, the data and address inputs of which are connected in parallel and are provided with separate control inputs the application of which to a certain potential causes the read / write memory in question to be switched to a non-active state in which the new entry or delivery of data into or from the memory is blocked, the previously stored data being retained, and that logic is connected upstream of these separate control inputs, which makes it possible to activate a read-write memory in each case in order to evaluate its memory contents with the aid of the microprocessor and, if necessary, to change them. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Logik so ausgelegt ist, daß bei Absinken der Betriebsspannung alle Speicher in einen nichtaktiven Zustand geschaltet werden.2. Arrangement according to claim 1, characterized in that the logic is designed so that when the Operating voltage of all memories in a non-active state be switched.