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Die Erfindung betrifft Datenverarbeitungssysteme und bezieht
sich insbesondere auf Systeme zum Verbinden von Teilsystemen
zu einem Datenverarbeitungssystem.
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Im Stand der Technik werden im allgemeinen Busse mit
paralleler Betriebsweise zum Verbinden von Komponenten eines
einzelnen Rechnersystems und Verbindungsleitungen mit
serieller Betriebsweise zum Verbinden gleichberechtigter
Systeme benutzt. Der Bus mit paralleler Betriebsweise bietet
große Geschwindigkeit, setzt aber im allgemeinen voraus, daß
wenigstens einige der verbundenen Komponenten nicht
gleichberechtigt sind, d. h. daß sie erforderlich sind, damit
das System überhaupt funktionieren kann. Die
Verbindungsleitung mit serieller Betriebsweise wird zum
Verbinden gleichberechtigter Systeme verwendet (sh. IBM
Technical Disclosure Bulletin, Band 21, Nr. 4, Sept. 1978, S.
1388-1390), und kann folglich funktionieren, solange eines
der an sie angeschlossenen Systeme betriebsfähig ist. Jedoch
ist die Datenübertragung über eine seriell betriebene
Verbindungsleitung sehr viel langsamer als über einen
parallelen Bus. Benötigt wird eine Verbindungsleitung, die
von der Erfindung geschaffen wird, welche die für den Bus
typische hohe Geschwindigkeit zusammen mit der für die
serielle Verbindungsleitung typische demokratische Beziehung
zwischen den Komponenten bietet.
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Die Erfindung bezieht sich auf Verbindungsleitungen zum
Verbinden von Rechnersystem-Komponenten und ist in Anspruch 1
dargelegt. Die Erfindung ist eine Hochgeschwindigkeits-
Verbindungsleitung zum Verbinden einer Vielzahl von
gleichberechtigten Teilsystemen. Jedes Teilsystem weist ein
Ein/Ausgabesystem auf. Die Verbindungsleitung ist an jedes
Ein/Ausgabesystem angeschlossen und umfaßt Daten- und
Steuerleitungen. Zu den Steuerleitungen gehören die folgenden
Leitungstypen: Systemzustandsleitungen, welche den Zustand
aller angeschlossenen Teilsysteme jedem Teilsystem anzeigen,
Zuteilungsleitungen zur Angabe, ob die Hochgeschwindigkeits-
Verbindungsleitung seinerzeit benutzt wird und welches der
angeschlossenen Teilsysteme eine Übertragung zu beginnen
wünscht, und Empfängererfassungsleitungen zur Festlegung,
welches der Teilsysteme die Übertragung empfangen soll und ob
das bestimmte Teilsystem für die Übertragung empfangsfähig
ist.
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Die Verbindungsleitung umfaßt ferner in jedem
Ein/Ausgabesystem eine Geräteanschlußeinheit, die an die
Daten- und Steuerleitungen angeschlossen ist. Die
Geräteanschlußeinheit umfaßt folgendes: eine an die
Zustandsleitungen angeschlossene
Systemzustandserkennungslogik zum Sperren einer
Datenübertragung an ein hierfür nicht bereites Teilsystem;
eine an die Zuteilungsleitungen angeschlossene
Zuteilungslogik zum Bestimmen, ob ein Teilsystem zu einem
bestimmten Zeitpunkt auf die Verbindungsleitung zugreifen
darf, eine an die Empfängererfassungsleitungen angeschlossene
Empfängererfassungslogik, wodurch ein übertragendes
Ein/Ausgabesystem ein empfangendes Ein/Ausgabesystem
bestimmen kann, das bestimmte System seine
Empfangsaufforderung und Empfangsfähigkeit bestätigen kann,
und das übertragende System überprüfen kann, daß das
bestimmte System zum Datenempfang aufgefordert worden ist und
zum Datenempfang fähig ist, eine auf die
Empfängererfassungslogik ansprechende Datenabgabelogik zur
Abgabe von Daten an die Datenleitungen nach Überprüfung der
Wahl eines empfangenden Systems, und eine auf die
Empfängererfassungslogik ansprechende
Datenempfangseinrichtung im empfangenden System zum Empfangen
von Daten von den Datenleitungen.
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Es ist somit Aufgabe der Erfindung, eine verbesserte
Einrichtung zum Verbinden von Rechnersystemen zu schaffen;
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es ist eine andere Aufgabe der Erfindung, eine
Hochgeschwindigkeits-Verbindungsleitung für gleichberechtigte
Systeme zu schaffen;
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es ist eine weitere Aufgabe der Erfindung, eine
gleichberechtigte Systeme verbindende Hochgeschwindigkeits-
Verbindungsleitung zu schaffen, bei der jedes System den
Zustand der anderen Systeme feststellen kann.
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Es ist eine zusätzliche Aufgabe der Erfindung, eine
Hochgeschwindigkeits-Verbindungsleitung zu schaffen, bei der
ein übertragendes System vor Beginn einer Übertragung
feststellen kann, daß es das bestimmte empfangende System
aufgerufen hat, und daß das empfangende System die Daten
empfangen kann.
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Weitere Aufgaben und Vorteile der Erfindung ergeben sich für
den Fachmann nach Bezugnahme auf die hier enthaltene
detaillierte Beschreibung einer bevorzugten Ausführungsform
und die Zeichnungen, in denen zeigt:
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Fig. 1 ein Blockschaltbild von die Erfindung verwendenden
gleichberechtigten Systemen,
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Fig. 2 ein detailliertes logisches Diagramm der
Hochgeschwindigkeits-Verbindungsleitung gemäß der
Erfindung,
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Fig. 3 ein Blockschaltbild als Überblick über ein
Ein/Ausgabesystem, das die Hochgeschwindigkeits-
Verbindungsleitung gemäß der Erfindung verwendet,
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Fig. 4 ein Zeitdiagramm des Beginns einer
Übertragungsoperation über die
Hochgeschwindigkeits-Verbindungsleitung,
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Fig. 5 ein Zeitdiagramm der normalen Beendigung einer
Übertragungsoperation über die
Hochgeschwindigkeits-Verbindungsleitung,
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Fig. 6 eine Einzelheit der die Bereitschafts-Leitungen RDY
203 in der Hochgeschwindigkeits-Verbindungsleitung
steuernden Logik,
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Fig. 7 eine Einzelheit der Taktsignale in der
Hochgeschwindigkeits-Verbindungsleitung
generierenden Logik,
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Fig. 8 eine Einzelheit der Buszuteilungs-Logik in der
Hochgeschwindigkeits-Verbindungsleitung,
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Fig. 9 eine Einzelheit der den Beginn einer
Datenübertragung in der Hochgeschwindigkeits-
Verbindungsleitung steuernden Folgesteuerungs-
Logik, und
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Fig. 10 eine Einzelheit der den Beginn des Datenempfangs in
der Hochgeschwindigkeits-Verbindungsleitung
steuernden Logik.
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Die Bezugszeichen in den Figuren haben drei oder mehr
Stellen. Die beiden niedrigstwertigen Stellen sind
Bezugszeichen innerhalb einer Zeichnung; die höherwertigen
Stellen sind die Zeichnungsnummer. Beispielsweise gilt das
Bezugszeichen 1003 für ein Bauteil 3 in der Zeichnung 10.
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Die folgende Beschreibung einer Bevorzugten Ausführungsform
beschreibt zuerst das System von gleichberechtigten
Rechnersystemen, in dem die vorliegende Erfindung verwendet
wird, sodann in Einzelheiten die Signale und den Zeitablauf
in der Hochgeschwindigkeits-Verbindungsleitung HSL, und
schließlich in Einzelheiten einen Ein/Ausgabeprozessor für
den Betrieb der HSL.
1. System, in dem die HSL verwendet wird: Fig. 1
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Eine bevorzugte Ausführungsform der HSL wird in dem in Fig. 1
dargestellten lose gekoppelten Rechnersystem verwendet. Das
lose gekoppelte System 102 dieser Figur ist zusammengesetzt
aus bis zu 4 unabhängigen Rechnersystemen 103, von denen
jedes als gleichberechtigtes System arbeitet. Jedes
Rechnersystem 103 umfaßt eine Zentraleinheit CPU 105, einen
reellen Speicher PMEM 107 und eine Gruppe von E/A-Prozessoren
IOP 117. Jeder IOP ist an ein oder mehrere Ein/Ausgabegeräte
angeschlossen. In Fig. 1 sind dargestellt ein Massenspeicher
MS 119, der an den IOP 117(a) angeschlossen ist, und eine
Gruppe Datenendgeräte TERM 121, die mit dem IOP 117(n)
verbunden sind. Die Anzahl IOP 117 kann in einem System 103
veränderlich sein, ebenso wie Typ und Anzahl der an einen IOP
117 angeschlossenen E/A-Geräte. Die IOP 117, die CPU 115 und
der PMEM 107 sind mittels eines Systembusses 113 verbunden.
Sowohl die CPU 115 als auch die einzelnen IOP 117 haben über
den Bus 113 direkten Zugriff auf den PMEM 107.
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Das System 103 der bevorzugten Ausführungsform ist ein
Mehrprozeß-System. Von einem System 103 durchgeführte
Operationen werden für den Prozeß durchgeführt, der momentan
in der CPU 105 ausgeführt wird. Wenn das System 103 eine E/A-
Operation für einen Prozeß durchführt, lädt die CPU 105 ein
die Operation spezifizierendes E/A-Befehlswort IOCW 109 in
eine Stelle im PMEM 107, die dem IOP 117, der die Operation
ausführen muß, bekannt ist, signalisiert dem IOP 117, daß er
eine Operation durchzuführen hat, und unterbricht die
Abarbeitung von Anweisungen für den Prozeß, der die Operation
angefordert hat, bis die E/A-Operation abgeschlossen ist.
Während der Ausführung der E/A-Operation ist die CPU 105
gegenüber dem Prozeß gesperrt, und die CPU 105 führt
Anweisungen für einen anderen Prozeß aus.
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Auf das Signal von der CPU 105 antwortet der IOP 117 durch
Abrufen des IOCW 109 aus dem PMEM 107 und führt die darin
vorgeschriebene Operation aus, wobei er sich auf den PMEM 107
direkt bezieht, um je nach Erfordernis Daten aus dem PMEM 107
an ein E/A-Gerät auszulesen oder Daten aus dem E/A-Gerät in
den PMEM 107 zu schreiben. Wenn die Operation abgeschlossen
ist, gibt der IOP 117 ein E/A-Zustandswort IOSW 111, das den
Zustand der Operation angibt, in eine spezielle Stelle des
PMEM 107 und signalisiert der CPU 105 eine Unterbrechung. Die
CPU 105 antwortet auf die Unterbrechung durch die Ausführung
eines Systemunterbrechungscode, der das IOSW 111 überprüft,
um das Ergebnis der Operation zu bestimmen, und führt dann
die Verarbeitung durch, die erforderlich ist, damit der
Prozeß, für den die E/A-Operation durchgeführt wurde, in der
CPU 105 weiter abgearbeitet werden kann. Bei einer
bevorzugten Ausführungsform können die Systeme 103 von der
Wang Laboratories, Inc. hergestellte VS-Rechnersysteme sein.
Das lose gekoppelte System 102 kann aus bis zu vier VS-
Rechnersystemen der Typen VS 85, VS 90, VS 100 oder VS 300
bestehen. Im gleichen System 102 können verschiedene Modelle
kombiniert sein.
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Ist das System 103 Teil eines lose gekoppelten Systems 102,
ist ein in Fig. 3 als HSL IOP 115 dargestellter IOP speziell
zum Anschluß an die HSL 101 ausgelegt, die das bestimmte
System 103 mit bis zu drei weiteren Systemen 103 verbindet.
Weil HSL 101 an einen IOP angeschlossen ist, kann ein
bestimmtes System 103 Daten an ein anderes System 103
weiterleiten und von diesem System empfangen, und zwar in
genau derselben Weise, wie es Daten zu irgendeinem anderen
E/A-Gerät weiterleitet oder von ihm empfängt.
2. Detaillierte Beschreibung der HSL 101: Fig. 2.
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Mit einer detaillierten Beschreibung der HSL 101 fortfahrend,
zeigt Fig. 2 eine Übersicht von ihr auf hoher Ebene. Die HSL
101 besteht aus 30 logischen Leitungen, die das System
103(x),
welches Daten übermittelt, mit dem System 103(y), das
Daten empfängt, verbinden. Jedes an die HSL 101
angeschlossene System 103 kann die HSL 101 entweder zum
Übertragen oder zum Empfangen von Daten benutzen.
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Die 30 logischen Leitungen sind in 16 Datenleitungen D 201(0
bis 15), welche die Datenleitungen 219 bilden, und 14
Steuerleitungen 221 aufgeteilt. Alle Leitungen sind Zweiweg-
Leitungen. Die 16 Datenleitungen werden benutzt zur
Übertragung von Paketen, die aus einem 16-Bit-
Mitteilungswort, gefolgt von einer Folge von 16-Bit-
Datenwörtern bestehen, zwischen den Systemen 103(x) und
103 (y). Das Mitteilungswort enthält die HSL-Adresse des
Systems 103(x) und die Anzahl der Datenwörter in der
Übertragung.
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Die Steuerleitungen 221 können in die folgenden
Funktionsgruppen aufgeteilt sein: die
Systemzustandsleitungen, die HSL-Zuteilungsleitungen, die
Empfängererfassungsleitungen, die Paritätsleitungen und die
Taktleitung. Die Systemzustandsleitungen sind RDY 203(0 bis
3). Jede dieser Leitungen entspricht einem an die HSL 101
angeschlossenen System 103 und zeigt an, ob dieses System 103
zum Datenempfang bereit ist. Die HSL-Zuteilungsleitungen sind
REQ 205(0 bis 2) und BUSY 209. Diese Leitungen stellen
Signale zur Verfügung, die bestimmen, welcher HSL IOP 115 als
nächster die HSL 101 benutzen und den Bus für diesen IOP 115
belegen wird. Die Empfängererfassungsleitungen sind RA 207,
welche dem Empfänger die Adresse des empfangenden HSL IOP 115
zur Verfügung stellt und vom Empfänger die Bestätigung dieser
Adresse erhält, und ACK 211, die zuerst angibt, daß der
Empfänger die Anforderung erhalten hat, und dann angibt, ob
der Empfänger in der Lage ist, die Daten zu empfangen.
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Die Paritätsleitungen DP 215 und PAR 213 ermöglichen die
Paritätsprüfung, um sicherzustellen, daß bei der Übertragung
von Daten- und Mitteilungswörtern über die HSL 101 keine
Fehler aufgetreten sind. Schließlich liegen auf der
Taktleitung XCL 217 Taktsignale an, die das Vorbereiten einer
Übertragung und die Übertragung der Daten- und
Mitteilungswörter steuern.
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RDY 203(0 bis 3): Diese Leitungen sind
Bereitschaftsleitungen, je eine für jedes System 103, die mit
der HSL 101 verbunden werden können. Im Betrieb eines HSL IOP
115 für ein System 103 liegt auf der Leitung dieses Systems
103 in der RDY 203 ein hochpegeliges Signal an. Jedes System
103 setzt seine eigene RDY-Leitung und liest die übrigen
Bereitschaftsleitungen. Wenn während einer Übertragung zu
einem System 103 die Bereitschaftsleitung dieses Systems auf
niedrigen Pegel schaltet, wird die Übertragung beendet.
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REQ 205(0 bis 2): Dies sind Leitungen, über welche die
Systeme 103 die Benutzung der HSL 101 für eine
Datenübertragung anfordern. Jede Anforderungsleitung ist
einem der Systeme 103 zugeordnet, und die Nummer der Leitung
bestimmt die Zugriffspriorität des Systems 103 auf die HSL
101. Versuchen zwei System 103 eine Datenübertragung auf die
HSL 101 zur gleichen Zeit, bekommt die Leitung mit der
höchsten Zugriffspriorität Zugriff auf die HSL 101, wogegen
die andere abgewiesen wird. Das System 103 mit der REQ 0 hat
die höchste Priorität, das System mit der REQ 1 die nächste
Priorität usw. Die niedrigste Priorität hat das System 103,
das keine REQ-Leitung 205 hat, und dieses System 103 kann mit
der Übertragung von Daten auf die HSL 101 erst dann beginnen,
wenn kein anderes System 103 die Benutzung der HSL 101
anfordert.
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BUSY 209 wird von allen Systemen 103 empfangen. Die Leitung
zeigt an, ob HSL 101 momentan benutzt wird, und wenn ja,
blockiert den Übertragungsbeginn bei anderen Systemen 103.
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RA 207(0 bis 1): Diese Leitungen leiten Adressen von Systemen
103 auf der HSL 101. Eine bevorzugte Ausführungsform hat
maximal vier Systeme 103, und folglich können Adressen mit
zwei Bit dargestellt werden. Nachdem ein übertragendes System
103(x) auf die HSL 101 zugegriffen hat, jedoch bevor das
empfangende System 103(y) etwas auf den Datenleitungen 219
akzeptiert hat, setzt es RA 207(0 bis 1) auf die Adresse des
empfangenden Systems 103(y). Das System 103(y) reagiert auf
die seine Adresse angebende RA 207 durch die Eingabe seiner
eigenen Adresse auf die RA 207. Das System 103(x) vergleicht
dann die von ihm auf der RA 207 empfangene Adresse mit der
anfänglich von ihm angegebenen Adresse und, wenn sie
verschieden sind, gibt das System 103(x) den Versuch zur
Übertragung auf.
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ACK 211 leitet Quittierungen vom empfangenden System 103(y)
zum übertragenden System 103(x). Das empfangende System
103(y) setzt die ACK 211 und bestätigt dadurch seinen Aufruf
zur gleichen Zeit, wie es seine Adresse auf RA 211 sendet.
Kann das empfangende System 103(y) keine Daten empfangen,
rücksetzt es später ACK 211. Das übertragende System 103(x)
tastet vor dem Beginn der Datenübertragung ACK 211 zweimal
ab. Das erste Mal, um sicherzustellen, daß ACK 211 gesetzt
worden ist, das zweite Mal, um sicherzustellen, daß ACK 211
nicht rückgesetzt worden ist.
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DP 215 überträgt den Wert der ungeraden Parität für das
momentan auf den Datenleitungen 219 vom System 103(x) zum
System 103(y) gesandte Mitteilungs- oder Datenwort. Das
System 103(y) prüft die Parität des von ihm empfangenen
Mitteilungs- oder Datenworts mit dem Paritätswert, den es für
das Wort über die DP 215 erhalten hat. Stimmen beide nicht
überein, setzt das System 103(y) die PAR 213. Wenn das System
103(y) die PAR 213 setzt, unterbricht das übertragende System
103(x) die Übertragung.
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XCL 217 ist ein Übertragungstaktsignal, das von dem System
103(x), welches die HSL 101 belegt hat, an alle übrigen
Systeme 103 gegeben wird. Die Signale der XCL 217
synchronisieren die Anforderung eines speziellen Systems
103(y) und danach die Übertragung selbst. Bei einer
bevorzugten Ausführungsform läßt sich die Periode des XCL 217
entsprechend den verschiedenen Längen der HSL 101 einstellen.
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Die HSL 101 ist physisch implementiert als flache verdrillte
60-Leiter-Doppelleitung, in der jedes verdrillte Leiterpaar
ein Differential-Paar für eine der vorstehend beschriebenen
30 logischen Leitungen ist. Die durch die HSL 101 verbundenen
Systeme 103 sind in serieller Kaskadierung
zusammengeschaltet, d. h. jedes System hat ein Anschlußfeld
mit zwei Verbindern für das Kabel. An die Verbinder ist ein
Stück des Kabels angeschlossen, in dessen Mitte ein weiterer
Verbinder angeordnet ist. Dieser Verbinder ist mit dem System
103 verbunden. Beim ersten System 103 nimmt ein Anschlußfeld-
Verbinder einen Busabschluß auf, und der andere nimmt das
Kabel zum zweiten System 103 auf. Beim zweiten System 103 ist
das Kabel vom ersten System 103 an einen der Anschlußfeld-
Verbinder angeschlossen, und das Kabel zum dritten System 103
ist an den anderen Anschlußfeld-Verbinder angeschlossen usw.
Bei einer bevorzugten Ausführungsform können für die HSL 101
insgesamt bis etwa 50 m (160 engl. Fuß) Kabel verwendet
werden, um Systeme 103 zu einem einzigen System 102 zu
verbinden. Bei anderen Ausführungsformen kann XCL 217 so
eingestellt werden, daß größere Kabellängen möglich sind.
3. Arbeitsweise der HSL 101: Fig. 4 und 5.
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Unter Benutzung der Zeitdiagramme der Fig. 4 und 5 wird die
Arbeitsweise der HSL 101 bei einer Datenübertragung zwischen
den Systemen 103(x) und 103(y) beschrieben. Fig. 4 ist ein
Zeitdiagramm des Beginns einer Übertragungsoperation. Oben
beginnend, stellt DACLK ein Taktsignal dar, das in HSL IOP
115 für das System 103(x), nachfolgend als HSL IOP 115(x)
bezeichnet, intern vorliegt. XCL 217 wird von DACLK
abgeleitet, und die Periode, die nach Maßgabe der Länge der
HSL 101 eingestellt wird, ist die des DACLK. DAGRANT ist ein
weiteres Signal, das in HSL IOP 115(x) intern anliegt und
durch eine Bewilligungslogik erzeugt wird, die anhand der
Werte der REQ 205(0 bis 2) und BUSY 209 bestimmt, ob das
System 103(x) auf die HSL 101 zugreifen kann. Wie in Fig. 4
zu erkennen, geht DAGRANT in einer bevorzugten
Ausführungsform auf einen hohen Pegel, wenn das System 103(x)
Zugriff hat. Die übrigen Signale im Zeitdiagramm sind die
Signale auf den Leitungen der HSL 101.
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Bevor eine Übertragung gestartet wird, prüft HSL IOP 115(x),
ob RDY 203(y) für das empfangende System 103(y) hoch gesetzt
ist. Wenn ja, setzt HSL IOP 115(x) REQ 205(x) für das
übertragende System 103(x) tief, was eine Aufforderung
seitens des Systems 103(x) anzeigt. Die Bewilligungslogik
reagiert auf die Zustände der Leitungen BUSY 209 und REQ 205
für die anderen Systeme 103. Ist BUSY 209 tiefpegelig, was
anzeigt, daß HSL 101 frei ist, und wenn die Leitungen REQ 205
anzeigen, daß das System 103(x) Priorität hat, verzögert die
Bewilligungslogik um 8 DACLK-Perioden, damit die Ausbreitung
verzögert wird, und ermöglicht dann das Hochsetzen des
DAGRANT-Signals. Eine DACLK-Periode vor dem Wechseln von
DAGRANT auf hohen Pegel, gibt das System 103(x) das
Mitteilungswort auf die Datenleitungen 201. Als Antwort auf
DAGRANT schaltet REQ 203(x) auf hohen Pegel und BUSY 209 geht
hoch, wodurch HSL 101 für das System 103(x) belegt wird.
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Ein DACLK-Intervall nach der Belegung des Busses leitet HSL
IOP 115(x) die HSL-Adresse des empfangenden Systems 103(y)
auf RA(0 bis 1) 207 um. Zwei DACLK-Intervalle später erzeugt
HSL IOP 115(x) auf XCL 217 einen Impuls XCL(1). Am Ende
dieses DACLK-Intervalls beendet HSL IOP 115(x) die Umleitung
der Adresse des Systems 103(y) auf RA 207. Diese Adresse
erscheint in Fig. 4 als XRA. Als Antwort auf XCL(1) liest HSL
IOP 115 des Systems 103(y), nachfolgend als HSL IOP 115(y)
bezeichnet, RA 207, vergleicht die Adresse darin mit seiner
eigenen Adresse, und erzeugt, wenn beide gleich sind, ein
internes Empfangsfreigabesignal RCV EN beim nächsten Takt.
Als Antwort auf RCV EN sendet HSL IOP 115(y) seine eigene
Adresse (RRA in Fig. 4) auf RA 207 und setzt ACK 221 hoch, um
anzuzeigen, daß er zum Empfang aufgefordert wurde.
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Nach dem Absenden von XRA wartet HSL IOP 115(x) fünf DACLK-
Intervalle, um XRA Zeit zu lassen, sich bis HSL IOP 115(y)
auszubreiten, und damit RRA und das ACK-Signal nach HSL IOP
115(x) zurücklaufen können. Danach erzeugt HSL IOP 115(x)
XCL(2). Im nächsten DACLK-Intervall danach bringt er das
erste Datenwort des zu übertragenden Pakets auf D 201. Zur
gleichen Zeit tastet HSL IOP 115(x) RA 207 und ACK 211 ab,
wie durch RRAS bzw. ACKS1 angegeben ist. HSL IOP 115(x)
vergleicht RRA mit der Adresse, die er in XRA gesendet hat,
im nächsten DACLK-Zyklus. Sind sie nicht dieselben, oder wenn
ACK 211 tiefpegelig ist, was anzeigt, daß HSL IOP 115(y)
nicht leer ist und daher keine Daten empfangen kann, beendet
HSL IOP 115(x) die Übertragung durch Setzen von BUSY 209 auf
tiefen Pegel. Wenn HSL IOP 115(y) Daten empfangen kann,
reagiert er auf XCL(2) durch das Einschreiben von MW mit
einem Takt in ein Register.
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Wenn HSL 115(x) aufgrund von RRA oder ACK 211 die Übertragung
nicht beendet hat, wartet er nach XCL(2) fünf DACLK-
Intervalle, um es dem Signal auf der Leitung ACK 211 zu
ermöglichen, nach HSL 115(x) zurückzulaufen. Er tastet dann
die Leitung ACK 211 ab, und wenn sie tiefpegelig ist (wie in
Fig. 4 mit gestrichelten Linien dargestellt), beendet er die
Übertragung. Wird die Übertragung nicht beendet, erzeugt HSL
115(x) XCL(3) und die folgenden XCL-Impulse, je einen für
jedes DACLK-Intervall. Jeder Impuls wird von einem Datenwort
auf D 202 begleitet, und HSL IOP 115(y) empfängt das
Datenwort in Abhängigkeit von den XCL-Impulsen.
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Wie bei der Besprechung der Leitung DP 215 erwähnt, wird bei
jeder Übertragung eines Mitteilungs- oder Datenwortes durch
HSL IOP 115(x) die Wortparität durch DP 215 angegeben. Bei
einer bevorzugten Ausführungsform ist die angegebene Parität
ungerade. HSL IOP 115(y) empfängt das Paritätssignal auf DP
215 zusammen mit jedem übertragenen Wort. HSL IOP 115(y)
prüft die Parität jedes empfangenen Wortes und vergleicht das
Resultat mit dem auf DP 215 empfangenen Signal. Wenn beide
nicht dieselbe Parität angeben, setzt HSL 115(y) PAR 213 auf
hohen Pegel, und in Antwort darauf beendet HSL IOP 115(x) die
Übertragung. In Fig. 4 stellen die gestrichelten Linien auf
PAR 213 eine Antwort auf einen Paritätsfehler im MW, dem
Mitteilungswort, dar.
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Weiter mit Fig. 5, die den Zeitablauf bei der Beendigung
einer Übertragung darstellt. Beendet wird entweder weil alle
Datenwörter im Paket übertragen worden sind, oder weil RDY
203(y) auf niedrigen Pegel geschaltet hat oder weil PAR 213
einen Fehler angegeben hat. Bei normaler Beendigung, d. h.
weil alle Datenwörter übertragen worden sind, beendet XCL 217
die Erzeugung von Impulsen, nachdem das letzte vor der
Beendigung gesendete Wort auf D 201 anliegt. HSL IOP(x)
wartet dann sechs DACLK-Impulse, um sicherzustellen, daß das
zuletzt gesendete Wort und DP 215 für das Wort bis zu HSL
IOP(y) gelaufen sind und ein Signal auf PAR 213, das einen
Paritätsfehler angibt, zurückgelaufen ist und BUSY 209 auf
tiefen Pegel gesetzt hat, wodurch HSL 101 freigegeben wird.
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Geschieht die Beendigung, weil RDY 203(y) auf tiefen Pegel
geschaltet hat oder PAR 213 einen Fehler angegeben hat, nimmt
BUSY beim nächsten DACLK-Impuls nach Feststellung des Fehlers
im HSL IOP(x) auf hohen Pegel.
4. Überblick über HSL IOP 115: Fig. 3
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Bei einer bevorzugten Ausführungsform wird die HSL 101 vom
HSL IOP 115 gesteuert. Fig. 3 ist ein Blockschaltbild auf
hoher Ebene des HSL IOP 115. Der HSL IOP 115 enthält zwei
Haupt-Untersysteme: eine E/A-Steuereinheit IOC 301, welche
den Betrieb des HSL IOP 115 steuert, und eine
Geräteanschlußeinheit DA 321, welche den eigentlichen
Datentransfer zwischen dem HSL IOP 115 und dem PMEM 107
durchführt. Um mit der IOC 301 zu-beginnen: Diese hat zwei
Hauptbusse: den Bus 113, über den sie an den PMEM 107 und an
die CPU 105 angeschlossen ist, und den IOP-Bus 309, über den
sie mit der DA 321 verbunden ist. Die IOC 301 steuert ihren
eigenen Betrieb und den der DA 321 mittels eines
Mikroprozessorsystems uPS 303. Darin sind enthalten ein
Mikroprozessor und die zugehörigen Programm- und
Datenspeicher. Das uPS 303 ist an den IOPB 309 angeschlossen
und kann die Inhalte anderer an den IOPB 309 angeschlossener
Geräte lesen und einschreiben. Zum Lesen und Schreiben stellt
das uPS 303 Adressen zur Verfügung, wie mit IADDR 305
angegeben. Informationen, nach denen uPS 303 den Betrieb der
DA 321 steuert, fließen zwischen dem uPS 303 und der DA 321
mittels Steuersignalen DACTL 307 und des IOPB 309. Der IOPB
309 leitet Anweisungen vom uPS 303 an die DA 321 und
Statusinformationen von der DA 321 zum uPS 303.
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Der Bus 113 ist über DAR 317 mit dem IOPB 309 verbunden. DAR
317 enthält Register für die Übertragung von Daten zwischen
dem Bus 113 und der DA 321 und für das Aufrufen der
Speicherplätze im PMEM 107, die Quelle oder Ziel der vom IOP
115 übertragenen Daten sind. Die Datentransferregister
besitzen getrennte Teile für im IOP 115 empfangene und vom
IOP 115 gesendete Daten, und das Adressenregister enthält
eine Logik zum Inkrementieren der Adressen. XCVR 311 und 313,
deren Betrieb durch das uPS 303 gesteuert wird, ermöglichen
den Transfer von Daten zwischen DAR 317 und uPS 303 oder DA
321.
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Ein Steuerungs- und Zustands-Register CSR 315 enthält drei
Arten Informationen: IOP-Steuerinformationen, Bus-
Steuerinformationen und IOP-Zustandsinformationen. Die IOP-
Steuerinformationen bestimmen, welche Operation der IOP 115
durchführen soll, und wird vom IOCW 109 empfangen, das die
Operation definiert. Bei den Bus-Steuerinformationen handelt
es sich um Informationen, nach denen das CSR 315 den Betrieb
des Busses 113 steuert, wenn aus bzw. in den PMEM 107 Daten
gelesen oder übertragen werden. Die IOP-Zustandsinformationen
geben den momentanen Zustand des IOP 115 an. Die darin
enthaltenen Informationen werden am Ende einer Operation dem
IOSW 111 zur Verfügung gestellt.
-
Weiter mit der DA 321, die über den IOPB 309 an DAR 317 und
uPS 303 angeschlossen und mit der HSL 101 über eine HSL-
Schnittstelle HSLI 327 verbunden ist, die bei einer
bevorzugten Ausführungsform aus Differential-Treibern und
-Empfängern besteht, welche mit den Leitungspaaren in der HSL.
101 verbunden sind. Gemäß Fig. 3 ist die HSLI 327 in zwei
Hälften unterteilt, eine für Datenleitungen 219 und die
andere für Steuerleitungen 221. Mit der Hälfte für
Datenleitungen sind ein Sendesystem XSYS 323 und ein
Empfangssystem RSYS 337 verbunden. Das XSYS 323 ist mit dem
IOPB-Bus 309 verbunden, von dem es die zu sendenden Daten
bekommt, und mit DO 329, über den es die Daten an HSLI 327
weitergibt. Im XSYS 323 wird von einem X-Signalspeicher XL
326 das nächste auf die Leitungen 219 auszugebende Wort
gespeichert, wogegen in XRAM 325 die Datenwörter in einem
Paket gespeichert werden. Ferner enthält XSYS 323 einen
Adressenzähler zum Generieren von Adressen für den XRAM 325,
und einen Datenwortzähler zum Zählen der vom XRAM 325 an die
Datenleitungen 219 transferierten Datenwörter. Der
Datenzähler ist durch uPS 303 ladbar und lesbar.
-
RSYS empfängt Daten von der HSLI 327, mit der sie über DI 331
verbunden ist, und gibt sie an IOPB 309 weiter. Im RSYS 337
empfängt und speichert ein Mitteilungszwischenspeicher ML 336
das Mitteilungswort, mit dem ein Paket beginnt, wogegen RRAM
335 die im Paket empfangenen Datenwörter speichert. RSYS 337
hat einen Adressenzähler, der vom uPS 303 lesbar ist. XSYS
323 und RSYS 337 werden getrennt voneinander gesteuert, und
folglich ist es möglich, daß XRAM 325 vom IOPB 309 aus
geladen wird, wogegen RRAM 335 Daten von DI 331 empfängt, und
umgekehrt.
-
Eine Steuerung für den direkten Speicherzugriff DMA CTL 339
steuert den Datenworttransfer zwischen DAR 317 und XSYS 323
oder RSYS 337 in Abhängigkeit von Signalen der DACTL 307. Die
DMA CTL 339 umfaßt einen Zähler, der einen Datentransfer
beendet, nachdem eine vorgeschriebene Zahl Wörter gesendet
oder empfangen worden sind. Beim Senden von Daten kommt die
Zahl vom IOCW 109, beim Empfangen von Daten vom
Mitteilungswort des Pakets. Die obenerwähnte getrennte
Steuerung von XSYS 323 und RSYS 337 ermöglicht die
Durchführung eines direkten Speicherzugriffs auf XRAM 325
oder RRAM 335, während der andere RAM zum Senden oder
Empfangen von Daten benutzt wird. Das uPS 303 setzt den
Zähler in der DMA CTL 339 und liefert das Signal zum Starten
einer Transferoperation. SB 341 ist ein Puffer, der
Zustandsinformationen über DA 321 enthält und durch uPS 303
lesbar ist.
-
RDYCTL 345 liest Bereitschafts-Leitungen RDY 203 von anderen
Systemen 103 und setzt den Zustand ihrer eigenen
Bereitschafts-Leitung RDY 203. Die von RDYCTL 345 gelesenen
Werte der Leitungen werden an SB 341 ausgegeben, wogegen
RDYCTL 345 ihre eigene Bereitschafts-Leitung RDY 203 in
Abhängigkeit von einer Anweisung setzt, die sie auf IOPB 309
vom uPS 303 empfängt.
-
Die Teile der DA 321, die auf Signale auf den Steuerleitungen
221 ansprechen und diese Signale erzeugen, sind XCTL 349,
welche die Übermittlung eines Pakets steuert, und RCTL 351,
die den Empfang eines Pakets steuert. XCTL 349 und RCTL 351
sind ferner abhängig von Signalen in DACTL 307 und erzeugen
XCTL-Signale XCTLS 343, die XSYS 323 steuern, bzw. RCTLS 353,
die RSYS 337 steuern. Die Pfeile, welche XCTL 349 und RCTL
351 mit der HSLI 327 verbinden, geben an, welche
Steuerleitungen den Betrieb der entsprechenden Komponente
beeinflussen und ob die Komponente Signale auf den Leitungen
erzeugt oder sie empfängt oder beides. So empfängt XCTL RDY
203, ACK 211 und PAR 213, erzeugt DP 215 und XCL 217, und
erzeugt und empfängt REQ 205, BUSY 209 und RA 207. XCTL 349
umfaßt ferner einen RAD 348, einen durch IOPB 309 ladbaren
Signalspeicher, der die Zieladresse einer
Übermittlungsoperation enthält.
5. Arbeitsweise des HSL IOP 115
-
Der HSL IOP 115 führt eine Übermittlungsoperation in drei
Phasen durch: Zuerst bestimmt der übertragende HSL IOP
115(x), ob das empfangende System 103(y) bereit ist; wenn ja,
bereitet er die Übertragung vor. Sodann führt HSL IOP 115(x)
eine DMA-Operation aus, indem er ein Paket der zu
übertragenden Daten von PMEM 107 in den XRAM 325 lädt.
Schließlich belegt XCTL 349 die HSL 101 und überträgt die
Daten. Wenn mehr Daten übertragen werden sollen, als in einem
Paket enthalten sind, werden die zweite und die dritte Phase
wiederholt, bis die vorgeschriebene Datenmenge übertragen
worden ist.
-
Bevor HSL IOP 115 die Operation beginnen kann, muß ein im
System 103(x) ablaufendes Programm ein IOCW 109 für die
Operation an einem speziellen, HSL IOP 115 bekannten
Speicherplatz vorbereiten und eine "Beginn Ein/Ausgabe"-
Anweisung SIO ausführen, die ein System 103(y) vorschreibt.
Abhängig von der SIO-Anweisung bringt die CPU 105 auf den Bus
113 ein Signal für IOP 115 und einen das Zielsystem
angebenden Wert. In Antwort auf das Signal speichert uPS 303
den das Zielsystem angebenden Wert in den CSR 315 zwischen
und gibt dann an den Bus 113 einen Befehl, IOCW 109 aus PMEM
107 abzurufen. IOCW 109 spezifiziert die E/A-Operation, die
Adresse im PMEM 107, an der die zu transferierenden Daten
gespeichert sind, die Anzahl Wörter in den Daten, und die
HSL-Busadresse des Ziels. uPS 303 liest zuerst SB 341, um
festzustellen, ob das Zielsystem 103(y) bereit ist. Wenn
nein, erzeugt uPS 303 ein IOSW 111, das diese Tatsache
angibt, bringt es in den PMEM 107 in eine dem System 103(x)
zugeordnete Stelle und erzeugt eine Unterbrechung für die CPU
105. Ist das System bereit, bringt uPS 303 die im IOCW 109
spezifizierte Speicheradresse in das Speicherregister von DAR
317 und speichert die Art der Operation, die Anzahl der zu
transferierenden Wörter und das empfangende System im CSR 315
ab.
-
Als nächstes führt uPS 303 die DMA-Operation aus. Zuerst
bereits es die Operation vor durch Errechnen der Größe des
ersten zu übertragenden Pakets und durch Laden der Wortzähler
in DMACTL 339 und XSYS 323 mit der Anzahl Wörter im ersten
Paket. uPS 303 startet dann die DMA-Operation, indem es die
Transferrichtung angibt, in diesem Falle vom BUS 113 nach
XRAM 325. Mit Steuerung durch DMACTL 339, liefert DAR 317 die
Adresse des nächsten abzuruf enden Datenwortes an den Bus 113
ab, wogegen CSR 315 einen Lesebefehl bereitstellt. Die Daten
werden aus dem PMEM 107 abgerufen und gelangen über den Bus
113 und IOPB 309 zum XRAM 325. Beim Abruf jedes Wortes wird
der Adressenzähler im XRAM 325 weitergeschaltet und das Wort
wird in der nächsten Speicherzelle des XRAM 325 gespeichert.
-
Wenn das gesamte Paket in den XRAM 325 geladen worden ist,
beginnt das uPS 303 die Übertragungsoperation. uPS 303
erzeugt zuerst ein Mitteilungswort, das die HSL-Adresse des
Systems 103(y) und die Anzahl Wörter im Paket (aus dem
Wortzähler des XSYS 323) enthält, und lädt das
Mitteilungswort in XL 326. Sodann prüft es erneut, ob das
System 103(y) noch bereit ist. Wenn ja, lädt es in RAD 348
die Adresse des Systems 103(y) und gibt auf DACTL 307
Steuersignale ab, welche die HSL-Adresse des Systems 103(y)
angeben und bewirken, daß XCTL 349 REQ 205(x) auf tiefen
Pegel setzt und die Logik in XCTL 349 freigibt, die dann HSL
101 belegt. In Abhängigkeit von diesen Signalen geht XCTL 349
in der bei der Arbeitsweise der HSL 101 beschriebenen Weise
vor und übernimmt zuerst die Steuerung des Busses, überträgt
dann das Mitteilungswort und bestätigt, daß das richtige
System 103(y) zum Datenempfang bereit ist, und überträgt
schließlich die Datenwörter des Pakets. Die Übertragung geht
solange weiter, bis sie durch einen Fehler beendet wird oder
bis der Zähler im XSYS 323 angibt, daß alle Wörter übertragen
worden sind. An dieser Stelle setzt XCTL 349, wie weiter oben
beschrieben, die BUSY-Leitung auf tiefen Pegel und sendet
über DACTL 307 eine Unterbrechung an uPS 303. Der Zustand am
Ende der Übertragung ist in SB 341 enthalten. War die
Übertragung nicht abgeschlossen, informiert der Wert im
Datenwortzähler von XSYS 323 uPS 303 über die Zahl der in
XRAM 325 verbliebenen Wörter. Machen die Daten mehr als ein
Paket aus, wiederholt uPS 303 die gerade beschriebenen DMA-
und Übertragungsoperationen. Wenn die Operation abgeschlossen
ist, bildet uPS 303 ein IOSW 111, das den Zustand der
abgeschlossenen Operation angibt, schreibt es in den
richtigen Speicherplatz im PMEM 107 und generiert eine
Unterbrechung an die CPU 105.
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Auf der Empfangsseite wird HSL IOP 115(y) zum Empfang von
Daten aktiviert, sobald er über DACTL 307 vom uPS 303 ein
Signal empfangen hat, welches angibt, daß RRAM 335 geleert
worden ist, BUSY 209 auf hohem Pegel ist, XCL(1) auf
niedrigen Pegel schaltet und die Adresse von HSL IOP 115(y)
auf RA 207 erscheint. RCTL 351 im HSL IOP 115(y) schickt
seine Adresse an den Sender zurück und setzt die Leitung ACK
211 in der vorstehend beschriebenen Weise. Ist RRAM 335 leer,
speichert RCTL 351 das Mitteilungswort in Abhängigkeit von
XCL(2) in ML 336 ab. Wenn RRAM 335 nicht leer ist, rücksetzt
RCTL 351 die Leitung ACK 211, was bewirkt, daß der Sender die
Übertragung beendet. Beim dritten Impuls von XCL 217 beginnt
RCTL 351, Datenwörter in Abhängigkeit von XCL 217 mit Strobe-
Impuls von den Datenleitungen 219 in den RRAM 335
einzutakten. Bei jedem Eintakten eines Datenwortes in den
RRAM 335 wird der Adressenzähler für RRAM 335
weitergeschaltet, so daß das nächste Wort an der nächsten
Adresse gespeichert wird. RCTL 351 setzt das Eintakten von
Daten bei jedem Impuls von XCL 217 fort, bis BUSY 209 auf
tiefen Pegel schaltet, dabei das Signal setzt, daß RRAM 335
voll ist, und in DACTL 307 eine Unterbrechung an uPS 303
generiert wird. Als Antwort hierauf liest uPS 303 den
Adressenzähler von RSYS und ML 336 und vergleicht die Werte,
um zu bestimmen, ob alle im Mitteilungswort spezifizierten
Wörter tatsächlich transferiert worden sind.
-
Die nächste Phase ist das Einlesen der empfangenen Daten in
den PMEM 107 des Systems 103(y). Beim Empfang einer
Unterbrechung von DA 321, welche angibt, daß ein Datenpaket
im RRAM 335 empfangen worden ist, erzeugt das uPS 303 ein
IOSW 111, welches das System 103(x) angibt, von dem die Daten
empfangen wurden, und die Anzahl der Datenwörter im Paket.
Das uPS 303 speichert dann das IOSW 111 an einer dem System
103(x) zugeordneten Stelle im PMEM 107 und generiert eine
Unterbrechung an die CPU 105. Auf die Unterbrechung hin
überprüft die CPU 105 das IOSW 111, bereitet ein IOCW 109 für
das System 103(x) vor, welches eine Leseoperation angibt, die
im IOSW 111 angegebene Anzahl Datenwörter, und die Stelle im
PMEM 107, an welche das Paket zu transferieren ist, und gibt
eine das System 103(x) vorschreibende SIO-Anweisung aus.
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Auf die SIO-Anweisung antwortet das uPS 303 durch Vorbereiten
einer DMA-Operation, wie vorstehend beschrieben, außer daß in
diesem Falle die Adresse in DAR 317 die Adresse im PMEM 107
ist, an welche die Wörter transferiert werden, die Anzahl
Wörter jene im Paket im RRAM 335 ist, und der vorgeschriebene
Transfer von RRAM 335 über IOPB 309, DAR 317 und BUS 113 nach
PMEM 107 erfolgt. Wenn alle Datenwörter übertragen worden
sind, gibt uPS 303 erneut ein IOSW 111 an PMEM 107 und
rücksetzt das Signal in der DACTL 307, das HSL IOP 115 gegen
Empfang blockiert.
6. Einzelheiten der Logik in RDYCTL 345: Fig. 6.
-
Wie bei der vorstehenden Beschreibung von RDY 203 angegeben,
hat die RDYCTL 345 für einen bestimmten HSL IOP 115(z) zwei
Funktionen: Anheben von RDY 203(z) auf hohen Pegel und
Überwachen der Leitungen RDY 203 für die übrigen Systeme 103.
Die diese Funktionen implementierende Logik ist in einer
bevorzugten Ausführungsform in Fig. 6 dargestellt. Beginnend
mit der Sende-Bereit-Logik 601: In Abhängigkeit von einer
Anweisung, welche diese Logik vom uPS 303 über IOPB 309
empfängt, wenn uPS 303 DA 321 initialisiert, setzt die Logik
RDY 203(z) auf hohen Pegel. Die Logik besteht aus einem
Sende-Bereit-Flag ORFL 603, einem Signalspeicher, dessen
Eingang an IOPB 309 angeschlossen ist und auf ein
Initialisierungssignal INIT 605 der DACTL 307 hin gelöscht
wird. Nachdem uPS 303 das ORFL 603 gelöscht hat, setzt es das
Flag aufgrund einer Anweisung auf IOPB 309. Der Ausgang von
ORFL 603 bildet den Eingang von RDR 609, dem Treiber für die
die RDY 203(0 bis 3) bildenden Differential-Paare. Welche der
RDY 203(0 bis 3) freigegeben ist, wird durch Leitungen RDREN
611 bestimmt, die durch REND 613, einem Decodierer, in
Abhängigkeit von zwei Leitungen, DV0 612 und DV1 614, gesetzt
werden, welche die HSL-Adresse des Systems 103(z) leiten.
Diese Leitungen sind an DIP-Schalter DSW 615 angeschlossen,
die beim Installieren des HSL IOP 115(z) gesetzt werden.
Folglich setzt die Logik 601 nur RDY 203(z) auf hohen Pegel.
-
Weiter mit der Empfang-Bereit-Logik 617, die aus einem RRE
619 besteht, welcher der Empfänger für die die RDU 203 in der
HSL 101 bildenden Differential-Paare ist. Leitungen, welche
die Signale von RDY 203(0 bis 3) leiten, gehen nach SB 341,
wo ihre Werte vom uPS 303 gelesen werden können, und zu einem
Multiplexer RMUX 621, der eine der vier Leitungen aufruft.
Welche Leitung aufgerufen wird, bestimmt XRA 622, das sind
zwei Leitungen der DACTL 307, welche die HSL-Adresse des
Systems 103 leiten, an welches Daten übertragen werden. Die
aufgerufene Leitung wird in einen Signalspeicher IRFL 623
eingegeben, der durch ein Signal RESX 624 der DACTL 307
gelöscht wird, das DA 321 empfängt, wenn uPS 303 DA 321 zu
löschen wünscht. Der Takteingang von IRFL 623 wird von DACLK
angesteuert, aber, wie am ODER-Glied 635 und dem NAND-Glied
637 zu erkennen, DACLK wird ignoriert, außer wenn DAGRANT und
XBUSY beide aktiv sind, d. h. ab dem Zeitpunkt, in dem HSL IOP
115 die HSL 101 belegt hat, bis zu dem Zeitpunkt, wenn HSL
IOP 115 die Übertragung beendet. Wenn während dieses
Zeitabschnitts die aufgerufene Leitung RDY 203 auf niedrigen
Pegel schaltet, wird IRFL 623 rückgesetzt. Der Ausgang von
IRFL 623 geht an SB 341, an dem er für uPS 303 verfügbar ist,
und an eine Fehlerabschluß-Logik 633.
-
Die Fehlerabschluß-Logik empfängt Eingänge NOT NOT RDY, der
hohen Pegel hat, es sei denn, RDY 203 vom aufgerufenen
Empfänger ist nicht auf L-Pegel gegangen, NOT CMP, der hohen
Pegel hat, es sei denn, daß RRA nicht gleich XRA ist, NOT
NAK, der hohen Pegel hat, es sei denn, daß ACK 211 bei ACKS1
nicht auf hohen Pegel geschaltet wurde oder bei ACKS2 auf
tiefen Pegel geschaltet hat, und NOT PAR, der hohen Pegel
hat, es sei denn, daß ein Paritätsfehler festgestellt wurde.
Wenn eine dieser Leitungen auf tiefen Pegel schaltet, setzt
das NAND-Glied 637 den Signalspeicher XRFL 629, dessen
Ausgang das Signal NOT XERR ist, welches einen
Übertragungsfehler anzeigt, wenn es auf niedrigen Pegel
wechselt.
7. Einzelheiten der den DACLK generierenden Logik.
-
Wie weiter oben erläutert, kann die Periode des DACLK, des
Taktsignals, welches den Betrieb der XCTL 349 steuert und von
der XCL 217 abgeleitet wird, eingestellt werden, um
sicherzustellen, daß HSL-Adressen auf RA 207 und das Anheben
von BUSY 209 und PAR 213 auf hohen Pegel und das Schalten auf
hohen und niedrigen Pegel der ACK 211 Zeit zum Ausbreiten
über die HSL haben und um Signalverschlechterungen aus
zunehmender Länge der HSL 101 auszugleichen. Die den DACLK
erzeugende Logik ist in Fig. 7 dargestellt. Die DACLK-Logik
701 hat die folgenden Hauptkomponenten: Hochpegel-DIP-
Schalter HDSWS 703, Niederpegel-DIP-Schalter LDSWS 705,
Oszillator OSC 707, Binärzähler C1 709, C2 710 und C3 713,
und ein D-Signalspeicher 719. Der HDSWS 703 ist eine Gruppe
von 8 DIP-Schaltern, deren Einstellungen die Länge der Zeit
während eines Taktintervalls bestimmt, in welcher DACLK auf
hohem Pegel bleibt. LDSWS 705 ist eine Gruppe von 4 DIP-
Schaltern, deren Einstellungen die Länge der Zeit während
eines Taktintervalls bestimmt, in welcher DACLK auf niedrigem
Pegel bleibt. Der OSC 707 ist ein 20-MHz-Oszillator. C1 709,
C2 710 und C3 713 sind ladbare 4-Bit-Binärzähler mit
Schnellübertrag (RC). Die T- und P-Eingänge steuern die
Zählung und den Übertrag: beide müssen auf hohem Pegel
liegen, um die Zählung freizugeben, und T gibt den Ausgang
auf RC frei. Wenn die Zählung freigegeben ist, schalten die
Zähler in Abhängigkeit von den durch den OSC 707 erzeugten
Impulsen um 1 weiter. An die Ausgänge des D-Signalspeichers
719 sind DACLK 711 und das interne Taktsignal IXCL 721, von
dem XCL 217 abgeleitet wird, angeschlossen. Wie in Fig. 7 zu
erkennen, sind DACLK 711 und IXCL 721 Komplemente zueinander.
-
Beginnend mit einem Überlauf des C1 709, der einen Ausgang an
RC erzeugt, ist die Arbeitsweise der Logik 701 folgende:
Nimmt RC des C1 709 hohen Pegel an, wird der Signalspeicher
719 gesetzt und IXCL 711 schaltet auf niedrigen Pegel. Zur
gleichen Zeit wird der Ausgang des NAND-Gliedes 715
tiefpegelig, sperrt den Zählvorgang von C1 709 und C2 710 und
gibt C3 713 für den Zählvorgang frei. Wie weiter unten
erläutert wird, ist C3 mit einem Wert geladen worden, der
sich aus den Einstellungen des LDSWS 705 ergibt. C3 713 zählt
bis zu seinem Überlauf, erzeugt an RC ein Signal, das
zusammen mit dem hochpegeligen Ausgang von RC von 709 einen
tiefpegeligen Ausgang am NAND-Glied 717 hervorruft, der
seinerseits bewirkt, daß C3 713 von LDSWS 705 geladen wird
und C1 709 und C2 710 mit einem Wert geladen werden, der sich
aus der Einstellung des HDSWS 703 ergibt. Wenn C1 709 geladen
wird, wird RC in diesem Zähler tiefpegelig, der Ausgang des
NAND-Gliedes 715 geht hoch, IXCL 721 geht hoch und C2 710
beginnt zu zählen. Wenn C2 710 überläuft, geht sein RC-
Ausgang hoch, wodurch der T-Eingang von C1 709 auf hohen
Pegel gesetzt wird und C1 709 zum Zählstart freigegeben wird.
Wenn C1 709 überläuft, nimmt sein RC-Ausgang einen hohen
Pegel an, wodurch der Zyklus neubeginnt.
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Aus der vorstehenden Beschreibung ergibt sich, daß die
Einstellungen des LDSWS 705 die Zeit bestimmen, in der IXCL
721 tiefpegelig ist, wogegen die Einstellungen des HDSWS 703
die Zeit bestimmen, in der sie hochpegelig ist. Bei einer
bevorzugten Ausführungsform bleibt IXCL 721 während 100 ns
hochpegelig und während 50 ns tiefpegelig. Bei
Ausführungsformen mit längeren HSL 101 sind die
Zeitabschnitte länger.
8. BEWILLIGUNGS-Logik 801.
-
Wie bei der Beschreibung der Arbeitsweise der HSL 101
erwähnt, kann ein bestimmter HSL IOP 115(z) die HSL 101 nur
dann belegen, wenn BUSY tiefpegelig ist und die HSL 101 von
keinem HSL IOP 115(z) höherer Priorität angefordert wird.
Fig. 8 zeigt die BEWILLIGUNGS-Logik 801, die Bus-
Vermittlungs-Logik im HSL IOP 115(z). Ein Schlüsselelement
der Logik 801 ist ein Schieberegister SR 815, das an seinem
D-Eingang Einzelbit-Eingänge empfängt und die Bit dann durch
SR 815 verschiebt. Wenn ein Bit in einer bestimmten Stelle
den Wert 1 hat, ist der entsprechende Q-Ausgang des SR 815
hochpegelig. Die Verschiebung erfolgt mit der durch DACLK 711
bestimmten Rate. Ein tiefpegeliger Eingang an CL löscht SR
815.
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Wenn HSL IOP 115(z) bereit ist, eine Übertragung zu beginnen,
ist NOT RESX 624 der DACTL 307 hochpegelig. Wenn HSL IOP
115(z) die HSL 101 noch nicht belegt hat, ist NOT GRANT 823
hochpegelig. Folglich hat das UND-Glied 831 einen
hochpegeligen Ausgang, der den Übertragungs-Anforderungs-
Signalspeicher XREQL 829 aktiviert. Wenn, wie für die
Übertragung erforderlich, uPS 303 XRAM 325 und XL 326
vorbereitet hat, setzt es NOT STXMT 830 der DACTL 307 auf
hohen Pegel. In Antwort auf NOT STXMT setzt sich XREQL 829
selbst, dabei die Übertragungsanforderung XREQ 827 auf hohen
Pegel setzend. Dieses Signal und IREQ(0 bis 2) 802 dienen als
Eingänge in das NAND-Glied 803. IREQ(0 bis 2) werden von
einer Logik erzeugt, die auf DV0 612 und DV1 614 anspricht,
welche die HSL-Adresse des HSL IOP 115(z) spezifiziert, die
die Empfänger nur für jene Signale REQ 205 von den
Prozessoren HSL IOP 115 freigibt, die höhere Prioritäten als
jene von HSL IOP 115(z) haben. Nur wenn alle jene Signale REQ
205 hochpegelig sind, d. h. wenn kein HSL IOP 115 höherer
Priorität anfordert und HSL IOP 115(z) selbst anfordert, hat
das NAND-Glied 803 einen tiefpegeligen Ausgang. Nur in diesem
Falle liefert das NAND-Glied 8ß3 einen tiefpegeligen Ausgang
an das NOR-Glied 807, das als seinen zweiten Eingang BUSY 805
empfängt, die mit dem Empfänger für BUSY 209 verbunden ist.
Ist BUSY 805 tiefpegelig, was zeigt, daß HSL 101 frei ist,
und das NOR-Glied 807 einen tiefpegeligen Eingang vom NAND-
Glied 803 erhält, empfangen das ODER-Glied 809 und das UND-
Glied 811 hochpegelige Eingänge. Der Ausgang des ODER-Gliedes
809 liegt ferner am UND-Glied 813 an, an dem es dazu dient,
das Löschen des SR 815 zu sperren, so lange NOT XERR 631
anzeigt, daß in der Übertragung kein Fehler vorliegt. Wenn
NOT XMTCMPLT 827 hochpegelig ist, was zeigt, daß die
Übertragung, für die der Bus angefordert wird, nicht beendet
ist (NOT XMTCMPLT 827 wird tiefpegelig, wenn der Wortzähler
von XSYS 323 überläuft), wird bei jedem Impuls von DACLK 711
ein Einser-Bit in das SR 815 geladen. Sechs Impulse nach dem
Laden des ersten Einser-Bit in den SR 815, geht BUSY 825, die
an den Treiber für BUSY 209 angeschlossen ist, auf hohen
Pegel. Beim nächsten Impuls wird XBUS EN 819 hochpegelig,
gibt dabei einen hochpegeligen Eingang an das ODER-Glied 809
ab und stellt sicher, daß soviele Einser-Bit dem SR 815
zugeleitet werden, bis NOT XMTCMPLT 827 anzeigt, daß die
Übertragung beendet ist. Beim folgenden Impuls geht DAGRANT
821 hoch, gibt dabei den Treiber für BUSY 209 frei,
ermöglicht einen Ausgang von XBUSY 825 und belegt die HSL
101.
-
Das SR 8115 erhält weiter Einser-Eingänge an D, bis NOT
XMTCMPLT 827 die Beendigung der Übertragung signalisiert.
Wenn dies geschieht, beginnt SR 815, Null-Eingänge zu
erhalten. Folglich wird sechs Impulse DACLK 711 nach
Beendigung einer Übertragung XBUSY 825 tiefpegelig, dabei die
HSL 101 freigebend. Im Falle eines Übertragungsfehlers, der
durch NOT XERR 631 angegeben wird, wird SR 815 gelöscht und
XBUSY 825 wird sofort tiefpegelig.
9. Logik zur Steuerung von XCLK 217 und Abtastung von RA 207
und ACK 211: Fig. 9.
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Wie bei der Beschreibung der Arbeitsweise der HSL 101
angegeben, erzeugt ein übertragender HSL IOP 115 einen ersten
Impuls auf XCLK 217 und sendet mit ihm sein eigenes XRA auf
RA 207, pausiert während fünf Impulsen DACLK 711, sendet dann
einen weiteren XCLK-Impuls und ein Mitteilungswort und tastet
ACK 211 und das auf RA 27 zurücklaufende RRA ab, wartet
weitere fünf Impulse DACLK 711, tastet erneut ACK 211 ab, und
wenn der empfangende HSL IOP 115 die -Daten empfangen kann,
wartet er weitere zwei Impulse DACLK 711 und beginnt dann,
einen XCLK-Impuls zu erzeugen und mit jedem Impuls DACLK 711
ein Datenwort zu senden. Die vorstehende Ereignisabfolge wird
von der in Fig. 9 dargestellten Folgesteuerungslogik 901
verwaltet.
-
Die Komponenten dieser Logik sind: Ein ladbarer Binärzähler
SCTR 903; ein Nur-Lese-Speicher SROM 905, der 8-Bit-Wörter
enthält; und ein Signalspeicher SL 907 zm Empfangen der vom
SROM 905 ausgegebenen Wörter. Wenn durch INCR 917
freigegeben, inkrementiert SCTR 903 seinen Zählstand in
Abhängigkeit von DACLK 711, und wenn durch DAGRANT 821
freigegeben, gibt er seinen momentanen Zählstand aus. Der
Wert dient als Adresse (SRADDR 904) für SROM 905, welcher in
Abhängigkeit von SRADDR 904 ein Wort (SRW 906) an SL 907
abgibt. Wenn durch DAGRANT 821 freigegeben, empfängt SL 907
das momentane SRW 906 in Abhängigkeit von DACLK 711 und gibt
das momentane SRW 906 an 7 Steuerleitungen aus. Die
Steuerleitungen und ihre Funktionen sind folgende:
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INCR 917 bewirkt ein Weiterschalten des SCTR 903, der
die Adresse des nächsten SRW in SROM 905 liefert.
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XCLKEN 921 gibt den Ausgang von IXCL 925 frei, der
seinerseits XCL 217 auf HSL 101 erzeugt.
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XLEN 919 aktiviert den Adressenzähler im XRAM 825 und
gibt den Ausgang aus XL 326 auf die Datenleitungen 219
frei.
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XRA EN 909 gibt den Ausgang XRA auf RA 207 frei.
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RACOMP EN 911 gibt die Abtastung von RRA auf RA 207 und
den Vergleich mit XRA frei.
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ACKS1 913 gibt die erste Abtastung von ACK 211 frei.
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ACK2 915 gibt die zweite Abtastung von ACK 211 frei.
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Die bei Beginn einer Datenübertragung betroffenen Funktionen
können somit dadurch folgegesteuert werden, daß SROM 905 mit
einer Folge von SRW 906 geladen wird, deren Bit so gesetzt
sind, daß die eigentlichen Signalleitungen hoch- oder
tiefpegelig sind. Bei einer bevorzugten Ausführungsform
enthält beispielsweise das erste durch SCTR 903 zu
adressierende SRW 906 Einsen, die den Leitungen INCR 917 und
XRA EN 909 entsprechen. Folglich wird XRA auf RA 207
ausgegeben und SCTR 903 wird weitergeschaltet, bewirkend, daß
das nächste SRW 906 adressiert wird. Dieses Wort enthält
Einsen, die XRA EN 909, XCLEN 921 und INCR 917 entsprechen,
und folglich wird ACL(1) auf XCL 217 erzeugt, XRA bleibt auf
RA 207 und es wird das nächste SRW 906 adressiert. Auf diese
Weise fortfahrend bewirkt die Folgesteuerungslogik 901, daß
der übertragende HSL IOP 115 die in der Beschreibung der
Arbeitsweise der HSL 101 angegebenen Funktionen durchführt.
Das letzte auszuführende SRW 906 im SROM 905 setzt XCLEN 921
und XLEN 919 hoch, ermöglicht somit die Ausgabe des ersten
Datenwortes aux XL 326 und aktiviert den Adressenzähler in
XSYS 323. Weil INCR 917 nicht hochgesetzt ist, wird kein
weiteres SRW 906 an SL 907 ausgegeben, und die
Folgesteuerungslogik 901 setzt somit die Ausführung der
letzten Anweisung fort, was bewirkt, daß Datenwörter aus XRAM
325 auf die Datenleitungen 219 ausgegeben werden.
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Wie weiter in Fig. 8 zu erkennen, sind die von XCL 217
weitergeleiteten Impulse von DACLK 711 erzeugte Impulse. Ihre
Ausgabe ist nur dann freigegeben, wenn ein SRW 906 in SL 907
XCLEN 921 auf hohen Pegel bringt und XMIT CMPT 923, ein
Signal, das einen hohen Pegel annimmt, wenn der Datenwort-
Zähler in XSYS 323 überfließt, auf hohem Pegel ist. Die Logik
ist folgende: XMIT CMPT dient als Eingang in den XCL-
Signalspeicher XCLL 909, der durch DAGRANT 821 aktiviert wird
und in Abhängigkeit von DACLK 711 den momentanen Wert von
XMIT CMPT 923 einspeichert. Nach dem Belegen der HSL 101, und
bis die Übertragung abgeschlossen ist, ist somit der Ausgang
NOT Q von XCL 909 auf hohem Pegel. Dieser Ausgang und XCLEN
921 dienen als Eingänge in das NAND-Glied 911 und folglich
ist der Ausgang dieses Verknüpfungsgliedes hochpegelig, außer
wenn XMIT CMPT 923 und XCLEN 921 beide hochpegelig sind, d. h.
wenn eine Übertragung ausgeführt wird und auf XCL 217 ein
Impuls zu erzeugen ist. Der Ausgang des NAND-Gliedes 911 und
DACLK 711 dienen als die Eingänge in das ODER-Glied 912,
welches IXCL 925 erzeugt, das seinerseits mit dem Treiber für
XCL 217 verbunden ist. Wie in Fig. 4 und 5 dargestellt,
werden Taktimpulse XCL 217 erzeugt, wenn XCL 217 tiefpegelig
wird. Der Ausgang vom ODER-Glied 912 wird nur dann
tiefpegelig, wenn der Ausgang vom Verknüpfungsglied 911
tiefpegelig ist und DACLK 711 tiefpegelig wird, d. h. nur
dann, wenn XMIT CMPT 923 auf tiefem und XCLEN 921 auf hohem
Pegel sind.
10. Logik zur Steuerung des Datemempfangs: Fig. 10.
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Die weiter oben beschriebene Wechselbeziehung zwischen einem
empfangenden HSL IOP 115(y) und der HSL 101 wird durch die in
Fig. 10 dargestellte Empfangs-Logik 1001 erzeugt. Die Logik
1001 führt folgende Funktionen aus:
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Sie sperrt den Empfang, bis uPS 303 eine DNA-Operation
zur Leerung des RRAM 335 durchgeführt hat.
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Sie vergleicht, wenn BUSY aktiv ist, die auf RA 207
empfangene HSL-Adresse mit der HSL-Adresse des IOP
115(y) und, wenn beide gleich sind, reagiert auf die
eigentliche HSL-Adresse auf RA 207 und auf eine aktive
BUSY 209 durch Freigeben des Empfangs und Ausgeben ihrer
eigenen HSL-Adresse auf RA 207.
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Sie stellt Zeitsignale zur Verfügung, die je nach Bedarf
von XCL 217 abgeleitet sind, um das Mitteilungswort in
ML 336 einzutakten und den Adressenzähler des RRAM 335
weiterzuschalten und die Datenwörter in RRAM 335
einzutakten.
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Sie setzt ACK 211 hoch oder tief, nach Maßgabe der
Ergebnisse des Vergleichs der HSL-Adressen und des
Zustands von RRAM 335.
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Die Hauptkomponenten der Logik 1001 sind: RACOMP 1003, der
XRA mit der HSL-Adresse von IOP 115(y) vergleicht; eine
Empfangsfreigabe-Logik RCVENL 1005, die das Signal RCV EN
1007 erzeugt, das IOP 115(y) zum Start des Datenempfangs
freigibt; eine Empfangs-Zeitsteuerungs-Logik RCVTL 1011, die
Impulse XCL 217 an RSYS 337 leitet; eine ACK-Logik ACKL 1025,
die ACK 211 steuert; und eine Empfang-Voll-Logik RECFL 1017,
die einen IOP 115(y) zum Empfang weiterer Daten sperrt, bevor
uPS 303 RRAM 335 geleert hat.
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Beginnend mit RECFL 1017: Diese Logik generiert ein Signal
RCV FULL 1023 bei Beendigung einer Übertragung, durch die ein
Teil eines Paketes von IOP 115(y) empfangen worden ist. Wenn
RCV FULL 1023 gesetzt ist, rücksetzt RCVTL 1011 ACKL 1025 in
Abhängigkeit von XCL(2). Für das setzen von RCV FULL sind
zwei Ereignisse erforderlich: der Empfang von NOT CLKRCVMS
1013 in RECFL, was angibt, daß das Mitteilungswort des Pakets
empfangen worden ist, und das Tiefpegeligwerden von BUSY 805,
was angibt, daß die Übertragung beendet worden ist. Das
gesetzte RCV FULL 1023 wird durch NOT RESRCVF 1019 gelöscht,
ein Signal von DACTL 307, das von uPS 303 erzeugt wird,
nachdem es eine DNA-Operation ausgeführt hat, durch die RRAM
335 geleert wurde. Bis dies geschieht, generiert somit RECFL
1017 RCV FULL 1023, wobei ACK auf niedrigem Pegel gehalten
wird. Nach dem Anlegen von NOT RESRCF wird NOT RCV FULL 1024
hochpegelig, dabei RCVTL 101 freigebend, wenn BUYS 805
aktiviert ist.
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Weiter mit RACOMP 1003 und RCVENL 1005, die aktiviert werden,
wenn BUSY 805 auf hohen Pegel geht. Wenn die mit dem
Empfänger für XCL 217 verbundene RXCL 1009 XCL(1) empfängt,
wird das Ergebnis eines Vergleichs zwischen RRA, das auf IRA0
1005 und RA1 1007 empfangen wird, und der HSL-Adresse von IOP
115(y), die auf DV0 612 und DV1 614 von den DIP-Schaltern DSW
615 empfangen wird, in RCVENL eingespeichert. Sind XRA und
die HSL-Adresse gleich, wird RCVEN 1008 aktiviert. RCVEN 1008
aktiviert die Treiber für RA 207, ACK 211 und PAR 213, wobei
dadurch die Ausgabe von RRA und die Signale auf ACK 211 und
PAR 213 ermöglicht werden, auf welche der übertragende IOP
115(x) beim Initiieren und Ausführen der Übertragung
anspricht. RCVEN 1008 gibt ferner RCVTL 1011 zum Starten der
Operation frei.
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Wie weiter oben angegeben, wird RCVTL 1011 gelöscht, wenn
sowohl BUSY 805 und NOT RCVGFULL 1024 aktiviert sind, und
erzeugt dann in Abhängigkeit von XCL(2) NOT CLKRCVMS 1013,
wobei der erste auf RXL 1009 empfangene Impuls der
Aktivierung von RCVEN 1008 folgt. ML 336 antwortet auf NOT
CLKRCVMS durch Einspeichern des Mitteilungswortes in ML 336.
Von dem nächsten Impuls (XCL(3)) und den folgenden Impulsen
auf RXCL 1009 an, generiert RCVCTL NOT RCVWP 1015, das den
Adressenzähler in RSYS 337 weiterschaltet und Datenwörter in
RRAM 335 eintaktet. RCVTL 1011 erzeugt außerdem NOT CLKRCVMS
1013 in Abhängigkeit von NOT RDRCVMES 1009, einem Signal von
DACTL 307, durch das uPS 303 ML 336 liest.
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ACKL 1025 schließlich erzeugt IACK 1027, das an den Treiber
für ACK 211 geleitet wird. ACKL 1025 wird gelöscht, wenn RCV
EN 1008 auf tiefen Pegel geht, und wird aktiviert, wenn RCV
EN 1008 in Abhängigkeit von XCL(1) auf RXCL 1009 einen hohen
Pegel annimmt. An dieser Stelle hat IACK 1027 einen hohen
Pegel. Wenn RCV FULL 1023 aktiviert ist, ist NOT RCV FULL
1024 am UND-Glied 1021 nicht aktiviert, und RCVTL 1011 ist
gelöscht, wodurch die Leitung 1029 rückgesetzt wird und IACK
1027 in Abhängigkeit von XCL(2) auf RXCL 1009 auf tiefen
Pegel gebracht wird.
11. Paritätslogik
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Die zur Generierung von DP 215 im übertragenden IOP 115(x)
benutzte Logik ist eine normale Paritätserzeugungs-Logik, die
D 201(0 bis 15) als ihre Eingänge empfängt, und als Ergebnis
eine ungerade Parität erzeugt, die dem Sender für DP 215
zugeleitet wird. Im empfangenden IOP 115(y) werden D 201(0
bis 15) einer Paritätsprüflogik zugeleitet, die auch DP 215
empfängt. Ist die Parität des auf D 201(0 bis 15) empfangenen
Wortes von der durch DP 215 angegebenen verschieden, wird ein
Fehlersignal erzeugt, das von RXCL 1009 in einen
Signalspeicher eingetaktet wird. Der Ausgang des
Signalspeichers ist mit dem Treiber für PAR 213 verbunden.
Die Rücksetzung des Signalspeichers geschieht durch ein
Rücksetzsignal der DACTL 307 vom uPS 303.
12. Schlußbemerkung
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Aus der vorstehenden Beschreibung ergibt sich, auf welche
Weise eine neuartige Hochgeschwindigkeits-Verbindungsleitung
zum Verbinden gleichberechtigter Systeme aufgebaut und
betrieben werden kann. Die Beschreibung enthielt Einzelheiten
über eine derzeit bevorzugte Ausführungsform der
Hochgeschwindigkeits-Verbindungsleitung und ihrer Benutzung
bei der Verbindung von gleichberechtigten, von Wang
Laboratories, Inc. hergestellten VS-Rechner-Systemen. Für die
Fachwelt ist es selbstverständlich, daß die Erfindung
verwendet werden kann, um Rechnersysteme anderer Typen zu
verbinden, und daß es für die Logik, welche den Betrieb der
Hochgeschwindigkeits-Verbindungsleitung steuert, andere
Ausführungsformen geben kann. Ferner können die logischen
Pegel der Leitungen umgekehrt werden, und Protokolle können
geändert werden, ohne daß vom Wesen der hier offenbarten
Hochgeschwindigkeits-Verbindungsleitung abgewichen wird.
Ferner kann die Hochgeschwindigkeits-Verbindungsleitung unter
Beibehaltung ihrer grundsätzlichen Form zum Verbinden einer
größeren oder kleineren Anzahl gleichberechtigter Systeme
verwendet werden und Datenwörter übertragen, die eine größere
oder kleinere Bitzahl als die in der dargestellten
Implementierung transferierten aufweisen.