DE3713070A1 - Circuit arrangement for sub-units of a device or system which is controlled by a stored program, and consists of several sub-units, e.g. a data processing system - Google Patents

Abstract

The control elements (e.g. trigger circuits IOP-FF, SW-FF) which initiate sub-sequences within a sub-unit (e.g. CACHE) can be switched to the active state directly by separate control signals, to test the current sub-sequence. The corresponding registers (e.g. I-PAR or SWPAR and REG0 to REG3) can be switched to a separate line system (C-BUS), to prepare the output data and/or control information for the current sub-sequence. Derivation of separate control signals for switching the individual control elements (IOP-FF, SW-FF) to the active state, expediently by sub-functions (SUBF) which are contained in faults which control the system. <IMAGE>

Description

Die Erfindung betrifft eine Schaltungsanordnung gemäß dem Ober­ begriff des Patentanspruches 1.The invention relates to a circuit arrangement according to the Ober Concept of claim 1.

Bei komplexen, speicherprogrammiert gesteuerten Geräten oder Systemen, zum Beispiel Datenverarbeitungsanlagen, die sich aus einer Vielzahl von Teileinheiten zusammensetzen, ist es notwen­ dig, daß die Arbeitsabläufe der einzelnen Teileinheiten sowohl durch Tests an den einzelnen Teileinheiten als auch durch Tests der Teileinheiten im Verbund überprüft werden, damit Fehler, insbesondere Zeitfehler, frühzeitig im Laufe der Entwicklung bis zur Fertigungsreife erkannt und die entsprechenden Fehler­ quellen beseitigt werden können.For complex, programmable controlled devices or Systems, for example data processing systems, which are made up of a large number of sub-units, it is necessary dig that the workflow of each subunit both through tests on the individual subunits as well as through tests of the subunits in the network are checked so that errors, especially time errors, early in the course of development recognized until production readiness and the corresponding errors sources can be eliminated.

Um bei komplexeren Steuerungsabläufen die Fehlerquellen von auftretenden Zeitfehlern ermitteln zu können, müssen fehler­ behaftete Steuerungsabläufe unter den gleichen Randbedingungen vielfach mehrfach wiederholt werden. Je komplexer aber ein solcher zu prüfender Steuerungsablauf ist, desto mehr Randbe­ dingungen sind dabei zu beachten und desto langwieriger und schwieriger gestalten sich derartige Prüfungen. Das gilt ins­ besondere, wenn sich die Steuerungsabläufe auf mehrere Teil­ einheiten eines Systems erstrecken.In order to eliminate the sources of error from more complex control processes To be able to determine occurring time errors must errors affected control processes under the same boundary conditions can be repeated many times. The more complex, however such control process to be checked, the more Randbe conditions have to be considered and the more lengthy and Such tests are more difficult. That applies in particular special if the control processes are divided into several parts extend units of a system.

Es ist daher Aufgabe der Erfindung, derartige Prüfungen durch eine entsprechende Schaltungsanordnung zu erleichtern.It is therefore an object of the invention to carry out such tests to facilitate a corresponding circuit arrangement.

Diese Aufgabe wird gemäß der Erfindung durch die kennzeichnen­ den Merkmale des Patentanspruches 1 gelöst. This object is according to the invention characterized by the solved the features of claim 1.  

Die Erfindung macht sich dabei zunutze, daß komplexere Steue­ rungsabläufe sich in der Regel aus einzelnen Teilabläufen zu­ sammensetzen, die nacheinander angestoßen werden. Der Start eines solchen Teilablaufes wird dabei in der Regel durch Wirk­ samschalten eines entsprechenden Steuerelementes, zum Beispiel in Form einer Steuerkippstufe, vom jeweils vorangehenden Teil­ ablauf aus eingeleitet. Diese Steuerelemente sind nun gemäß der Erfindung durch gesonderte Steuersignale direkt wirksam schaltbar, so daß jeder Teilablauf gesondert gestartet werden kann, ohne daß die im normalen Steuerungsablauf vorangehenden Teilabläufe zu durchlaufen sind. Wird daher im Rahmen der Prü­ fung ein Fehler während eines solchen Teilablaufes festge­ stellt, so kann sich die Prüfung allein auf die Wiederholung dieses Teilablaufes beschränken. Dabei brauchen nur die für diesen Teilablauf zu beachtenden Randbedingungen eingehalten zu werden. Damit auch die für die einzelnen Teilabläufe benötig­ ten Daten- und/oder Steuerinformationen in den entsprechenden Registern bereitgestellt werden können, sind diese zusätzlich an ein gesondertes Leitungssystem ankoppelbar.The invention takes advantage of the fact that more complex tax processes usually consist of individual sub-processes assemble, which are initiated one after the other. The start such a sub-process is usually by action switch on a corresponding control element, for example in the form of a control flip-flop, from the previous part process initiated. These controls are now in accordance the invention directly effective by separate control signals switchable, so that each partial process can be started separately can without the preceding in the normal control sequence Sub-processes have to be run through. Is therefore within the scope of the test an error during such a sub-process the examination can only focus on repetition restrict this subflow. Only those need for this sub-process has to be observed will. So that is also required for the individual partial processes th data and / or tax information in the corresponding Registers can be made available, these are additional can be coupled to a separate line system.

Der Aufwand für eine derartige Lösung ist sehr gering. Er be­ steht in gesonderten Steueranschlüssen für die einzelnen Steu­ erkippstufen, die in der Regel durch den gesonderten Eingang eines dem Steuereingang der Kippstufe jeweils vorgeschalteten ODER-Gliedes gebildet werden, und in zusätzlichen, schaltbaren Verbindungswegen zwischen dem gesonderten Leitungssystem und den einzelnen Registern.The effort for such a solution is very low. He be stands in separate tax connections for the individual tax tipping levels, which are usually through the separate entrance one upstream of the control input of the flip-flop OR gate are formed, and in additional, switchable Connection paths between the separate pipe system and the individual registers.

Die gesonderten Steuersignale für das Wirksamschalten der ein­ zelnen Steuerelemente werden, insbesondere bei zentraler Steue­ rung des Prüfablaufes, zweckmäßig von in den die Datenverarbei­ tungsanlage steuernden Befehlen vorgesehenen Subfunktionen abge­ leitet. Das erfordert lediglich entsprechend erweiterte Befehls­ decodierer und ermöglicht weiterhin die bisher übliche Art der Prüfungseinleitung auch für die Prüfung der einzelnen Teilab­ läufe. The separate control signals for the activation of the individual controls, especially with central control tion of the test sequence, expediently in which the data processing ting system controlling commands provided subfunctions directs. This only requires appropriately extended commands decoder and still enables the usual type of Examination initiation also for the examination of the individual parts runs.  

Einzelheiten der Erfindung seien nachfolgend anhand eines in der Zeichnung dargestellten Ausführungsbeispieles näher er­ läutert, das sich auf einen, dem Arbeitsspeicher ASP einer Datenverarbeitungsanlage vorgeschalteten Puffer- oder Cache­ speicher CACHE als Teileinheit bezieht, der Anforderungen an den Arbeitsspeicher ASP sowohl vom Prozessor CPU als auch vom Ein-/Ausgabewerk IOP der Datenverarbeitungsanlage entgegennimmt und bearbeitet sowie nicht erledigbare Anfor­ derungen an den Arbeitsspeicher ASP weiterleitet.Details of the invention will be explained in more detail below with reference to an embodiment shown in the drawing, which relates to a buffer or cache memory CACHE connected upstream of the main memory ASP of a data processing system as a subunit , the requirements for the main memory ASP both from the processor CPU and from Input / output plant IOP of the data processing system receives and processes and forwards non-executable requirements to the working memory ASP .

Die Darstellung beschränkt sich dabei auf die für das Ver­ ständnis der Erfindung notwendigen Einzelheiten. So sind vom steuernden Prozessor CPU nur der Befehlsspeicher INST-SP und der Befehlscodierer INST-DEC gezeigt, der die für die ein­ zelnen Arbeitsschritte notwendigen Steuersignale ST-SIG lie­ fert.The representation is limited to the details necessary for the understanding of the invention. Only the command memory INST-SP and the command encoder INST-DEC are shown by the controlling processor CPU , which delivers the control signals ST-SIG necessary for the individual work steps.

Anforderungen an den Cachespeicher CACHE werden vom Prozes­ sor CPU in an sich bekannter Weise durch die Bereitstellung von Anforderungsdaten DAT in Verbindung mit einem Steuersi­ gnal P-STROBE abgegeben, das in üblicher Weise die Übernahme der Parameterdaten in das Register P-PAR und gegebenenfalls zusätzlicher Schreibdaten in das Register P-DAT steuert. Eine nicht weiter dargestellte Cacheprüfsteuerung CAPST prüft dann in an sich bekannter Weise, ob die Anforderung unmittelbar erledigt werden kann oder an den Arbeitsspeicher ASP weiter­ zuleiten ist. Im letzteren Falle werden die Parameter von der Cacheprüfsteuerung CA-PST an das Register M-PAR weitergelei­ tet, damit sie in an sich bekannter Weise an den Arbeitsspei­ cher ASP übergeben werden können.Requests to the cache memory CACHE are issued by the processor CPU in a manner known per se by the provision of request data DAT in connection with a control signal P-STROBE , which takes over the parameter data in the register P-PAR and, if appropriate, additional write data controls in the register P-DAT . A cache check controller CAPST, not shown, then checks in a manner known per se whether the request can be carried out immediately or is to be forwarded to the working memory ASP . In the latter case, the parameters are passed on from the cache check controller CA-PST to the register M-PAR so that they can be transferred to the working memory ASP in a manner known per se.

In analoger Weise werden auch Anforderungen des Ein-/Ausgabe­ werkes IOP entgegengenommen und bereitgestellte Daten DAT mit einem Begleitsignal I-STROBE an die Register I-PAR und gegebenenfalls I-DAT weitergeleitet. Ergänzend ist in die­ sem Falle hierzu die Überwachungsschaltung ÜST für die Steuer­ impulse I-STROBE gezeigt, die die Übernahmesignale CWA und gegebenenfalls CWD für die Register I-PAR und gegebenenfalls I-DAT sowie einen Steuerimpuls I-REQ für das Setzen der Kipp­ stufe IOP-FF liefern, die das Vorliegen einer Anforderung des Ein-/Ausgabewerkes IOP anzeigt und für die ebenfalls nicht ge­ zeigte übergeordnete Steuerung CA-ST den damit verbundenen Arbeitsablauf einleitet.In an analogous manner, requests of the input / output plant IOP are also received and provided data DAT is forwarded to the registers I-PAR and possibly I-DAT with an accompanying signal I-STROBE . In addition, the monitoring circuit ÜST for the control pulses I-STROBE is shown in this case, which contains the takeover signals CWA and possibly CWD for the registers I-PAR and possibly I-DAT as well as a control pulse I-REQ for setting the flip-flop IOP -FF deliver that indicates the existence of a request from the input / output plant IOP and initiates the associated workflow for the higher-level control CA-ST, also not shown.

Gezeigt sind als weitere Register die Register REG 0 bis REG 3 eines Auslagerungszwischenspeichers OUTBUF, der aus dem eben­ falls nicht gezeigten Datenspeicherteil DAT-SP des Cachespei­ chers CACHE an den Arbeitsspeicher ASP auszulagernde Daten kurzzeitig übernimmt und in Verbindung mit dem Register SWPAR die durch die Cacheprüfsteuerung CA-PST bereitgestellten Pa­ rametern an den Arbeitsspeicher ASP weiterleitet, was durch Setzen der Kippstufe SW-FF durch die Cacheprüfsteuerung CA-PST eingeleitet und von der übergeordneten Steuerung CA-ST aus­ geführt wird.Shown as further registers are the registers REG 0 to REG 3 of a swap buffer OUTBUF , which temporarily takes over data to be swapped out of the data storage part DAT-SP of the cache memory CACHE , which is also not shown, to the working memory ASP and, in conjunction with the register SWPAR, takes over the data through the cache check control CA-PST passes parameters provided to the main memory ASP , which is initiated by setting the flip-flop SW-FF by the cache check controller CA-PST and carried out by the higher-level controller CA-ST .

Die beiden gezeigten Steuerkippstufen IOP-FF und SW-FF sind nur Beispiele aus einer Reihe weiterer nicht gezeigter Steuer­ kippstufen, die zusammen den möglichen Arbeitsablauf innerhalb des Cachespeichers CACHE bestimmen. Dieser Arbeitsablauf wird in der Regel vom Prozessor CPU ausgelöst und zwar direkt oder aber indirekt durch Anstoßen eines vom Ein-/Ausgabewerk IOP auszuführenden Ein-/Ausgabevorganges, in dessen Verlauf die An­ forderungen dann vom Ein-/Ausgabewerk IOP ausgelöst werden. Wirksam gewordene Anforderungen werden dabei in vollem Umfange ausgeführt, es sei denn, daß auftretende Fehler zum Abbruch des einmal eingeleiteten Arbeitsablaufes zwingen.The two control flip-flops IOP-FF and SW-FF shown are only examples from a series of further control flip-flops, not shown, which together determine the possible workflow within the cache memory CACHE . This workflow is usually triggered by the processor CPU , either directly or indirectly by triggering an input / output process to be carried out by the input / output plant IOP , in the course of which the requirements are then triggered by the input / output plant IOP . Requests that have become effective are carried out in their entirety, unless errors that occur force the termination of the workflow once it has been initiated.

Gemäß der Erfindung sind nun den Setzeingängen der die einzel­ nen Teilabläufe innerhalb des Cachespeichers CACHE einleiten­ den Steuerkippstufen, zum Beispiel IOP-FF und SW-FF, ODER- Glieder, zum Beispiel OR 1 bzw. OR 2, vorgeschaltet, über die die einzelnen Steuerkippstufen einzeln ausgewählt direkt ange­ steuert und damit gesetzt werden können, so daß nur der ent­ sprechende und gegebenenfalls die davon abhängigen restlichen Teilabläufe ausgelöst werden. Die gesonderte Ansteuerung er­ folgt zweckmäßig abhängig von in den steuernden Prüfbefehlen enthaltenen und mit diesen decodierten Subfunktionen SUBF. According to the invention, the set inputs of the individual sub- sequences within the cache memory CACHE initiate the control flip-flops, for example IOP-FF and SW-FF , OR elements, for example OR 1 or OR 2 , upstream via which the individual flip-flop stages individually selected directly controlled and can thus be set so that only the corresponding and possibly the dependent sub-processes are triggered. The separate actuation is expediently carried out depending on subfunctions SUBF contained in the control test commands and decoded with these .

Außerdem sind nicht nur die Register P-PAR und P-DAT und nicht gezeigte Status- und Fehlerregister über ein gesondertes Leitungssystem C-BUS mit Daten und/oder Steuerinformationen ladbar, sondern alle Register innerhalb des Cachespeichers CACHE, die Ausgangsinformationen für den jeweiligen Teilab­ lauf bereitstellen. Den Eingängen der einzelnen Register sind daher Auswahlschalter AWS 1 bis AWS 5 vorgeschaltet, über die die Datenleitungen des Leitungssystems C-BUS auf die Eingänge der zuständigen Register durchgeschaltet werden können, wobei die Umschaltung durch ein vom Prüfbefehl in an sich bekannter Weise abgeleitetes Steuersignal des Leitungssystems C-BUS gesteuert werden kann. Die Übernahmeimpulse für die jeweils zuständigen Register können dagegen von den jeweiligen Steuer­ signalen der decodierten Subfunktionen SUBF oder von voraus­ gehenden selbständigen Transferbefehlen zum Laden der Register über das gesonderte Leitungssystems C-BUS abgeleitet werden.In addition, not only the registers P-PAR and P-DAT and status and error registers, not shown, can be loaded with data and / or control information via a separate line system C-BUS , but all registers within the cache memory CACHE , the output information for the respective sub-sequence provide. The inputs of the individual registers are therefore preceded by selection switches AWS 1 to AWS 5 , via which the data lines of the C-BUS line system can be switched through to the inputs of the responsible registers, the changeover being effected by a control signal of the line system derived from the test command in a manner known per se C-BUS can be controlled. The takeover impulses for the relevant registers, on the other hand, can be derived from the respective control signals of the decoded subfunctions SUBF or from previous independent transfer commands for loading the registers via the separate line system C-BUS .

Mit Bezug auf das gezeigte Ausführungsbeispiel kann zum Bei­ spiel durch direktes Laden des Registers I-PAR und gegebenen­ falls I-DAT und nachfolgendes Setzen der Kippstufe IOP-FF eine Speicheranforderung des Ein-/Ausgabewerkes IOP nachge­ bildet werden, ohne daß vorab ein die Anforderung auslösendes unabhängiges Ein-/Ausgabeprogramm ablaufen muß. Auch kann durch Laden der Register SWPAR und REG 0 bis REG 3 und nach­ folgendes Setzen der Kippstufe SW-FF unmittelbar ein Ausla­ gerungsvorgang für in den Arbeitsspeicher ASP zu übertragende Daten eingeleitet werden, der normalerweise nur angestoßen wird, wenn zum Beispiel bei einer Anforderung an den Cache­ speicher CACHE diese nicht direkt erledigt werden kann und an den Arbeitsspeicher ASP weiterzuleiten ist, gleichzeitig aber im Datenspeicherteil DAT-SP des Cachespeichers CACHE Platz für die neuen Daten geschaffen werden muß, indem die im zu räumenden Speicherbereich vorhandenen Daten zunächst in den Ausgabepufferspeicher OUTBUF übernommen und dann ausgelagert werden.With reference to the embodiment shown, for example, by directly loading the register I-PAR and, if appropriate, I-DAT and then setting the flip-flop IOP-FF, a memory request of the input / output plant IOP can be simulated without first making a request triggering independent input / output program must run. Also by loading the registers SWPAR and REG 0 to REG 3 and after setting the flip-flop SW-FF, an outsourcing process for data to be transferred to the working memory ASP can be initiated, which is normally only triggered when, for example, a request is made the cache memory CACHE cannot be dealt with directly and must be forwarded to the working memory ASP , but at the same time space must be created in the data storage part DAT-SP of the cache memory CACHE for the new data by first storing the data in the memory area to be cleared in the output buffer memory OUTBUF taken over and then outsourced.

In ähnlicher Weise können weitere Teilabläufe innerhalb des Cachespeichers CACHE direkt angestoßen werden, zum Beispiel durch Einleiten eines HIT-Zyklus oder eines MISS-Zyklus unter Umgehung der Anforderungsprüfung durch die Cacheprüfsteuerung CA-PST.In a similar manner, further partial processes within the cache memory CACHE can be triggered directly, for example by initiating a HIT cycle or a MISS cycle while bypassing the request check by the cache check controller CA-PST .

Die Erfindung ist auch nicht auf das dargestellte Ausführungs­ beispiel für einen Cachespeicher CACHE beschränkt. Sie kann ebenso bei anderen Teileinheiten der Datenverarbeitungsanlage oder eines sonstigen speicherprogrammiert gesteuerten Gerätes ohne weiteres angewandt werden.The invention is also not limited to the illustrated embodiment, for example for a cache memory CACHE . It can also be used without any problems in other subunits of the data processing system or in another memory-controlled device.

Claims (2)

1. Schaltungsanordnung für Teileinheiten (zum Beispiel Cache- Speicher CACHE) eines aus mehreren Teileinheiten zusammenge­ setzten speicherprogrammiert gesteuerten Gerätes oder Systems, zum Beispiel Datenverarbeitungsanlage, deren Arbeitsablauf normalerweise durch von anderen Teileinheiten (zum Beispiel CPU, IOP) gestellte Anforderungen ausgelöst wird, wobei der Arbeitsablauf sich in mehrere Teilabläufe gliedert, die ab­ hängig vom Ergebnis des jeweils vorangehenden Teilablaufes durch Wirksamschalten eines entsprechenden Steuerelementes, (zum Beispiel Kippstufen IOP-FF, SW-FF) im Rahmen des normalen Arbeitsablaufes eingeleitet werden, dadurch gekennzeichnet, daß zum geziel­ ten Prüfen der einzelnen Teilabläufe innerhalb der Teileinheit (z. B. CACHE) jedem Steuerelement (z. B. IOP-FF, SW-FF) ein gesonderter Steueranschluß zugeordnet ist, über den das je­ weilige Steuerelement unmittelbar wirksam schaltbar ist, und daß die die Daten- und/oder Steuerinformationen für den je­ weils zu prüfenden Teilablauf bereitstellenden Register (z. B. OUTBUF, SWPAR) mit einem gesonderten Leitungssystem (C-BUS) zur Übernahme der jeweils benötigten Daten- und/oder Steuer­ informationen koppelbar ist.1. Circuit arrangement for subunits (for example cache memory CACHE) of a memory-controlled device or system composed of several subunits , for example data processing system, the workflow of which is normally triggered by requests made by other subunits (for example CPU, IOP) , the Workflow is divided into several sub-processes, which are initiated as part of the normal workflow, depending on the result of the previous sub-process, by activating a corresponding control element (for example flip-flops IOP-FF, SW-FF) , characterized in that for targeted testing of the individual sub-processes within the sub-unit (e.g. CACHE), each control element (e.g. IOP-FF, SW-FF) is assigned a separate control connection via which the respective control element can be activated directly, and that the data - and / or tax information for the one to be checked in each case Register providing partial flow (e.g. B. OUTBUF, SWPAR) can be coupled with a separate line system (C-BUS) to take over the data and / or control information required in each case. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuersignale für das unmittelbare Wirksamschalten der Steuerelemente (z. B. IOP-FF, SW-FF) für die einzelnen Teilabläufe von in den das Gerät bzw. System steuernden Befehlen vorgesehenen Subfunktionen (SUBF) durch entsprechend erweiterte Decodiereinrichtungen (INST-DEC) ableitbar sind.2. Circuit arrangement according to claim 1, characterized in that the control signals for the immediate activation of the control elements (z. B. IOP-FF, SW-FF) for the individual sub-sequences of the sub-functions provided in the device or system controlling commands (SUBF ) can be derived by appropriately expanded decoding devices (INST-DEC) .