DE3686923T2 - Verfahren zur sichtbarkeitsverbesserung von ausrichtmarkierungen erster ordnung. - Google Patents
Verfahren zur sichtbarkeitsverbesserung von ausrichtmarkierungen erster ordnung.Info
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Description
- Die Erfindung bezieht sich auf ein Verfahren zur Verbesserung der Ausrichtung zwischen den Schichten eines Halbleitererzeugnisses.
- In der Produktion von Halbleiterzeugnissen ist es allgemein bekannt, daß die Ausrichtung zwischen "kritischen Maskierungsschritten" gewahrt bleiben muß, die an entsprechenden Schichten eines Halbleitererzeugnisses ausgeführt werden. "Kritische Maskierungsschritte" stellen jene Prozeßstufen dar (z. B. Ätzen, Implantieren, usw.), die durch Masken hindurch ausgeführt werden, die zueinander justiert werden müssen. Fehljustierungen zwischen diesen Maskierungsschritten verschlechtern ernstlich die Verläßlichkeit des Verfahrens in bezug auf seine beabsichtigte Funktion.
- Frühere Lösungen dieses Problems haben als "Bezugsmarken" bezeichnete Justiermarken verwendet. Diese Marken sind in der Oberfläche des Halbleitersubstrats erzeugte Öffnungen. Alle nachfolgenden Maskierungsschritte werden nach diesen Bezugsmarken justiert.
- In neuerer Zeit hat die Industrie gefunden, daß das Justiersystem mit Bezugsmarken bei der zunehmenden Verkleinerung der Bauelemente keine ausreichende Genauigkeit gewährleistet. Es sei angenommen, daß in einem bestimmten Verfahren vier kritische Maskierungsschritte angewendet werden. Da die vierte Maske direkt nach der Bezugsmarke justiert wird, wird sie zu den anderen Maskierungsschritten nur indirekt justiert. Wäre es beispielsweise notwendig, den vierten Maskierungsschritt nach dem zweiten Maskierungsschritt zu justieren, so erhielte man nur eine "Justierung zweiter Ordnung". Das heißt, die direkte Justierung ("erster Ordnung") zwischen diesen beiden Maskierungsschritten hängt von der Genauigkeit der Justierung zwischen jedem der Maskierungsschritte und den Bezugsmarken ah. Es wurde gefunden, daß jede Justierung unterhalb der Justierung erster Ordnung (d. h. eine direkte Justierung zwischen den gewünschten Maskierungsschritten) die Dichte der justierten Strukturen stark verschlechtert.
- Im allgemeinen kann die Justierung erster Ordnung durch Herstellung von Justiermarken in denjenigen Schichten erreicht werden, an denen die kritischen Maskierungsschritte ausgeführt werden. Wenn eine Oxidschicht auf das Substrat aufgebracht wurde, kann darin eine Rinne oder eine ähnliche Oberflächendiskontinuität erzeugt werden, um eine Justiermarke zu bilden, die die Positionierung eines an dem Oxid ausgeführten kritischen Maskierungsschrittes (z. B. ein Ätzen durch eine Maske) anzeigt. Der nächste kritische Maskierungsschritt im Verfahren wird dann in bezug auf die Bezugsmarke im Oxid justiert. Ähnlich wie bei den herkömmlichen Bezugsmarken werden diese "Justiermarken erster Ordnung" in einer Randlage des Wafers außerhalb der Produktbereiche, wie beispielsweise in einem Einkerbungsbereich, angebracht.
- Die Erfinder wurden mit einigen Schwierigkeiten konfrontiert, als sie die Justiermarken erster Ordnung in automatischen Justiersystemen anzuwenden versuchten. Diese Justierwerkzeuge erfordern einen hohen visuellen Kontrast zwischen den Justiermarken und den Schichten, in denen sie hergestellt werden. Im allgemeinen ist der visuelle Kontrast eine Funktion der Lichtstreuungs- und reflexionseigenschaften der jeweiligen Schicht(en) sowie der Lichtdurchlässigkeit aller benachbarten Schichten, die wiederum von der Dicke und der Zusammensetzung dieser Schicht(en) abhängen. Der Kontrast kann auch durch Steuerung der Tiefenverhältnisse und der Seitenwandform der in der Schicht erzeugten Justiermarken bestimmt werden.
- Diese letztere Verfahrensweise ist für die Verbesserung des visuellen Kontrastes von herkömmlichen Bezugsmarken in der Technik bekannt. Siehe z. B. die US-Patentschrift 4 374 91 (erteilt am 22.02.83 an Ahlquist u. Mitarb.). Nach der Erzeugung der Bezugsmarken im Substrat wird der Boden der Marken aufgerauht, um das einfallende Licht zu streuen und dadurch den visuellen Kontrast zwischen den Marken und dem Substrat zu erhöhen. Die Bodenfläche der Marken wird durch dieselbe Photoresistmaske geätzt, die zur Erzeugung der Marken im Substrat verwendet wird. Dabei ist zu beachten, daß dieses Verfahren nicht selektiv ist, das heißt, daß alle Justiermarken gleichzeitig und in gleichem Ausmaß hervorgehoben werden. Ein ähnliches Verfahren wird in einem Artikel von Helmeyer u. Mitarb. "E-Beam Registration Mark Enhancement By Pyrocatechol Etch", IBM Technical Disclosure Bulletin, Bd. 24, Nr. 9, Feb. 1982, s. 4731-4732.
- Die obengenannten Verfahren eignen sich nicht für Justiermarken erster Ordnung. Für diese Marken wird ein Hervorhebungsverfahren benötigt, das einzelne der Marken selektiv hervorheben kann. Das heißt, daß einige Marken nur gering oder überhaupt nicht und andere wiederum stärker hervorgehoben werden müssen. Beispielsweise kann ein kritischer Maskierungsschritt ausgeführt werden, der kein Ätzen in die Unterschicht (z. B. Implantation) vorsieht. In diesem Fall müßte zur Erzeugung der Justiermarke erster Ordnung in dieser Schicht ein extra Ätzschritt eingeführt werden. Die oben beschriebenen Verfahren stellen eine solche Möglichkeit der selektiven Hervorhebung nicht zur Verfügung.
- Deshalb ist es die Aufgabe der vorliegenden Erfindung, die Justierung zwischen den kritischen Maskierungsschritten zu verbessern, die für die Herstellung von Halbleiterbauelementen verwendet werden.
- Diese Aufgabe wird durch die Erfindung nach Anspruch 1 gelöst; Ausführungsbeispiele der Erfindung werden in den Unteransprüchen beschrieben.
- Die vorliegende Erfindung verwendet ein Verfahren, das ausgewählte Justiermarken erster Ordnung selektiv hervorhebt. Nach dem Ätzen einer bestimmten Justiermarke erster Ordnung in eine Schicht wird diese auf visuellen Kontrast geprüft. Wenn eine Verbesserung erforderlich ist, wird eine Blockiermaske mit Öffnungen abgeschieden, die die relative Lage aller Justiermarken festlegen. Die jeweilige Justiermarke wird dann durch die Blockiermaske geätzt, um ihren visuellen Kontrast bezüglich der Oberfläche der Schicht zu erhöhen, in der sie erzeugt wurde. Wenn der jeweilige Maskierungsschritt kein Ätzen vorsieht, dann wird die Justiermarke durch dieses nachfolgende Ätzen erzeugt. Da immer nur eine einzelne Marke bearbeitet wird, kann jede Marke selektiv geätzt werden. Der Prozeß wird jedesmal, wenn eine Marke erzeugt wurde, für alle zu verbessernden Marken in der gleichen Reihenfolge wiederholt.
- Die vorangegangenen sowie andere Strukturen und Lehren der vorliegenden Erfindung werden durch die nachfolgende Beschreibung eines Ausführungsbeispiels der Erfindung klarer verständlich. Die folgende Beschreibung wird sich auf die begleitenden Zeichnungen beziehen, in denen:
- Fig. 1 einen Querschnitt durch ein Substrat mit einer darauf erzeugten Justiermarke erster Ordnung;
- Fig. 2 einen Querschnitt durch das Substrat von Fig. 1, in dem die Justiermarke erster Ordnung hervorgehoben ist; und
- Fig. 3 einen Querschnitt durch das Substrat von Fig. 2, in dem gemäß der Erfindung eine nachfolgende Justiermarke erzeugt und bearbeitet wurde, darstellt.
- Nach Fig. 1 der beiliegenden Zeichnungen wird auf einer freiliegenden Oberfläche eines Siliciumwafers 10 (durch thermisches Wachstum in einer oxidierenden Atmosphäre oder durch pyrolytische Zersetzung) wird eine Siliciumdioxidschicht 12 erzeugt. Die dargestellte Struktur wird in einem Einkerbungsgebiet des Wafers erzeugt, die zur Erzeugung von Justiermarken reserviert wurde, und den gleichen Bearbeitungsschritten unterworfen, die mit dem übrigen Wafer ausgeführt werden. Das hier besprochene Verfahren wird nur zum Zwecke der Erläuterung angegeben. Beispielsweise könnte die Schicht 12 eine Schicht aus irgendeinem anderen zur Erzeugung von Strukturen in Halbleiterbauelementen verwendeten Material bestehen.
- Es sei angenommen, der erste kritische Maskierungsschritt des Verfahrens bestehe im Ätzen ausgewählter Bereiche der Oxidschicht 12. Auf der Oxidschicht 12 wird eine Photoresistschicht PR1 erzeugt. In den Produktbereichen des Wafers wird das Photoresist strukturiert, um die ausgewählten zu ätzenden Bereiche des Oxids 12 freizulegen. In dem Einkerbungsbereich des Wafers für die Justiermarke wird durch das Photoresist PR1 eine Einzelfläche des Oxids 12 freigelegt. Die freigelegte Oxidfläche im Einkerbungsbereich wird dann zusammen mit den ausgewählten Flächen der Produktbereiche geätzt. Im Einkerbungsbereich wird so im Oxid 12 eine Justiermarke AM1 geschaffen. Der nächste kritische Maskierungsschritt des Verfahrens kann nun bezüglich der Justiermarke AM1 im Oxid 12 justiert werden. In diesem Beispiel könnte ein beliebiges Ätzsystem verwendet werden, das ein hohes Ätzverhältnis zwischen dem Siliciumdioxid und dem Photoresist aufweist. Ein Beispiel für ein derartiges Ätzsystem könnte ein RIE-Ätzen in einer Tetrafluoridatmosphäre (CF&sub4;) darstellen. Hier könnten aber auch andere Ätzmittel wie Fluoroform (CHF&sub3;), Stickstofffluorid (NF&sub3;) oder CF&sub4; zusammen mit einem geringen Anteil von Sauerstoff oder Kohlendioxid Verwendung finden.
- Nach der Erzeugung der Justiermarke AM1 wird diese auf visuellen Kontrast geprüft. Weist die Marke einen ausreichenden Kontrast auf, wird das Verfahren ohne Unterbrechung fortgeführt. Bei der Kontrastprüfung wird das für die Justierung verwendete Licht auf die Justiermarkenfläche des Wafers gerichtet. Vermag das Prüfsystem hinreichend sicher zwischen der Justiermarke AM1 und der umgebenden Oberfläche des Oxids 12 zu unterscheiden, wird das anschließende Verbesserungsverfahren nicht begonnen. Das "Prüfsystem" könnte hier entweder in einer manuellen Betrachtung oder einem optischen Betrachtungsgerät einer automatischen Justiereinrichtung bestehen.
- Es sei der Fall angenommen, der visuelle Kontrast von AM1 an der oberen Oberfläche des Oxids 12 reiche nicht aus, eine genaue Justierung für den nächsten kritischen Maskierungsschritt auszuführen. Wie in Fig. 2 gezeigt wird, wird auf der Oberfläche des Photoresists PR1 eine Blockiermaske BM angebracht. Die Blockiermaske ist eine Photoresistschicht, die belichtet wird, um ein Muster zu erzeugen, das allen Flächen des Justierbereichs der Einkerbung entspricht, auf denen Justiermarken bereits bestehen oder noch zu erzeugen sind (beide werden im folgenden als "Justierziele" bezeichnet). Dasselbe Blockiermaskenmuster wird dazu verwendet, jedes der Justierziele selektiv zu verbessern. Die Blockiermaske schützt während des zur Verbesserung durchgeführten Ätzens die Produktbereiche. Es ist zu bemerken, daß die Öffnungen in der Blockiermaske BM größer sind als die im darunterliegenden Photoresist PR1. Dies dient dazu, eine gewisse Fehljustierung zwischen den beiden Maskierungsschichten zu tolerieren. Ferner ist zu beachten, daß das Photoresist PR1 vor dem Erzeugen der Blockiermaske BM nicht entfernt wird. Das liegt daran, daß das Photoresist PR1 noch die während des zur Verbesserung durchgeführten Ätzvorganges nicht zu ätzenden Justierziele schützen soll.
- Wie in Fig. 2 gezeigt wird, wird die Justiermarke AM1 dann durch die Blockiermaske BM1 geätzt, um deren visuellen Kontrast bezüglich der Oxidschicht 12 zu erhöhen. Das Ausmaß des zur Verbesserung durchgeführten Ätzens sollte in Abhängigkeit vom fehlenden visuellen Kontrast der jeweiligen Justiermarke gewählt werden. Dies bewirkt eine selektive Vertiefung der Justiermarke, wodurch der Phasenunterschied zwischen dem durch die Justiermarke und durch die umgebende Schichtoberfläche reflektierten Licht erhöht wird. In Fig. 2 wird das Verbesserungsätzen so lange fortgesetzt, bis im darunterliegenden Silicium 10 eine kleine Stufe entstanden ist. Das Ätzen sollte eine im wesentlichen vertikale Richtung bevorzugen (d. h. es sollte im wesentlichen senkrechte Seitenwände erzeugen) und die darunterliegenden Schichten (z. B. Oxid und Silicium) anätzen, ohne das Photoresist merklich anzugreifen. Ein Beispiel für einen derartigen Ätzvorgang stellt das RIE in einer CF&sub4;-Atmosphäre dar. Es könnten aber auch andere Ätzmittel verwendet werden. Es ist zu beachten, daß es sich hierbei um dasselbe Ätzsystem handelt wie beim Erzeugen der Justiermarken während des Ätzens der Produktbereiche. Wenn in einem bestimmten kritischen Maskierungsschritt ein Ätzvorgang vorkommt, dann kann im allgemeinen für das Verbesserungsätzen auch dasselbe Ätzmittel verwendet werden, wenn das Verbesserungsätzen nicht eine darunterliegende Schicht freilegt, die durch dieses Ätzmittel nicht geätzt wird.
- Nach dem Verbesserungsätzen wird die Blockiermaske BM mittels eines normalen Photoresistentfernungsverfahrens entfernt (z. B. Plasmaablösung in einer Sauerstoffatmosphäre). Bei Bedarf kann der Entfernungsschritt auch bis zum Entfernen des darunterliegenden Photoresists PR1 fortgesetzt werden.
- Die Bearbeitung des Wafers wird dann bis zum nächsten kritischen Maskierungsschritt fortgesetzt. Wie bereits erwähnt wurde, wird dieser Maskierungsschritt mit Hilfe der Justiermarke erster Ordnung AM1 auf den Wafer ausgerichtet. Es werde angenommen, daß eine zweite Oxidschicht 14 aufgebracht worden sei und Dotierungsionen durch die zwei Oxidschichten 12 und 14 hindurch in ausgewählte Bereiche des darunterliegenden Siliciums 10 implantiert werden sollen.
- Wie in Fig. 3 gezeigt wird, wird ein Photoresist PR2 ebenso wie das Photoresist PR1 erzeugt und strukturiert. Allerdings soll dieser Verfahrensschritt anstelle des Ätzens eine Implantation beinhalten. Wenn es kein Verfahren zum Verbessern durch Ätzen gäbe, könnte keine Justiermarke erster Ordnung zum Anzeigen der relativen Lage dieses kritischen Maskierungsschrittes erzeugt werden.
- Aus diesem Grunde wird die gleiche vorher verwendete Blockiermaske BM auf dem Photoresist PR2 erzeugt und ein Verbesserungsätzen zur Erzeugung einer Justiermarke erster Ordnung AM2 durchgeführt. Hierzu sei noch bemerkt, daß das Photoresist PR2 die Justiermarke AM1 vor weiterem Ätzen schützt.
- Dieses Verfahren zur Erzeugung von Justiermarken unter Verwendung kritischer Masken, wobei diese kritischen Masken die zuvor erzeugten Justiermarken schützen, und zum selektiven Verbessern der gerade hergestellten Marken wird während der gesamten Waferbearbeitung fortgesetzt. Dieses Verfahren führt zu einer Vielzahl von Justiermarken mit einem hohen Kontrast, die eine Justierung erster Ordnung ermöglichen.
Claims (5)
1. Ein Verfahren zur Ausrichtung erster Ordnung
zwischen den Lagen eines Hableiterproduktes,
beinhaltend folgende Schritte:
a) Bilden einer Justiermarkierung erster
Ordnung (AM1) in einem definierten Bereich
einer vorgegebenen Schicht (12) des
Halbleiterprodukts unter Verwendung einer
kritischen Maske (PR1)
b) Testen dieser Justiermarkierung erster
Ordnung (AM1) auf visuellen Kontrast,
c) falls der visuelle Kontrast der
Justiermarkierung (AM1) nicht ausreicht, selektive
Verstärkung der Sichtbarkeit der
Justiermarkierung erster Ordnung (AM1) durch Ätzen
durch eine Blockiermaske (BM), die über der
kritischen Maske liegt und Öffnungen für die
Justiermarkierungen erster Ordnung (AM1,
AM2, . . .) aller Schichten aufweist,
d) Wiederholen der Schritte a) bis c) für die
verbleibenden Schichten in dem
Halbleiterprodukt, so daß Justiermarkierungen erster
Ordnung (AM2...) in aufeinanderfolgenden
Schichten (14) des Halbleiterprodukts unter
Verwendung kritischer Masken PR2...)
gebildet werden, wobei die kritischen Masken
PR2...) die zuvor gebildeten
Justierungsmarken (AM1...) und Justierungszonen in
denen Markierungen nachfolgend gebildet
werden vor dem zur Verstärkung
durchgeführten Ätzen während des Schrittes c)
schützen.
2. Das Verfahren nach Anspruch 1, wobei die
Blockiermaske (BM) und die kritische Maske (PR1)
anschließend durch einen einzigen Ablöseschritt
entfernt werden.
3. Das Verfahren nach Anspruch 1 oder 2, wobei die
Öffnungen der Blockiermaske (BM) größer als die
korrespondierenden Öffnungen der kritischen Maske
(PR1) sind.
4. Das Verfahren nach einer der Ansprüche 1-3,
wobei der Schritt zum selektiven Verstärken
durchgeführt wird, indem über eine Zeitspanne
geätzt wird, die eine Funktion des Testergebnisses
auf visuellen Kontrast ist, wobei bei einem
schwächeren visuellen Anfangskontrast eine
längere Zeitspanne erforderlich ist.
5. Das Verfahren nach einem der Ansprüche 1-5,
wobei der Schritt zum selektiven Verstärken
mittels reaktivem Zonenätzen in einer
Kohlenstofftetrafluorid-Atmospäre durchgeführt wird.
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Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
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EP0255970B1 (de) * | 1986-08-08 | 1993-12-15 | Philips Electronics Uk Limited | Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate |
MY109605A (en) * | 1990-06-29 | 1997-03-31 | Canon Kk | Method for producing semiconductor device having alignment mark. |
JPH05159221A (ja) * | 1991-12-02 | 1993-06-25 | Fujitsu Ltd | 薄膜ヘッドおよびその製造方法 |
US5470693A (en) * | 1992-02-18 | 1995-11-28 | International Business Machines Corporation | Method of forming patterned polyimide films |
US5300797A (en) * | 1992-03-31 | 1994-04-05 | Sgs-Thomson Microelectronics, Inc. | Coplanar twin-well integrated circuit structure |
US5401691A (en) * | 1994-07-01 | 1995-03-28 | Cypress Semiconductor Corporation | Method of fabrication an inverse open frame alignment mark |
US5976980A (en) * | 1994-11-23 | 1999-11-02 | Intel Corporation | Method and apparatus providing a mechanical probe structure in an integrated circuit die |
US5952247A (en) * | 1994-11-23 | 1999-09-14 | Intel Corporation | Method of accessing the circuitry on a semiconductor substrate from the bottom of the semiconductor substrate |
US6153891A (en) * | 1994-11-23 | 2000-11-28 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
US6020746A (en) * | 1994-11-23 | 2000-02-01 | Intel Corporation | Method and apparatus for probing an integrated circuit through the back side of an integrated circuit die |
US5700732A (en) * | 1996-08-02 | 1997-12-23 | Micron Technology, Inc. | Semiconductor wafer, wafer alignment patterns and method of forming wafer alignment patterns |
US5783490A (en) * | 1997-04-21 | 1998-07-21 | Vanguard International Semiconductor Corporation | Photolithography alignment mark and manufacturing method |
US5904486A (en) * | 1997-09-30 | 1999-05-18 | Intel Corporation | Method for performing a circuit edit through the back side of an integrated circuit die |
US6309897B1 (en) | 1997-09-30 | 2001-10-30 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
US6008060A (en) * | 1998-04-14 | 1999-12-28 | Etec Systems, Inc. | Detecting registration marks with a low energy electron beam |
US6159754A (en) * | 1998-05-07 | 2000-12-12 | Intel Corporation | Method of making a circuit edit interconnect structure through the backside of an integrated circuit die |
JPH11329923A (ja) * | 1998-05-11 | 1999-11-30 | Sony Corp | 半導体装置の製造方法 |
US6071818A (en) * | 1998-06-30 | 2000-06-06 | Lsi Logic Corporation | Endpoint detection method and apparatus which utilize an endpoint polishing layer of catalyst material |
US6077783A (en) * | 1998-06-30 | 2000-06-20 | Lsi Logic Corporation | Method and apparatus for detecting a polishing endpoint based upon heat conducted through a semiconductor wafer |
US6268224B1 (en) | 1998-06-30 | 2001-07-31 | Lsi Logic Corporation | Method and apparatus for detecting an ion-implanted polishing endpoint layer within a semiconductor wafer |
US6241847B1 (en) | 1998-06-30 | 2001-06-05 | Lsi Logic Corporation | Method and apparatus for detecting a polishing endpoint based upon infrared signals |
US6074517A (en) * | 1998-07-08 | 2000-06-13 | Lsi Logic Corporation | Method and apparatus for detecting an endpoint polishing layer by transmitting infrared light signals through a semiconductor wafer |
US6285035B1 (en) | 1998-07-08 | 2001-09-04 | Lsi Logic Corporation | Apparatus for detecting an endpoint polishing layer of a semiconductor wafer having a wafer carrier with independent concentric sub-carriers and associated method |
US6080670A (en) * | 1998-08-10 | 2000-06-27 | Lsi Logic Corporation | Method of detecting a polishing endpoint layer of a semiconductor wafer which includes a non-reactive reporting specie |
US6201253B1 (en) | 1998-10-22 | 2001-03-13 | Lsi Logic Corporation | Method and apparatus for detecting a planarized outer layer of a semiconductor wafer with a confocal optical system |
US6288773B2 (en) | 1998-12-11 | 2001-09-11 | Lsi Logic Corporation | Method and apparatus for removing residual material from an alignment mark of a semiconductor wafer |
US6121147A (en) * | 1998-12-11 | 2000-09-19 | Lsi Logic Corporation | Apparatus and method of detecting a polishing endpoint layer of a semiconductor wafer which includes a metallic reporting substance |
US6117779A (en) | 1998-12-15 | 2000-09-12 | Lsi Logic Corporation | Endpoint detection method and apparatus which utilize a chelating agent to detect a polishing endpoint |
JP3288320B2 (ja) * | 1998-12-21 | 2002-06-04 | 沖電気工業株式会社 | レジストマーク |
DE19904571C1 (de) * | 1999-02-04 | 2000-04-20 | Siemens Ag | Verfahren zur Herstellung einer integrierten Schaltungsanordnung aus zwei Substraten, wobei die Schaltungsstrukturen des Substrate exakt gegeneinander ausgerichtet sind |
US6303459B1 (en) * | 1999-11-15 | 2001-10-16 | Taiwan Semiconductor Manufacturing Company | Integration process for Al pad |
US7751609B1 (en) | 2000-04-20 | 2010-07-06 | Lsi Logic Corporation | Determination of film thickness during chemical mechanical polishing |
US6492269B1 (en) | 2001-01-08 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Methods for edge alignment mark protection during damascene electrochemical plating of copper |
US6693365B2 (en) * | 2002-02-23 | 2004-02-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Local electrochemical deplating of alignment mark regions of semiconductor wafers |
US6692995B2 (en) | 2002-04-05 | 2004-02-17 | Intel Corporation | Physically deposited layer to electrically connect circuit edit connection targets |
US6596604B1 (en) | 2002-07-22 | 2003-07-22 | Atmel Corporation | Method of preventing shift of alignment marks during rapid thermal processing |
JP2006106263A (ja) * | 2004-10-04 | 2006-04-20 | Fujinon Sano Kk | 光学素子の製造方法 |
US20080191310A1 (en) * | 2007-02-12 | 2008-08-14 | Weng-Jin Wu | By-product removal for wafer bonding process |
JP2008288430A (ja) * | 2007-05-18 | 2008-11-27 | Toshiba Corp | 半導体装置の製造方法 |
US9472506B2 (en) | 2015-02-25 | 2016-10-18 | International Business Machines Corporation | Registration mark formation during sidewall image transfer process |
US11244907B2 (en) | 2020-01-02 | 2022-02-08 | International Business Machines Corporation | Metal surface preparation for increased alignment contrast |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3802940A (en) * | 1969-08-18 | 1974-04-09 | Computervision Corp | Enhanced contrast semiconductor wafer alignment target and method for making same |
JPS51147179A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Method of munufacturing of semiconductor device |
GB1520925A (en) * | 1975-10-06 | 1978-08-09 | Mullard Ltd | Semiconductor device manufacture |
JPS5534442A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor device |
US4374915A (en) * | 1981-07-30 | 1983-02-22 | Intel Corporation | High contrast alignment marker for integrated circuit fabrication |
JPS60149130A (ja) * | 1984-01-17 | 1985-08-06 | Hitachi Ltd | パターン検出方法およびそれに用いる反射防止膜用材料 |
US4487653A (en) * | 1984-03-19 | 1984-12-11 | Advanced Micro Devices, Inc. | Process for forming and locating buried layers |
-
1985
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