DE3640874A1 - Circuit arrangement for combining binary signals, divided into two part-signals having in each case half the bit rate at the transmitting end, in the correct bit sequence at the receiving end - Google Patents

Abstract

In a digital transmission system, a source-encoded colour television signal of 68.736 Mbit/s is divided into two part-signals of in each case 34.368 Mbit/s at the transmitting end and transmitted on adjacent channels. To compensate for delay differences between the two part-channels, they are read into a 3k-bit shift register, on the one hand, and into a 2k-bit aligner with k = 8 and 2k-bit buffer, on the other hand, before they are recombined in the multiplexer at the receiving end. An alignment word detection circuit operated at twice the input clock 2.T1 and connected to the multiplexer output allows the count of a following 2k-bit counter to increment by 1 bit each every one to two frame lengths until the alignment word arrives, stops the counter, reads out the aligner with a delay of at least 2k-bits and thus compensates for a mutual displacement of the part signals D1 and D2, respectively, by +/- 8 bits = 466 ns (Figure 3). <IMAGE>

Description

Die Erfindung betrifft eine Schaltungsanordnung zum empfangsseitigen, bitfolgerichtigen Zusammenfügen eines sendeseitig in zwei Teilsignale mit jeweils der halben Bitrate aufgeteilten und über benachbarte Kanäle übertragenen breitban­ digen binären Signals.The invention relates to a circuit arrangement for on the receiving side, bit sequence correct assembly of a on the transmission side in two partial signals, each with half the bit rate split broadband and transmitted over adjacent channels binary signal.

Anwendungsgebietfield of use

Eine derartige Schaltungsanordnung ist insbesondere auf der Empfangsseite eines Übertragungssystems notwendig, wenn man ein sendeseitig digitalisiertes Farbfernsehsignal in zwei Bitströme der halben Bitrate aufteilt.Such a circuit arrangement is particularly on the Reception side of a transmission system necessary if one a color television signal digitized on the transmission side in two Split bit streams by half the bit rate.

In einem digitalen Übertragungsnetz sollen Fernseh- und Tonrundfunkprogramme, Bildfernsprech- und Fernsprechsignale sowie Datensignale über einen gemeinsamen Multiplexbitstrom übertragen werden.In a digital transmission network, television and Audio broadcast programs, video telephony and telephony signals as well as data signals via a common multiplex bit stream be transmitted.

Stand der TechnikState of the art

Für digitale Fernsehsignale ist eine Übertragungsbitrate noch nicht endgültig festgelegt.For digital television signals there is a transmission bit rate not yet finalized.

Die digitalen Hierarchiestufen für die künftigen digitalen Übertragungssysteme sind hingegen weithin festgelegt. Zur Übertragung von digitalen Farbfernsehsignalen eignet zunächst nur die vierte Hierarchiestufe bei 139,264 Mbit/s. Die nächste niedrigere Stufe bei 34,368 Mbit/s ist im Prinzip auch geeignet, doch lassen derzeit die aufwendigen Einrichtungen zur Quellencodierung eine derartige Übertragung nicht wirtschaftlich erscheinen. Es existieren auch verschiedene Vorschläge zur Codierung von Bewegtbildsignalen mit ca. 70 Mbit, bei denen der Aufwand zur Quellencodierung wesentlich niedriger ist.The digital hierarchy levels for the future digital However, transmission systems are widely defined. To  Transmission of digital color television signals is initially suitable only the fourth hierarchical level at 139.264 Mbit / s. The next In principle, the lower level at 34.368 Mbit / s is also suitable, but currently the elaborate facilities such a transmission for source coding is not appear economical. There are also several Suggestions for coding moving picture signals with approx. 70 Mbit, for which the effort for source coding is essential is lower.

Weiterhin ist bekannt, daß zwei Eingänge eines Digitalsignal­ multiplexers DSMX 34/140 belegt und die Bits dieses Digital­ signals abwechselnd über die beiden belegten Kanäle übertragen werden. Ein entsprechender Vorschlag wurde im CCITT-Dokument COM XVIII No. 200-E vom Juli 1983 gemacht.It is also known that two inputs of a digital signal multiplexers DSMX 34/140 occupied and the bits of this digital signals alternately transmitted over the two occupied channels will. A corresponding proposal was made in the CCITT document COM XVIII No. 200-E made in July 1983.

Der grundsätzliche Aufbau eines solchen Digitalsystems ist der Fig. 1 zu entnehmen. Oben ist die Sendeseite gezeigt, beginnend mit dem die Aufteilung des binären Eingangssignals D und des Eingangstaktes T bewirkenden sendeseitigen Demultiplexer mit den beiden Datenausgängen D 1 und D 2 und den beiden Taktaus­ gängen T 1 und T 2. Nachgeschaltet sind jeweils Codewandler vom NRZ- zum HDB3-Code. Die beiden Codewandler belegen mit ihren Teilsignalen zwei Eingänge der sendeseitigen 140 Mbit/s Multiplexers und gelangen von dort auf den eigentlichen Sender LES und die Übertragungsstrecke. The basic structure of such a digital system can be seen in FIG. 1. The transmission side is shown above, starting with the transmission-side demultiplexer which effects the division of the binary input signal D and the input clock T with the two data outputs D 1 and D 2 and the two clock outputs T 1 and T 2 . Downstream are code converters from NRZ to HDB3 code. With their partial signals, the two code converters occupy two inputs of the 140 Mbit / s multiplexer on the transmission side and from there reach the actual transmitter LES and the transmission link.

Der untere Teil der Fig. 1 zeigt den Empfangsteil, beginnend mit dem Empfänger LEE und dem nachgeschalteten Mbit/s-Demulti­ plexer, in dem die Teilsignale D 1 und D 2 wiedergewonnen und auf die Codewandler vom HDB3- auf den NRZ-Code geschaltet sind. Die beiden Teilsignale D 1 und D 2 gelangen mit den zuge­ hörigen Takten T 1 und T 2 auf den empfangsseitigen Multiplexer, an dessen Ausgang das wiedervereinigte Gesamtsignal D mit dem zugehörigen Takt T zur Verfügung steht.The lower part of Fig. 1 shows the receiving part, starting with the receiver LEE and the downstream Mbit / s demultiplexer, in which the partial signals D 1 and D 2 are recovered and switched to the code converter from the HDB3 to the NRZ code . The two sub signals D 1 and D 2 engage with the supplied clocks impaired T 1 and T 2 on the receiving side multiplexer, the recombined total signal D is at its output connected to the associated clock T available.

Kritik am Stand der TechnikCriticism of the state of the art

Das aus dem vorstehend geschilderten Blockschaltbild in den Grundsätzen zu entnehmende Übertragungsverfahren bietet bei der schaltungsmäßigen Realisierung jedoch einige Schwierig­ keiten. Insbesondere ist das Problem unterschiedlicher, möglicherweise sich verändernder Laufzeiten der Signale in der empfangsseitigen Multiplexeinrichtung nicht gelöst.The from the block diagram described above in the The basic principle of transmission methods can be found at However, the implementation in terms of circuitry is somewhat difficult keiten. In particular, the problem is different possibly changing transit times of the signals in the multiplexing device at the receiving end is not resolved.

Aufgabetask

Es ist daher die Aufgabe der Erfindung, eine Schaltungsan­ ordnung zur empfangsseitigen, bitfolgerichtigen Zusammenfü­ gung eines sendeseitig in zwei Teilsignale mit jeweils der halben Bitrate aufgeteilten und über benachbarte Kanäle übertragenen breitbandigen binären Signals anzugeben.It is therefore the object of the invention to provide a circuit order for the reception-side, bit sequence correct merging tion of a transmission side into two partial signals, each with the half bit rate split and over adjacent channels transmitted broadband binary signal.

Lösungsolution

Diese Aufgabe wird nach der Erfindung dadurch gelöst, daß die beiden Teilsignale vor ihrer Wiedervereinigung im empfangs­ seitigen Multiplexer einmal in ein 3k-bit-Schieberegister und zum anderen in einem 2k-bit-Aligner mit vorgeschaltetem 2k-bit-Zwischenspeicher eingelesen werden. Eine mit dem ver­ doppelten Eingangstakt betriebene, an den Multiplexerausgang geschaltete Synchronworterkennungsschaltung läßt den Zähler­ stand eines nachgeschalteten 2k-bit-Zählers alle ein bis zwei Rahmenlängen solange um je 1 bit anwachsen, bis das Synchron­ wort eintrifft, den Zähler stoppt, den Aligner mit einer gesamten Verzögerung von höchsten 4-k-bit ausliest und damit eine Verschiebung der Teilsignale D 1 bzw. D 2 von kbit unter­ einander ausgleicht.This object is achieved according to the invention in that the two partial signals are read into a 3k-bit shift register and into a 2k-bit aligner with an upstream 2k-bit buffer before being reunited in the multiplexer at the receiving end. A synchronous word recognition circuit operated with the double input clock and connected to the multiplexer output causes the counter of a downstream 2k bit counter to grow by one bit every one to two frame lengths until the synchronous word arrives, the counter stops, the aligner with one reads the entire delay of the highest 4 k-bit and thus compensates for a shift in the sub-signals D 1 or D 2 of kbit among one another.

Vorteilhaft weisen die beiden Teilsignale jeweils eine Bit­ rate von 34,368 Mbit/s auf und sind durch Aufteilung eines quellencodierten Farbfernsehsignals von 68,736 Mbit/s ent­ standen. Für diesen Fall ist k mit 8 bit gewählt.Advantageously, the two partial signals each have a bit rate of 34.368 Mbit / s and are created by splitting a source-coded color television signal of 68.736 Mbit / s. In this case, k with 8 bits is selected.

AusführungsbeispielEmbodiment

Im folgenden wird die erfindungsgemäße Schaltungsanordnung anhand von Blockschaltbildern näher erläutert. Es zeigtThe following is the circuit arrangement according to the invention explained in more detail using block diagrams. It shows

Fig. 1 das bereits beim Stand der Technik beschriebene grund­ sätzliche Blockschaltbild, Fig. 1 shows the block diagram already described in the prior art basic additional,

Fig. 2 die Ausbildung des sendeseitigen Demultiplexers, Fig. 2 shows the configuration of the transmission-side demultiplexer,

Fig. 3 die erfindungsgemäße Ausbildung des empfangsseitigen Multiplexers. Fig. 3 shows the inventive design of the receiving-side multiplexer.

Nachdem das prinzipielle Blockschaltbild der Fig. 1 bereits beim Stand der Technik beschrieben wurde, wird im nach­ folgenden der Vollständigkeit halber auf die Schaltungs­ anordnung des sendeseitigen Demultiplexers nach Fig. 2 ein­ gegangen.After the basic block diagram of FIG. 1 has already been described in the prior art, for the sake of completeness the circuit arrangement of the transmitter-side demultiplexer according to FIG. 2 is discussed below.

Nach der Fig. 2 werden die mit ECL-Pegel vorliegenden 68,736- Mbit/s-Signale D in TTL-Pegel umgewandelt, da die HDB3- Schnittstellen mit TTL-Schaltkreisen aufgebaut sind. Nach Halbierung des Taktes T und Umwandlung von ECL-Pegel in TTL- Pegel wird mit der positiven Taktflanke von T/2 das D-Flip-Flop FF 1 angesteuert. Mit der positiven Taktflanke des invertierten Taktes T/2 wird dann das D-Flip-Flop FF 2 angesteuert. Das Signal D liegt bereits an beiden Eingängen der beiden D-Flip- Flops. Damit werden auf einfache Weise die Datenbits ab­ wechselnd auf die beiden Teilsignale D 1 und D 2 aufgeteilt. Die beiden Teilsignale D 1 und D 2 sowie die jeweils zuge­ hörigen Taktsignale T 1 und T 2 werden zwei HDB3-Schnitt­ stellen zugeführt. Die Ausgangssignale der HDB3-Schnitt­ stellen liegen an zwei Eingängen des Multiplexers der vierten Hierarchiestufe gemäß Fig. 1 oben.According to FIG. 2, the 68.736 Mbit / s signals D present at ECL level are converted into TTL level, since the HDB3 interfaces are constructed with TTL circuits. After halving the clock T and converting the ECL level into the TTL level, the D flip-flop FF 1 is driven with the positive clock edge of T / 2. The D flip-flop FF 2 is then driven with the positive clock edge of the inverted clock T / 2. The signal D is already at both inputs of the two D flip-flops. The data bits are thus divided up alternately between the two partial signals D 1 and D 2 . The two partial signals D 1 and D 2 and the associated clock signals T 1 and T 2 are supplied to two HDB3 interfaces. The output signals of the HDB3 interfaces are at two inputs of the multiplexer of the fourth hierarchy level according to FIG. 1 above.

Empfangsseitig müssen die beiden 34,368 Mbit/s-Signale wieder bitfolgerichtig zusammengefügt werden. Dazu dient die Schaltungsanordnung nach der Erfindung gemäß Fig. 3. Wird auf der Übertragungsstrecke das eine oder andere Signal D 1 bzw. D 2 über 15 ns verzögert, so muß die Laufzeit der Sig­ nale ausgeglichen werden. Das Signal D 1 wird mit T 1 in einem 24 bit-Schieberegister SR ständig um 24 bit verzögert. 24 bit sind notwendig, da der 16 bit-Aligner über einen vorgeschal­ teten 16-bit-Zwischenspeicher verfügt. Das Signal D 2 wird mit T 2 in einem 16-bit-Zwischenspeicher eingeschrieben. Das Aus­ lesen des nachfolgenden 16-bit Aligners muß nun gesteuert werden, um im Multiplexer (Mux) eine phasenrichtige Zusammen­ fügung zu gewährleisten.On the reception side, the two 34.368 Mbit / s signals must be combined in the correct order. The circuit arrangement according to the invention according to FIG. 3 serves this purpose . If one or the other signal D 1 or D 2 is delayed over 15 ns on the transmission link, the transit time of the signals must be compensated. The signal D 1 is constantly delayed by T 1 in a 24-bit shift register SR by 24 bits. 24 bits are necessary because the 16 bit aligner has an upstream 16 bit buffer. The signal D 2 is written with T 2 in a 16-bit buffer. The reading out of the subsequent 16-bit aligner must now be controlled in order to ensure that the multiplexer (Mux) is assembled in the correct phase.

Dazu dienen die Synchronworterkennungsschaltung und der Zähler 1 . . . 16. Solange das Synchronwort des 68,736-Mbit/s-Digital­ signals nicht erkannt worden ist, läuft der Zähler und erhöht seine Zählerstand jeweils alle 1 bis 2 Rahmenlängen um 1 bit. Damit wird der Auslesepuls, der vom Takt T 1 abgeleitet wird, jeweils auch um 1 bit verzögert. Sobald das Synchronwort des 68,736-Mbit/s-Digitalsignals erkannt wird, stoppt der Zähler und der Aligner wird mit der eingestellten Verzögerung aus­ gelesen. Damit kann eine Verschiebung der beiden Datensignale D 1 und D 2 um +/-8 bit = 466 ns ausgeglichen werden. In einer Verdopplerschaltung wird Takt T 1 auf die Ausgangsfrequenz gebracht. Am Ausgang der Schaltung werden das Signal D und Takt T noch von TTL-ECL-Wandlern in die erforderliche Form gebracht.The synchronous word recognition circuit and counter 1 are used for this. . . 16. As long as the sync word of the 68.736 Mbit / s digital signal has not been recognized, the counter runs and increments its counter reading by 1 bit every 1 to 2 frame lengths. The readout pulse, which is derived from the clock T 1 , is thus also delayed by 1 bit in each case. As soon as the sync word of the 68.736 Mbit / s digital signal is recognized, the counter stops and the aligner is read out with the set delay. A shift in the two data signals D 1 and D 2 by +/- 8 bits = 466 ns can thus be compensated for. Clock T 1 is brought to the output frequency in a doubler circuit. At the output of the circuit, the signal D and clock T are brought into the required form by TTL-ECL converters.

Erzielbare VorteileAchievable advantages

Mit der vorher beschriebenen Schaltungsanordnung kann mit geringem Aufwand ein Digitalsignal mit 68,736 Mbit/s, das z. B. ein digitales Farbfernsehsignal hoher Qualität be­ inhaltet, über Muldem- (Multiplexer/Demultiplexer) Systeme der vierten Hierarchiestufe bei größtmöglicher Ausnutzung der Übertragungskapazität übertragen werden. Die Funktionsteile erfordern relativ geringen Schaltungsaufwand. Die 34,368 Mbit/s-Schnittstellen und der Muldem sind standardisierte Baugruppen. Es ist eine einfache Taktsynchronisierung möglich, da die genau doppelte Bitrate gewählt wurde. Mit Hilfe des Aligners gemäß der Erfindung können phasenverschobene Signale bis zu einer Laufzeit von +/-8 bit richtig zusammengefügt werden. Ist die Laufzeit größer als dieser Betrag, so müßte der Aligner erweitert werden. Da eine Übertragung der beiden 34,368 Mbit/s-Signale auf zwei völlig verschiedenen Übertra­ gungsstrecken eine sehr große Laufzeitdifferenz ergeben würde, ist der Aligner auf die Benutzung benachbarter Übertragungs­ kanäle beschränkt. Damit ist der Aufwand in vernünftigen Grenzen gehalten. Es ist aber vertretbar, mit einer maximalen Laufzeit von +/-8 bit zu rechnen, die in Zuleitungen und in Zwischenspeichern auftreten kann.With the circuit arrangement described above can a digital signal with 68.736 Mbit / s with little effort, the Z. B. be a digital color television signal of high quality includes, via Muldem (multiplexer / demultiplexer) systems  the fourth hierarchy level with the greatest possible utilization of the Transmission capacity can be transferred. The functional parts require relatively little circuitry. The 34,368 Mbit / s interfaces and the Muldem are standardized Assemblies. Simple clock synchronization is possible because the exact double bit rate was chosen. With the help of Aligners according to the invention can use phase-shifted signals correctly assembled up to a runtime of +/- 8 bits will. If the term is greater than this amount, it should the aligner can be expanded. Because a transfer of the two 34.368 Mbit / s signals on two completely different transmissions distance would result in a very large transit time difference, is the aligner to the use of neighboring transmissions channels limited. So the effort is reasonable Limits kept. But it is acceptable, with a maximum Runtime of +/- 8 bits to be expected, which in the supply lines and in Caching can occur.

Claims (3)

1. Schaltungsanordnung zum empfangsseitigen, bitfolgerichtigen Zusammenfügen eines sendeseitig in zwei Teilsignale mit jeweils der halben Bitrate aufgeteilten und über benach­ barte Kanäle übertragenen breitbandigen binären Signale, insbesondere eines digitalisierten Farbfernsehsignals, dadurch gekennzeichnet, daß die beiden Teilsignale vor ihrer Wiedervereinigung im empfangsseitigen Multiplexer (Mux) einmal in ein 3k-bit- Schieberegister (24 bit-SR) und zum anderen in ein 2k-bit- Aligner (16 bit-Aligner) mit vorgeschaltetem 2k-bit- Zwischenspeicher eingelesen werden, daß eine mit dem verdoppelten Eingangstakt 2 × T 1 betriebene, an den Multiplexerausgang geschaltete Synchronworter­ kennungsschaltung den Zählerstand eines nachgeschalteten 2k-bit-Zählers alle ein bis zwei Rahmenlängen solange um je 1 bit anwachsen läßt, bis das Synchronwort eintrifft, den Zähler stoppt, den Aligner mit einer Verzögerung von wenig­ stens 2k-bit ausliest und damit eine Verschiebung der Teil­ signale D 1 bzw. D 2 untereinander von 8 bit = 466 ns aus­ gleicht (Fig. 3). 1. Circuit arrangement for the reception-side, bit-sequence-correct assembly of a broadband binary signals, in particular a digitized color television signal, divided into two partial signals each with half the bit rate and transmitted via adjacent channels, characterized in that the two partial signals prior to their reunification in the receiving-side multiplexer (Mux) once in a 3k bit shift register (24 bit SR) and on the other hand in a 2k bit aligner (16 bit aligner) with an upstream 2k bit buffer that one with the doubled input clock 2 × T 1 operated, connected to the multiplexer output synchronous word identification circuit, the counter reading of a downstream 2k-bit counter increases by one bit every one to two frame lengths until the synchronous word arrives, the counter stops, the aligner with a delay of at least 2k-bit reads and thus a shift of the part signals D 1 or D 2 is equal to each other from 8 bits = 466 ns ( Fig. 3). 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die beiden Teilsignale jeweils eine Bitrate von 34,368 Mbit/s aufweisen und durch Aufteilung eines quellencodierten Farbfernsehsignals mit 68,736 Mbit/s entstehen (Fig. 1).2. Circuit arrangement according to claim 1, characterized in that the two partial signals each have a bit rate of 34.368 Mbit / s and arise by splitting a source-coded color television signal with 68.736 Mbit / s ( Fig. 1). 3. Schaltungsanordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß k = 8 gewählt ist ( Fig. 3).3. Circuit arrangement according to claims 1 and 2, characterized in that k = 8 is selected ( Fig. 3).