DE3631847C2 - - Google Patents

Description

Die Erfindung betrifft eine integrierte Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1.The invention relates to an integrated circuit arrangement according to the generic term of claim 1.

Eine derartige Schaltungsanordnung ist aus der DE-OS 34 06 958 bekannt. Bei der bekannten Schaltungsanordnung besteht der Schaltungsteil, welcher die Logikzustände der Logikblöcke in entsprechende Stromwerte umwandelt, gemäß der Fig. 1 aus zwei current hogging-Schaltungen mit den Transistoren T 1 und T 1′ bzw. T 2 und T 2′, deren Emitter-Kollektorstrecken in Reihe geschaltet und deren Basen miteinander verbunden sind. Eine current hogging- Schaltung in I ² L-Technik ist beispiels­ weise in der Zeitschrift "IEEE Journal of Solid-State Circuits", Vol. SC-10, No. 5, Oktober 1975, Seiten 348-352, beschrieben. Eine in einem Halbleiterkörper realisierte current hogging-Stufe besteht nach der Fig. 2 aus einem Halbleiterkörper 1 mit drei Halblei­ terzonen 2, 3 und 4, deren Leitungstyp dem des Halb­ leiterkörpers 1 entgegengesetzt ist. Hat der Halbleiter­ körper 1 beispielsweise den n-Leitungstyp, so haben die Halbleiterzonen 2, 3 und 4 den p-Leitungstyp. Die Halb­ leiterzone 2 stellt den Injektor dar. Hat die Halblei­ terzone 3 das Potential "0", so fließt der gesamte In­ jektorstrom des Injektors 2 über den Basisbereich 5 in die in diesem Fall als Kollektor wirkende Halbleiter­ zone 3, so daß die Halbleiterzone 3 den Injektorstrom, der von der Injektorzone 2 geliefert wird, übernimmt. Läßt man dagegen die Halbleiterzone 3 floaten, so nimmt sie beinahe das gleiche Potential wie die Injektorzone 2 an. Dadurch wird die Halbleiterzone 3 zur Injektions­ zone für die Halbleiterzone 4, so daß nun die Halblei­ terzone 4 den aus dem Injektor 2 über die Halbleiter­ zone 3 zur Verfügung gestellten Injektionsstrom nach außen abführen kann.Such a circuit arrangement is known from DE-OS 34 06 958. In the known circuit arrangement, the circuit part, which converts the logic states of the logic blocks into corresponding current values, according to FIG. 1, consists of two current hogging circuits with transistors T 1 and T 1 'or T 2 and T 2 ', the emitter of which Collector lines connected in series and their bases are connected to each other. A current hogging circuit in I ² L technology is, for example, in the journal "IEEE Journal of Solid-State Circuits", Vol. SC-10, No. 5, October 1975, pages 348-352. According to FIG. 2, a current hogging stage implemented in a semiconductor body consists of a semiconductor body 1 with three semiconductor zones 2 , 3 and 4 , the conductivity type of which is opposite to that of the semiconductor body 1 . For example, if the semiconductor body 1 has the n-conductivity type, the semiconductor zones 2 , 3 and 4 have the p-conductivity type. The semiconductor zone 2 represents the injector. If the semiconductor zone 3 has the potential "0", the entire injector current of the injector 2 flows via the base region 5 into the semiconductor zone 3 , which acts as a collector in this case, so that the semiconductor zone 3 the injector current supplied by injector zone 2 takes over. On the other hand, if the semiconductor zone 3 is left to float, it takes on almost the same potential as the injector zone 2 . As a result, the semiconductor zone 3 becomes the injection zone for the semiconductor zone 4 , so that the semiconductor zone 4 can now discharge the injection current made available from the injector 2 via the semiconductor zone 3 to the outside.

Überträgt man die current hogging-Schaltung der Fig. 2 auf die current hogging-Schaltung T 2/ T 2′ der Fig. 1, so entspricht der Injektor 2 der Fig. 2 dem Emitter des Transistors T 2 der Fig. 1 und die Halbleiterzone 3 der Fig. 2 sowohl dem Kollektor des Transistors T 2 der Fig. 1 als auch dem Emitter des Transistors T 2′ der Fig. 1, während die Halbleiterzone 4 der Fig. 2 dem Kollektor des Transistors T 2′ der Fig. 1 entspricht.If the current hogging circuit of FIG. 2 is transferred to the current hogging circuit T 2 / T 2 'of FIG. 1, the injector 2 of FIG. 2 corresponds to the emitter of the transistor T 2 of FIG. 1 and the semiconductor zone 3 of FIG. 2 both the collector of the transistor T 2 of FIG. 1 and the emitter of the transistor T 2 'of FIG. 1, while the semiconductor zone 4 of FIG. 2 corresponds to the collector of the transistor T 2 ' of FIG. 1 .

Gemäß der Fig. 1 ist der Ausgang Q-F F _m des Logik­ blockes F F _m mit der Verbindungsleitung zwischen dem Kollektor des Transistors T 2 und dem Emitter des Tran­ sistors T 2′ verbunden. Die current hogging-Stufe T 2/ T 2′ wandelt die Potentialniveaus des Logikblockes F F _m in entsprechende Stromwerte um. Dies geschieht auf fol­ gende Weise. Ist Q-F F _m eine logische "1", so steuert der Stromquellentransistor T 2 den in Basisschaltung be­ triebenen Schalttransistor T 2′ auf. Dadurch kann der vom Transistor T 2 angebotene Strom über den Transistor T 2′ zum Prüfpin 6 bzw. zum Widerstand R 2 abfließen, so daß Q-F F _m = logisch 1 einen Stromfluß bedeutet. . According to the Fig 1, the output Q is - F F F F _m of the logic block _m to the connecting line between the collector of the transistor T2 and the emitter of T 2 Tran sistors connected '. The current hogging stage T 2 / T 2 'converts the potential levels of the logic block F F _m into corresponding current values. This is done in the following way. Is Q - of the current source transistor T 2 F F _m is a logic "1", controls the basic circuit be in exaggerated switching transistor T 2 on '. As a result, the current offered by transistor T 2 can flow via transistor T 2 'to test pin 6 or to resistor R 2 , so that Q - F F _m = logic 1 means a current flow.

Ist dagegen das Ausgangssignal Q von F F _m gleich Null, so kann der Schalttransistor T 2′ keinen Strom liefern, weil sein Emitter mit seiner Basis kurzgeschlossen ist. Q = 0 bedeutet also, daß in der Schaltung der Fig. 1 aus der current hogging-Stufe kein Strom fließt. Am Ausgang des Transistors T 2′ ist also in Abhängigkeit vom Ausgangssignal Q entweder ein Strom oder kein Strom vorhanden.If, on the other hand, the output signal Q of F F _m is zero, the switching transistor T 2 'cannot deliver any current because its emitter is short-circuited to its base. Q = 0 means that no current flows from the current hogging stage in the circuit of FIG. 1. At the output of transistor T 2 ', depending on the output signal Q, either a current or no current is present.

Wird der Prüfpin 6 der Fig. 1 nicht von außen beschal­ tet, so wird durch den Strom des Transistors T 2′ der Schalttransistor T 5, der die elektronische Schaltstufe darstellt, aktiviert. Wird dagegen der Pin 6 an das Potential Null gelegt, so wird der Schalttransistor T 5 gesperrt. Dies bedeutet, daß bei niederohmiger Ein­ speisung eines Prüfsignals am Prüfpin 6 beliebige Si­ gnale in den Logikblock F F _{m +1} eingespeist werden kön­ nen, und zwar unabhängig vom logischen Zustand der Vor­ stufe F F _m . Dagegen kann bei einer hochohmigen Abfrage am Prüfpin 6 der logische Zustand des Logikblockes F F _m ausgelesen werden, und zwar ohne nennenswerte Beein­ flussung der Gesamtschaltung.If the test pin 6 of FIG. 1 is not wired from the outside, the switching transistor T 5 , which represents the electronic switching stage, is activated by the current of the transistor T 2 '. If, on the other hand, pin 6 is connected to zero potential, the switching transistor T 5 is blocked. This means that with a low-impedance supply of a test signal at test pin 6, any signals can be fed into the logic block F F _{m +1} , regardless of the logical state of the pre stage F F _m . In contrast, the logic state of the logic block F F _{m can be} read out in the case of a high-impedance query at the test pin 6 , and without any appreciable influence on the overall circuit.

Die bekannte Schaltung der Fig. 1 bietet also die Möglichkeit, Logikblöcke voneinander elektrisch zu trennen und mit einer Leitung das vorhandene Ausgangs­ signal eines Logikblockes auszulesen und dieses Signal an den Folgeblock weiterzuleiten.The known circuit of FIG. 1 thus offers the possibility of electrically separating logic blocks from one another and reading out the existing output signal of a logic block with a line and forwarding this signal to the subsequent block.

Bei der Schaltungsanordnung der Fig. 1 ist noch eine zweite current hogging-Stufe vorhanden, die aus den Transistoren T 1 und T 1′ besteht und die vom Ausgangs­ signal Q von F F _m angesteuert wird. Diese current hog­ ging-Stufe sorgt zusammen mit der aus den Transistoren T 3 und T 4 bestehenden Stromspiegelschaltung für ein sauberes Schalten von Q′ _m. Der Stromspiegel versteilert die Signalform am Prüfpin. Mit Hilfe des Stromspiegels wird außerdem der Zustand Null niederohmig gemacht, was zum einen die Flankensteilheit verbessert und zum ande­ ren die Störbeeinflussung reduziert. Ohne den Strom­ spiegel wäre die Basis des Schalttransistors T 5 im Zu­ stand logisch 0 offen und damit für Störspitzen sehr empfänglich. Durch den Stromspiegel wird dagegen die Basis des Transistors T 5 über den Widerstand R 2 aktiv auf Null gehalten.In the circuit arrangement of FIG. 1 there is also a second current hogging stage, which consists of the transistors T 1 and T 1 'and which is driven by the output signal Q of F F _m . This current hog went stage, together with the current mirror circuit consisting of transistors T 3 and T 4 , ensures a clean switching of Q ' _m . The current mirror distributes the signal shape on the test pin. With the help of the current mirror, the zero state is also made low-resistance, which on the one hand improves the slope and on the other hand reduces interference. Without the current mirror, the base of the switching transistor T 5 would be in the logical 0 state and thus very susceptible to interference peaks. In contrast, the base of transistor T 5 is actively kept at zero by resistor R 2 by the current mirror.

Wie bereits beschrieben, macht die current hogging- Stufe T 2/ T 2′ der Fig. 1 aus einer Spannung Null am Ausgang des Logikblocks einen Strom Null und aus einer Spannung 1 am Ausgang des Logikblockes einen Strom (von Null verschieden). Weil aber selbst dann, wenn die Halbleiterzone 3 der Fig. 2 auf das Potential Null gelegt wird, noch ein geringer Reststrom an der Halb­ leiterzone 3 vorbei zur Halbleiterzone 4 fließt und damit der Nullpotentialzustand der Halbleiterzone 3 nicht wirklich Nullstrom für die Halbleiterzone 4 be­ deutet, wird die inverse Ausgangsgröße von Q (im vor­ liegenden Fall Ausgang Q von F F _m ) mittels der zusätz­ lichen current hogging-Stufe T 1/ T 1′ ausgekoppelt. Spie­ gelt man nun den Strom aus einer der beiden current hogging-Stufen (in der Fig. 1 den Strom von T 1/T 1′) am Nullpunkt (Masse) mit Hilfe des Stromspiegels T 3/ T 4 und läßt den so gespiegelten Strom gegen den Ausgangsstrom des Transistors T 2′ der zweiten current hogging-Stufe arbeiten, so bekommt man am Pin 6 eindeutige Schalt­ zustände.As already described, the current hogging stage T 2 / T 2 'of FIG. 1 makes a current zero from a voltage zero at the output of the logic block and a current from a voltage 1 at the output of the logic block (different from zero). Because even if the semiconductor zone 3 of FIG. 2 is set to the potential zero, a small residual current flows past the semiconductor zone 3 over to the semiconductor zone 4 and thus the zero potential state of the semiconductor zone 3 does not really indicate zero current for the semiconductor zone 4 , the inverse output quantity of Q (in the present case output Q of F F _m ) is coupled out by means of the additional current hogging stage T 1 / T 1 '. The current from one of the two current hogging stages (in FIG. 1, the current of T 1 / T 1 ') is now reflected at the zero point (ground) with the aid of the current mirror T 3 / T 4 and the current thus mirrored work against the output current of transistor T 2 'of the second current hogging stage, so you get clear switching states on pin 6 .

Die Fig. 1 zeigt weiterhin zwei Logikblöcke (7, 8). Der Eingang des Blockes 8 (wie übrigens auch die ande­ ren Blöcke) weist eine sogenannte merged transistor logic-Schaltung auf, die aus einem Stromquellentran­ sistor T 6 und einem Schalttransistor T 7 besteht. Der Emitter des Stromquellentransistors T 6 ist über einen Widerstand R 1 mit dem positiven Pol einer Spannungs­ quelle verbunden. Der Transistor T 6, dessen Kollektor mit der Basis des Schalttransistors T 7 und dessen Basis mit dem Emitter des Schalttransistors T 7 verbunden ist, bietet dem Schalttransistor T 7 ständig einen Injektions­ strom an (I ² L).The Fig. 1 further shows two logic blocks (7, 8). The input of block 8 (by the way, also the other blocks) has a so-called merged transistor logic circuit, which consists of a current source transistor T 6 and a switching transistor T 7 . The emitter of the current source transistor T 6 is connected via a resistor R 1 to the positive pole of a voltage source. The transistor T 6, whose collector is connected to the base of the switching transistor T 7, and its base connected to the emitter of the switching transistor T 7, provides the switching transistor T 7 constantly at an injection current (I ² L).

Ist der Schalttransistor T 5 gesperrt, so fließt der gesamte Kollektorstrom des Stromquellentransistors T 6 in die Basis des Schalttransistors T 7. Dadurch zieht der Stromquellentransistor T 6 die Basis des Schalttran­ sistors T 7 auf das Potential Φ _{n +1}, welches der logi­ schen 1 entspricht. Dies hat zur Folge, daß der Schalt­ transistor T 7 durchschaltet und sein Kollektor nach Φ _n (logische 0) gezogen wird. Die Stromverstärkung des Schalttransistors T 7 mit dem Wert < 1 sorgt dafür, daß T 7 den Strom des Stromquellentransistors T 8, dessen Emitter-Kollektorstrecke zwischen dem Emitter des Strom­ quellentransistors T 6 und dem Eingang des Flip-Flops FF _{m +1} liegt und dessen Basis mit Φ _n verbunden ist, voll gegen Φ _n durchschalten kann. If the switching transistor T 5 is blocked, the entire collector current flows the current source transistor T 6 in the base of the switching transistor T. 7 As a result, the current source transistor T 6 pulls the base of the switching transistor T 7 to the potential Φ _{n +1} , which corresponds to logic 1. This has the result that the switching transistor T 7 turns on and its collector is pulled to Φ _n (logical 0). The current gain of the switching transistor T 7 with the value <1 ensures that T 7 is the current of the current source transistor T 8, whose emitter-collector path connected between the emitter of current source transistor T 6 and the input _M of the flip-flop FF ₊₁ and its Base connected to Φ _n , can fully switch through to Φ _n .

Ist der Schalttransistor T 5 dagegen aktiv (durchge­ schaltet), so fließt der Strom des Stromquellentran­ sistors T 6 nicht in die Basis des Schalttransistors T 7, sondern über den Schalttransistor T 5 ab. Dadurch bleibt der Schalttransistor T 7 gesperrt und am Eingang des Flip-Flops FF _{m +1} liegt das Potential Φ _{n +1} (logische 1), welches über den Stromquellentransistor T 8 verursacht wird.However, if the switching transistor T 5 is active (switched through), the current of the current source transistor T 6 does not flow into the base of the switching transistor T 7 , but rather via the switching transistor T 5 . As a result, the switching transistor T 7 remains blocked and the potential Φ _{n +1} (logic 1), which is caused by the current source transistor T 8 , is present at the input of the flip-flop FF _{m +1} .

Die Transistoren T 5, T 6 bilden einen Inverter, denn wenn der Logikblock 7 z. B. eine logische 1 liefert, erscheint am nachfolgenden Logikblock 8 eine logische 0. T 7 invertiert dieses Signal wieder, so daß im Logik­ ablauf keine Verfälschung durch den Prüfausgang ein­ tritt.The transistors T 5 , T 6 form an inverter, because if the logic block 7 z. B. supplies a logical 1, a logical 0 appears at the subsequent logic block 8. T 7 inverts this signal again, so that no falsification occurs in the logic sequence through the test output.

Der Erfindung liegt die Aufgabe zugrunde, eine Schal­ tungsanordnung der eingangs erwähnten Art anzugeben, die weniger Platzbedarf auf dem Halbleiterchip erfor­ dert als die bekannte Schaltungsanordnung und die des­ halb kostengünstiger herzustellen ist. Diese Aufgabe wird bei einer integrierten Schaltungsanordnung der eingangs erwähnten Art nach der Erfindung durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.The invention has for its object a scarf to specify the arrangement of the type mentioned at the beginning, which require less space on the semiconductor chip changed as the known circuit arrangement and that of is half cheaper to manufacture. This task is the case of an integrated circuit arrangement initially mentioned type according to the invention by the characterizing features of claim 1 solved.

Der Erfindung liegt die Erkenntnis zugrunde, daß eine der beiden current hogging-Stufen der bekannten Schal­ tung eingespart werden kann, wenn gemäß der Erfindung als Schaltungsteil, welcher den Logikzustand in einen entsprechenden Stromwert umwandelt, erfindungsgemäß das Ausgangsgatter eines Logikblockes herangezogen wird, wenn dieses Ausgangsgatter noch zusätzlich eine Halb­ leiterzone erhält, deren Leitungstyp mit dem der Basis­ zone des Ausgangsgatters übereinstimmt. The invention is based on the knowledge that a the two current hogging stages of the well-known scarf tion can be saved if according to the invention as a circuit part, which the logic state  in a converts corresponding current value, according to the invention Output gate of a logic block is used, if this output gate an additional half conductor zone, whose line type matches that of the base zone of the output gate matches.  

Die Erfindung wird im folgenden an einem Ausführungs­ beispiel erläutert.The invention is based on an embodiment example explained.

Die Fig. 3 zeigt eine Schaltungsanordnung nach der Erfindung, die sich von der bekannten Schaltungsanord­ nung nach der Fig. 1 dadurch unterscheidet, daß sie mit nur einer current hogging-Stufe (T 2, T 2′) auskommt, während anstelle der zweiten current hogging-Stufe ein Transistor T 9 vorgesehen ist, der in der Fig. 3 sym­ bolisch bzw. gestrichelt eingezeichnet und als T 9 be­ zeichnet ist. Der Transistor T 9 wird in Wirklichkeit durch Halbleiterbereiche des I ² L-Ausgangsgatters gebil­ det. Der Transistor T 9 sorgt zusammen mit der Strom­ spiegelschaltung T 3/ T 4 für ein sauberes Schalten von Q′ _m , wie es bei der bekannten Schaltung die zweite current hogging-Stufe ebenfalls in Verbindung mit der Stromspiegelschaltung tut. Fig. 3 shows a circuit arrangement according to the invention, which differs from the known circuit arrangement according to FIG. 1 in that it manages with only one current hogging level ( T 2 , T 2 '), while instead of the second current hogging stage a transistor T 9 is provided, which is shown in FIG. 3 sym bolisch or dashed lines and is characterized as T 9 be. The transistor T 9 is actually formed by semiconductor regions of the I ² L output gate. The transistor T 9 together with the current mirror circuit T 3 / T 4 ensures a clean switching of Q ' _m , as does the second current hogging stage in the known circuit also in connection with the current mirror circuit.

Wie die Fig. 3 zeigt, ist bei der current hogging- Schaltung T 2/ T 2′ der Kollektor des Transistors T 2 mit dem Emitter des Transistors T 2′ und die Basis des Tran­ sistors T 2 mit der Basis des Transistors T 2′ verbunden. Wie der Fig. 3 weiter zu entnehmen ist, ist der eine Ausgang von Q mit der Verbindungsleitung zwischen dem Kollektor des Transistors T 2 und dem Emitter des Tran­ sistors T 2′ verbunden. Der zweite Ausgang von Q führt über den symbolischen Transistor T 9 zur Basis des Strom­ spiegels T 4/3, der für eine saubere "0" an der Basis des Transistors 5 sorgt. Der Transistor T 5 sowie der Logikblock 8 entsprechen dem entsprechenden Teil der bekannten Schaltung der Fig. 1.As FIG. 3 shows, in the current circuit hogging- T 2 / T 2 ', the collector of the transistor T 2 having the emitter of transistor T 2' and the base of the Tran sistors T 2 with the base of the transistor T 2 ' connected. As can be seen from Fig. 3, the one output of Q is connected to the connecting line between the collector of the transistor T 2 and the emitter of the transistor T 2 '. The second output of Q leads via the symbolic transistor T 9 to the base of the current mirror T 4/3 , which ensures a clean "0" at the base of the transistor 5 . The transistor T 5 and the logic block 8 correspond to the corresponding part of the known circuit of FIG. 1.

Die technologische Realisierung des linken Teils der Schaltung der Fig. 3, d. h. also der Logikstufe F F _n mit dem symbolisierten Transistor T 9, der current hog­ ging-Schaltung T 2/ T 2′ sowie der Stromspiegelschaltung T 3/ T 4 zeigt die Fig. 4. The technological implementation of the left part of the circuit of FIG. 3, that is, the logic stage F F _n with the symbolized transistor T 9 , the current hog-going circuit T 2 / T 2 'and the current mirror circuit T 3 / T 4 is shown in FIG .. 4

Die Fig. 5 dient zum besseren Verständnis der Fig. 4. Sie zeigt die Schnittdarstellung einer I ² L-Schaltung mit dem Halbleiterkörper 9, der Injektorzone 10, der Basiszone 11 sowie den in der Basiszone 11 befindlichen Halbleiterzonen 12 und 13. Der Halbleiterkörper 9 hat den ersten Leitungstyp, die Injektorzone 10 und die Basiszone 11 haben den zweiten Leitungstyp und die Halbleiterzonen 12 und 13 haben den ersten Leitungstyp. Die Halbleiterzonen 12 und 13 dienen als Kollektoren.The Fig. 5 is used for better understanding of FIG. 4. is a sectional view of an I ² L circuit having the semiconductor body 9, the injector 10, the base region 11 and the semiconductor regions located in the base region 11 12 and 13. The semiconductor body 9 has the first conductivity type, the injector zone 10 and the base zone 11 have the second conductivity type and the semiconductor zones 12 and 13 have the first conductivity type. The semiconductor zones 12 and 13 serve as collectors.

Die Fig. 6 zeigt ebenfalls eine I ² L-Schaltung, die sich von der I ² L-Schaltung der Fig. 5 dadurch unter­ scheidet, daß sie erfindungsgemäß zusätzlich noch die Halbleiterzone 14 vom Leitungstyp der Basiszone (11) aufweist. Die I ² L-Schaltung der Fig. 6 entspricht in Verbindung mit ihrer zusätzlichen Halbleiterzone 14 dem I ² L-Ausgangsgatter Q der Fig. 3 sowie dem symbolisier­ ten Transistor T 9 der Fig. 3. Der Transistor T 9 der Fig. 3 wird bei der Schnittdarstellung der Fig. 6 durch die Halbleiterzone 14, den zwischen der Basiszone 11 und der Halbleiterzone 14 liegenden Halbleiterbe­ reich sowie durch die Halbleiterzone 11 gebildet. Die Halbleiterzone 14 fungiert dabei als Kollektor des Transistors T 9 der zwischen der Basiszone 11 und der Halbleiterzone 14 liegende Halbleiterbereich als Basis des Transistors T 9 und die Halbleiterzone 11 als Emit­ ter des Transistors T 9. Fig. 6 also shows an I ² L circuit, which differs from the I ² L circuit of FIG. 5 in that it also has, according to the invention, the semiconductor zone 14 of the conductivity type of the base zone ( 11 ). The I ² L circuit of FIG. 6, in conjunction with its additional semiconductor zone 14, corresponds to the I ² L output gate Q of FIG. 3 and the symbolized transistor T 9 of FIG. 3. The transistor T 9 of FIG. 3 becomes and formed in the sectional view of Fig. 6 through the semiconductor region 14, the Halbleiterbe lying between the base region 11 and the semiconductor region 14 rich by the semiconductor zone 11. The semiconductor zone 14 acts as the collector of the transistor T 9, the semiconductor region lying between the base zone 11 and the semiconductor zone 14 as the base of the transistor T 9 and the semiconductor zone 11 as the emitter of the transistor T 9 .

Die Transistorkombination T 3/ T 4 der Schaltung der Fig. 3 kann gemäß der Fig. 7 durch einen Transistor mit zwei Kollektoren K 1 und K 2 ersetzt werden, wobei die Basis dieses Transistors mit dem Kollektor K 1 kurz­ geschlossen ist. Der Emitter, die Basis und der mit der Basis kurzgeschlossene Kollektor K 1 der Fig. 7 bilden den Transistor T 4 der Fig. 3, während der Transistor T 3 der Fig. 3 bei der Fig. 7 durch den Emitter, die Basis und den Kollektor K 2 gebildet wird.The transistor combination T 3 / T 4 of the circuit of FIG. 3 can be replaced according to FIG. 7 by a transistor with two collectors K 1 and K 2 , the base of this transistor being short-circuited to the collector K 1 . The emitter, base, and the short-circuited with the base-collector K 1 of FIG. 7 form the transistor T 4 of FIG. 3, while the transistor T 3 of Fig. 3 in FIG. 7 by the emitter, the base and the Collector K 2 is formed.

Nun zurück zur Fig. 4. Die Fig. 4 zeigt in integrier­ ter Technik die I ² L-Ausgangsgatter Q und der Logik­ stufe F F _n , die current hogging-Schaltung T 2/ T 2′, die Transistorkombination T 3/ T 4 sowie den Transistor T 5. Das I ² L-Ausgangsgatter Q wird durch die Injektorzone 10, die Basiszone 11 sowie durch die Halbleiterzonen 12 und 13 gebildet. Im Gatter Q befindet sich noch die zusätzliche Halbleiterzone 14, die die Funktion einer Kollektorzone hat, und zwar für den Transistor T 9. Das Ausgangsgatter wird bei der Schaltung der Fig. 4 durch die Injektorzone 10′, die Basiszone 11, sowie durch die Halbleiterzonen 12′ und 13′ gebildet.Now back toFig. 4. TheFig. 4 shows in integrier technology theI. ^2nd L- output gateQ and  of logic stepF F _n , the current hogging circuitT 2 / T 2nd', the Transistor combinationT 3 / T 4th as well as the transistorT 5. TheI. ^2nd L- output gateQ is through the injector zone 10th, the base zone11 as well as through the semiconductor zones12th  and13 educated. In the gateQ is still the additional semiconductor zone14that function as a Has collector zone, namely for the transistorT 9. The Output gate  will when switching theFig. 4th through the injector zone10th′, The base zone11, such as through the semiconductor zones12th' and13' educated.

Die current hogging-Schaltung T 2/ T 2′ wird bei der An­ ordnung der Fig. 4 durch die Injektorzone 15 und die Halbleiterzonen 16 und 17 sowie durch den Halbleiter­ körperbereich 9 gebildet. Die Halbleiterzonen 15, 16 und 17 haben den entgegengesetzten Leitungstyp wie der Halbleiterkörper 9.The current hogging circuit T 2 / T 2 'is formed in the arrangement of FIG. 4 by the injector zone 15 and the semiconductor zones 16 and 17 and by the semiconductor body region 9 . The semiconductor zones 15 , 16 and 17 have the opposite conductivity type as the semiconductor body 9 .

Die der Fig. 7 entsprechende Transistorkombination T 3/ T 4 wird bei der Anordnung der Fig. 4 durch den Halbleiterkörperbereich 9′, die Basiszone 18 und die Halbleiterzonen 19 und 20 gebildet. Hat der Halbleiter­ körper 9′ den ersten Leitungstyp, so hat die Basiszone 18 den zweiten Leitungstyp und die Halbleiterzonen 19 und 20 haben den ersten Leitungstyp.The transistor combination T 3 / T 4 corresponding to FIG. 7 is formed in the arrangement of FIG. 4 by the semiconductor body region 9 ', the base zone 18 and the semiconductor zones 19 and 20 . Has the semiconductor body 9 'the first conductivity type, the base zone 18 has the second conductivity type and the semiconductor zones 19 and 20 have the first conductivity type.

Die Anordnung der Fig. 4 enthält noch den Transistor T 5 der Fig. 3, der durch die Halbleiterzone 21 und die in der Halbleiterzone 21 befindlichen Halbleiterzonen 22 und 23 gebildet wird. Die Halbleiterzonen 22 und 23 haben den entgegengesetzten Leitungstyp wie die Halb­ leiterzone 21. The arrangement of FIG. 4 also contains the transistor T 5 of FIG. 3, which is formed by the semiconductor zone 21 and the semiconductor zones 22 and 23 located in the semiconductor zone 21 . The semiconductor zones 22 and 23 have the opposite conductivity type as the semiconductor zone 21st

Die Injektorzonen 10′ 10 und 15 sind miteinander elek­ trisch verbunden. Außerdem ist bei der Anordnung der Fig. 4 die Halbleiterzone 12′ mit der Halbleiterzone 11, die Halbleiterzone 11′ mit der Halbleiterzone 12 und die Halbleiterzone 13 mit der Halbleiterzone 16 der current hogging-Schaltung verbunden. Wie die Fig. 4 weiter erkennen läßt, ist die Halbleiterzone 14 des Q-Gatters mit den Halbleiterzonen 18 und 19 der T 3/T 4-Kombination verbunden. Die Halbleiterzone 20 der T 3/T 4-Kombination ist mit dem Pin 6 sowie mit der Halbleiter­ zone 21 des Transistors T 5 verbunden. Eine weitere Ver­ bindung besteht bei der Anordnung der Fig. 4 zwischen der Halbleiterzone 17 der current hogging-Schaltung und der Halbleiterzone 21 des Transistors T 5. Die Halblei­ terzonen 22 und 23 der Fig. 4 sind miteinander kurzge­ schlossen und das Ausgangssignal der Halbleiterzone 23 führt zur nachfolgenden Logikstufe FF _{m +1}.The injector regions 10 '10 and 15 are connected to each other elec trically. In addition, the semiconductor zone 12 'of the semiconductor region 11, the semiconductor zone 11' of the semiconductor region 12 and semiconductor region 13 with the semiconductor zone 16 of the current hogging circuit in the arrangement of FIG. 4 respectively. As can also be seen in FIG. 4, the semiconductor zone 14 of the Q gate is connected to the semiconductor zones 18 and 19 of the T 3 / T 4 combination. The semiconductor zone 20 of the T 3 / T 4 combination is connected to the pin 6 and to the semiconductor zone 21 of the transistor T 5 . A further connection exists in the arrangement of FIG. 4 between the semiconductor zone 17 of the current hogging circuit and the semiconductor zone 21 of the transistor T 5 . The semiconductor zones 22 and 23 of FIG. 4 are short-circuited to one another and the output signal of the semiconductor zone 23 leads to the subsequent logic stage FF _{m +1} .

Claims (4)

1. Integrierte Schaltungsanordnung mit einer digitalen Logik, die in I ² L-Technik ausgeführt ist und deren I ² L-Anteile in Logikblöcke aufgeteilt sind, die auf unterschiedlichen Potentialniveaus arbeiten und deren I ² L-Kette ein Ausgangsgatter aufweist, mit einem Schaltungsteil, welcher die in Gestalt von unterschiedlichen diskreten Potentialniveaus vorliegenden Logikzustände des Ausgangsgatters in Stromwerte umwandelt, die diesen Logikzuständen zugeordnet sind, mit einer elektronischen Schaltstufe, über die die in Stromwerte umgewandelten Logikzustände des Ausgangsgatters zum nachfolgenden Logikblock gelangen und die die Möglichkeit bietet, den den Logikzuständen des Ausgangsgatters zugeordneten Stromwerten zur Verkürzung der Meßzeit ein höherfrequentes Prüfsignal zu überlagern, und mit einer Stromspiegelschaltung, die zwischen den Schaltungsteil und Masse geschaltet ist, dadurch gekennzeichnet, daß das I ² L-Ausgangsgatter eine zusätzliche Halbleiterzone in seinem Halbleiterbereich aufweist, die denselben Leitungstyp wie die Basiszone des I ² L-Gatters hat, daß ein Transistor vorgesehen ist, der aus der zusätzlichen Halbleiterzone, dem zwischen der zusätzlichen Halbleiterzone und der Basiszone des I ² L-Ausgangsgatters liegenden Halbleiterbereich und der Basiszone des I ² L-Ausgangsgatters besteht, und daß der Kollektor dieses Transistors mit der Stromspiegelschaltung verbunden ist.1. Integrated circuit arrangement with digital logic, which is implemented in I ² L technology and whose I ² L components are divided into logic blocks that work at different potential levels and whose I ² L chain has an output gate, with a circuit part, which converts the logic states of the output gate in the form of different discrete potential levels into current values which are assigned to these logic states, with an electronic switching stage via which the logic states of the output gate converted into current values reach the subsequent logic block and which offers the possibility of changing the logic states of the Output values associated current values to reduce the measurement time to superimpose a higher-frequency test signal, and with a current mirror circuit which is connected between the circuit part and ground, characterized in that the I ² L output gate has an additional semiconductor zone in its semiconductor rich, which has the same conductivity type as the base zone of the I ² L gate, that a transistor is provided which consists of the additional semiconductor zone, the semiconductor region located between the additional semiconductor zone and the base zone of the I ² L output gate and the base zone of the I ² L output gate exists, and that the collector of this transistor is connected to the current mirror circuit. 2. Integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Basiszone des I ² L-Ausgangsgatters den Emitter, der zwischen der Basiszone des I ² L-Ausgangsgatters und der zusätzlichen Halbleiterzone befindliche Halbleiterbereich die Basiszone und die zusätzliche Halbleiterzone den Kollektor des Transistors bilden. 2. Integrated circuit arrangement according to claim 1, characterized in that the base zone of the I ² L output gate forms the emitter, the semiconductor region located between the base zone of the I ² L output gate and the additional semiconductor zone, the base zone and the additional semiconductor zone form the collector of the transistor . 3. Integrierte Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zusätzliche Halbleiterzone mit der Stromspiegelschaltung verbunden ist.3. Integrated circuit arrangement according to claim 1 or 2, characterized in that the additional semiconductor zone with the current mirror circuit connected is. 4. Integrierte Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß mindestens ein Kollektor des I ² L-Ausgangsgatters eine current hogging-Stufe steuert.4. Integrated circuit arrangement according to one of claims 1 to 3, characterized in that at least one collector of the I ² L output gate controls a current hogging stage.