DE3614428A1 - DIGITAL PHASE / FREQUENCY DETECTOR CIRCUIT - Google Patents
DIGITAL PHASE / FREQUENCY DETECTOR CIRCUITInfo
- Publication number
- DE3614428A1 DE3614428A1 DE19863614428 DE3614428A DE3614428A1 DE 3614428 A1 DE3614428 A1 DE 3614428A1 DE 19863614428 DE19863614428 DE 19863614428 DE 3614428 A DE3614428 A DE 3614428A DE 3614428 A1 DE3614428 A1 DE 3614428A1
- Authority
- DE
- Germany
- Prior art keywords
- flip
- output
- phase
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
• - Patentanwälte Dipl.-Ing. H.-Peter Lieck• - Patent attorneys Dipl.-Ing. H.-Peter Lieck
European Fatent Attcreys Dipl.-Ing. Jürgen BettenEuropean Fatent Attcreys Dipl.-Ing. Jürgen Betten
3 6 I 4 4 2 O Maximiliansplatz3 6 I 4 4 2 O Maximiliansplatz
D-8000 München 3> «089-291119D-8000 Munich 3> «089-291119
Telex 5 216 741 list d Telefax 089-2915 Technolaw® Telegramm ElectropatTelex 5 216 741 list d Fax 089-2915 Technolaw® Telegram Electropat
Die Erfindung betrifft Schaltungsanordnungen zum Vergleichen der Phasen/Frequenz-Differenz zwischen zwei digitalen Eingangssignalen und bezieht sich insbesondere auf ein Verfahren und eine Schaltungsanordnung zum Erweitern des linearen Phasenmodulationsbereiches einesThe invention relates to circuit arrangements for comparing the phase / frequency difference between two digital input signals and relates in particular to a method and a circuit arrangement for Extending the linear phase modulation range of a digitalen Phasen/Frequenz-Detektors in einer phasenstarren Schleife (phase locked loop bzw. PLL).digital phase / frequency detector in a phase locked loop (PLL).
Schaltungsanordnungen zum Erfassen der Phasen- und Frequenzdifferenz zwischen zwei digitalen Eingangs-Circuit arrangements for detecting the phase and frequency difference between two digital input
eingesetzt und sind von besonderer Wichtigkeit bei der digitalen Übertragungstechnik und bei der digitalen Frequenzsynthese. Beispielsweise wird bei einer digitalen phasenstarren Schleife ein Eingangssignal zum Ver-used and are of particular importance in digital transmission technology and in digital Frequency synthesis. For example, in a digital phase-locked loop, an input signal is used to gleichen mit einem Bezugs- bzw. Referenzsignal einem Phasendetektor zugeführt. Ein von der momentanen Phasen/Frequenz-Differenz zwischen den Eingangssignalen abhängiges Fehlersignal wird gefiltert und zur Steuerung eines spannungsgesteuerten Oszillators (VCO) be-are supplied to a phase detector with a reference signal. One of the momentary Phase / frequency difference between the input signals dependent error signal is filtered and used to control a voltage controlled oscillator (VCO) nutzt. Der Ausgang des VCO, welcher den Ausgang deruses. The output of the VCO, which is the output of the pU:»senstarren Schleife bildet, wird dem Phasendetektor als das ßezugssignal zugeführt und bewirkt, daß die Phase/Frequenz des VCO mit der Phase/Frequenz desp U: »Senstarren loop forms, is fed to the phase detector as the ßzugssignal and causes the phase / frequency of the VCO with the phase / frequency of the
Eingangssignals einrastet. Bei einigen Anwendungsfällen werden phasenstarre Schleifen zur Signaldemodulation benutzt. Hierzu wird auf Kapitel 9 in Gardner, Floyd M., Phase Lock Techniques, 2. Auflage 1979, John Wiley & Sons, verwiesen. Bei anderen Anwendungsfall en werden phasenstarre Schleifen zur Signalmodulation benutzt (Kapitel 9 in Gardner, wie oben) oder bei der Frequenzsynthese, wie in der US-PS 4,360,788 beschrieben.Input signal locks into place. In some applications, phase-locked loops are used for signal demodulation. See Chapter 9 in Gardner, Floyd M., Phase Lock Techniques , 2nd Edition 1979, John Wiley & Sons. In other applications, phase-locked loops are used for signal modulation (Chapter 9 in Gardner, as above) or in frequency synthesis, as described in US Pat. No. 4,360,788.
In jedem Falle umfaßt ein herkömmlicher digitaler Phasen/Frequenz-Detektor ein Paar Flipflops oder anderer bistabiler Schaltelemente, die untereinander und mit einem Verknüpfungsglied in einer Rückkopplungsschaltung verbunden sind. Die logischen Zustände der beiden Flipflops werden sowohl durch die beiden digitalen Eingangssignale, deren Frequenz/Phasen-Differenz festgestellt werden soll, und das Verknüpfungsglied der Rückkopplungsschaltung bestimmt. Die Flipflops sind zu Beginn in rückgesetztem Zustand; dabei liegt an ihren Datenanschlüssen eine logische "1" an, und ihre Taktanschlüsse erhalten je eines der beiden digitalen Eingangssignale. Der Ausgang jedes Flipflops wird auf eine logische "1" gesetzt, sobald ein positiver Übergang seines Eingangssignals festgestellt wird. Hat somit das dem ersten Flipflop zugeführte Eingangssignal den ersten positiven Übergang, wird das erste Flipflop auf eine logische "1" gesetzt, und danach wird bei einem positiven Übergang seines Eingangssignals das zweite Flipflop auf eine logische "1" gesetzt. Unmittelbar nach dem Setzen des zweiten Flipflops werden jedoch beide Flipflops durch das Verknüpfungsglied rückgesetzt, das auf die Ausgänge der zwei Flipflops anspricht, und beide bleiben im rückgesetzten Zustand, bis eines von ihnen an seinem Eingang wieder einen positiven Signalübergang feststellt.In either case, a conventional digital phase / frequency detector comprises a pair of flip-flops or other bistable switching elements that connect with each other and with are connected to a logic element in a feedback circuit. The logic states of the two flip-flops are determined by the two digital input signals, their frequency / phase difference is to be, and the logic element of the feedback circuit certainly. The flip-flops are initially in a reset state; it is up to theirs Data connections to a logical "1", and their clock connections each receive one of the two digital input signals. The output of each flip-flop is set to a logical "1" is set as soon as a positive transition of its input signal is detected. So has that input signal fed to the first flip-flop causes the first positive transition, the first flip-flop opens a logical "1" is set, and then the second Flip-flop set to a logical "1". Immediately after the second flip-flop is set, however both flip-flops reset by the logic element, which responds to the outputs of the two flip-flops, and both remain in the reset state, until one of them detects a positive signal transition again at its input.
Die Ausgangssignale der zwei Flipflops sind somit Rechteckwellen, deren Tastverhältnis der Phasen/Frequenz-Differenz zwischen den zwei Eingangssignalen entspricht. Wenn das erste Signal gegenüber dem zweiten Signal voreilt, erzeugt nur das erste Flipflop eine Rechteckwelle, wobei das Tastverhältnis dem Betrag der Phasen/Frequenz-Vorei1ung des ersten gegenüber dem zweiten Eingangssignal entspricht. Eilt das zweite Eingangssignal vor, erzeugt nur das zweite Flipflop eine Rechteckwelle, und in diesem Falle entspricht das Tastverhältnis dem Betrag der Phasenvoreilung des zweiten gegenüber dem ersten Eingangssignal. Die zwei Rechteckwellen werden in einer Differenzschaltung kombiniert, und das sich daraus ergebende Signal wird integriert, um eine auf Null zentrierte Sägezahnspannung zu erhalten, die also bei Voreilung des ersten Eingangssignals eine Polarität und bei Voreilung des zweiten Eingangssignals die entgegengesetzte Polarität hat. Die Amplitude der Sägezahnspannung entspricht der Phasen/Frequenz-Differenz zwischen den zwei digitalen Eingangssignalen, und die Periodendauer ist fest und beträgt 360°. Wenn die Phasen/Frequenz-Differenz zwischen den zwei Eingangssignalen monoton zunimmt, ist der Ausgang des Detektors ein Sägezahn-Impulszug mit einer Anzahl Sägezahnperioden, die der Anzahl der vollen Perioden der Phasen/Frequenz-Differenz zwischen den zwei digitalen Eingangssignalen entspricht.The output signals of the two flip-flops are thus Square waves, whose duty cycle is the phase / frequency difference between the two input signals. When the first signal is opposite to the second Signal leads, only the first flip-flop generates a square wave, where the duty cycle is the amount of Phase / frequency advance of the first compared to the second input signal. The second input signal rushes before, only the second flip-flop generates a square wave, and in this case the duty cycle is the same the amount of phase lead of the second compared to the first input signal. The two square waves are combined in a differential circuit, and the resulting signal is integrated to obtain a sawtooth voltage centered on zero, that is, when the first input signal leads has one polarity and the opposite polarity when the second input signal is advanced. The amplitude the sawtooth voltage corresponds to the phase / frequency difference between the two digital input signals, and the period is fixed and amounts to 360 °. If the phase / frequency difference between the two input signals increases monotonically, the output of the detector is a sawtooth pulse train with a number Sawtooth periods, which is the number of full periods of the phase / frequency difference between the two digital ones Corresponds to input signals.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zum Erweitern des Ansprech- bzw. Arbeitsbereiches eines digitalen Phasen/ Frequenz-Detektors zu schaffen.The invention is based on the object of providing a method and a circuit arrangement for expanding the response or to create the working area of a digital phase / frequency detector.
Diese Aufgabe ist mit einem Verfahren und einer Schaltungsanordnung gelöst, die mit ihren jeweiligen Ausgestaltungen in den Ansprüchen gekennzeichnet sind.This task is with a method and a circuit arrangement solved, which are characterized with their respective configurations in the claims.
Gemäß der Erfindung wird der maximale Ausgangs-Mittelwert eines digitalen Phasen/Frequenz-Detektors dadurch vergrößert, daß der Detektorausgang auf einen Spitzenwert eingestellt wird, wenn die Phasen/Frequenz-Differenz zwischen dem Eingangs- und dem Referenzsignal einen vorbestimmten Wert hat, daß dann innere Schaltungsteile rückgesetzt werden, und daß die zusätzliche Phasen/Frequenz-Differenz zum Detektorausgang hinzuaddiert wird. Es wird eine Schaltungsanordnung benutzt, die auf den maximalen Bereich des Detektors anspricht und ein Ausgangssignal abgibt, das dem Detektorausgangssignal hinzuaddiert wird.According to the invention, the maximum output becomes mean of a digital phase / frequency detector is enlarged in that the detector output is at a peak value is set when the phase / frequency difference between the input and the reference signal a Has a predetermined value that then internal circuit parts are reset, and that the additional phase / frequency difference is added to the detector output. A circuit arrangement is used which is based on responds to the maximum range of the detector and emits an output signal that corresponds to the detector output signal is added.
Im folgenden wird die Erfindung mit ihren Vorteilen und ihren weiteren vorteilhaften Ausgestaltungen anhand eines bevorzugten, schematisch dargestellten Ausführungsbeispiels näher erläutert. In den Zeichnungen zeigen: Fig. 1 ein Blockschaltbild einer herkömmlichen digitalen phasenstarren Schleife des Typs, in den der Phasen/Frequenz-Detektor gemäß der ErIn the following the invention with its advantages and its further advantageous refinements is based on a preferred, schematically illustrated embodiment explained in more detail. In the drawings show: Fig. 1 is a block diagram of a conventional one digital phase-locked loop of the type in which the phase / frequency detector according to the Er
findung einsetzbar ist,finding can be used,
Fig. 2 einen Schaltplan eines herkömmlichen digitalen Phasen/Frequenz-Detektors, gegenüber dem die Erfindung eine Verbesserung darstellt, Fig. 3 Wellenformen zur Erläuterung der ArbeitsweiseFig. 2 is a circuit diagram of a conventional digital Phase / frequency detector, over which the invention represents an improvement, Fig. 3 waveforms for explaining the operation
des Detektors gemäß Fig. 2,of the detector according to FIG. 2,
Fig. 4 die Ausgangskennlinie desselben Detektors, Fig. 5 die angestrebte Kennlinie des erfindungsgemäß verbesserten digitalen Phasen/Frequenz-Detektors> Fig. 4 shows the output characteristic of the same detector, Fig. 5 the desired characteristic of the invention the enhanced digital phase / frequency Detek tors>
Fig. 6 verschiedene, bei der Erfindung entstehendeFig. 6 various resulting from the invention
Wellenformen in Zeitbereich-Darstellung, und Fig. 7 einen Schaltplan des erfindungsgemäßen Detektors. Time domain waveforms, and 7 shows a circuit diagram of the detector according to the invention.
Der erfindungsgemäße Detektor ist so ausgelegt, daß der lineare Phasenmodulationsbereich einer digitalen phasenstarren Schleife des Typs, der in der US-PS 4,360,788 und der US-Patentanmeldung 629,555 beschrieben und in von der Anmelderin hergestellten Frequenzsynthetisatoren eingebaut ist, erweitert wird.The detector according to the invention is designed so that is the linear phase modulation range of a digital phase locked loop of the type disclosed in U.S. Pat 4,360,788 and US patent application 629,555 and in frequency synthesizers manufactured by the applicant is built in, is expanded.
Die in Fig. 1 dargestellte herkömmliche phasenstarre Schleife (PLL) 10 umfaßt einen Phasendetektor 12 des Typs, auf den die Erfindung gerichtet ist, ein Filter 14 und einen spannungsgesteuerten Oszillator (VCO) 16, die in einer Vorwärtsschleife zusammengeschaltet sind. Der Phasendetektor 12 empfängt an einem Eingang ein Eingangssignal F- und an einem zweiten Eingang ein Bezugs- bzw. Referenzsignal Fr und erzeugt ein Signal, das der Phasen- und Frequenzdifferenz zwischen den zwei Eingangssignalen F. und F entspricht. Das Detektorsignal wird vom Filter 14 gefiltert oder geglättet und dem Steuereingang des VCO 16 zugeführt. Dessen Ausgang wird über einen programmierbaren Frequenzteiler 18 als das Referenzsignal Fr zum Phasendetektor 12 rückgeführt. Wie im einzelnen in der US-PS 4,360,788 beschrieben, wird das vom VCO 16 erzeugte Signal f auf eine Frequenz eingeregelt, die je nach Programmierung des Frequenzteilers 18 eine Harmonische oder eine Subharmonische des Eingangssignals F.. ist, und auf eine Phasenlage, die in einer bestimmten, von einer im Detektor eingebauten Versatz-Vorspannung abhängigen Beziehung zur Phasenlage des Eingangssignals steht.The conventional phase locked loop (PLL) 10 shown in Figure 1 comprises a phase detector 12 of the type to which the invention is directed, a filter 14 and a voltage controlled oscillator (VCO) 16 connected together in a feed forward loop. The phase detector 12 receives an input signal F- at one input and a reference signal F r at a second input and generates a signal which corresponds to the phase and frequency difference between the two input signals F. and F. The detector signal is filtered or smoothed by the filter 14 and fed to the control input of the VCO 16. Its output is fed back to the phase detector 12 as the reference signal F r via a programmable frequency divider 18. As described in detail in US Pat. No. 4,360,788, the signal f generated by the VCO 16 is regulated to a frequency which, depending on the programming of the frequency divider 18, is a harmonic or a subharmonic of the input signal F .., and to a phase position that is shown in has a certain relationship to the phase position of the input signal, which is dependent on an offset bias voltage built into the detector.
Wenngleich eine phasenstarre Schleife, wie die in Fig.Although a phase-locked loop like the one in Fig.
1 dargestellte, eine besonders wichtige Anwendung des Phasendetektors gemäß der Erfindung ist, bestehen zahlreiche weitere Anwendungen auf den Gebieten der Signalverarbeitung und der Signalmessung.1, is a particularly important application of the phase detector according to the invention numerous other applications in the fields of signal processing and signal measurement.
Das relativ niedrige Maximum des Mittelwertes des Ausgangssignals vom herkömmlichen Phasen/Frequenz-Detektor, gegenüber dem die Erfindung eine Verbesserung darstellt, muß vollständig verstanden sein, damit die Bedeutung der Erfindung klar wird. Gemäß Fig. 2 hat ein herkömmlicher Detektor ein Paar Flipflops 20,22, die zur besseren Erläuterung als Flipflops des D-Typs dargestellt sind. Bei einem Flipflop des D-Typs wird ein am D-Anschluß anliegender logischer Pegel bzw. Schaltwert beim Auftreten einer ansteigenden Taktimpuls-Flanke am Taktanschluß zum Ausgangsanschluß Q überstellt. Jedes der Flipflops 20 und 22 hat ferner einen Ausgangsanschluß Q1, der das logische Komplement zum Ausgangsanschluß Q erzeugt, und einen RUcksetzanschluß R, der in Abhängigkeit von einer logischen "0" bzw. einem Signal mit dem Schaltwert 0 oder mit "niedrigem" Pegel den Ausgangsanschluß Q auf eine logische "0" rücksetzt. Zur besseren Erläuterung wird bei den Flipflops 20 und 22 angenommen, daß für sie die Η-Zuordnung gilt, d.h.The relatively low maximum mean value of the output signal from the conventional phase / frequency detector, over which the invention is an improvement, must be fully understood in order for the meaning of the invention to be understood. Referring to Fig. 2, a conventional detector has a pair of flip-flops 20, 22, which are shown as D-type flip-flops for clarity of explanation. In the case of a D-type flip-flop, a logic level or switching value applied to the D terminal is transferred to the Q output terminal when a rising clock pulse edge occurs at the clock terminal. Each of the flip-flops 20 and 22 also has an output terminal Q 1 , which generates the logical complement to the output terminal Q, and a reset terminal R, which is dependent on a logic "0" or a signal with the switching value 0 or with a "low" level resets the output terminal Q to a logic "0". For a better explanation, it is assumed in the case of flip-flops 20 and 22 that the Η assignment applies to them, ie
daß einer logischen "1" eine "hohe" Spannung und eine logischen "0" eine "niedrige" Spannung entspricht.that a logic "1" corresponds to a "high" voltage and a logic "0" corresponds to a "low" voltage.
An die Q-Ausgänge der Flipflops 20 und 22 ist je ein zugehöriger Eingang eines NAND-Gliedes 24 angeschlossen, das an seinem Ausgang mit den Rücksetzanschlüssen R der zwei Flipflops 20 und 22 verbunden ist. Bei jedem der Flipflops 20 und 22 führt der D-Eingang eine logische "1", und an den beiden Taktanschlüssen liegt ein erstes veränderbares Signal oder Eingangssignal V bzw. ein zweites festes Signal oder Bezugssignal R an. Das Eingangssignal V kann F.. und das Eingangssignal R kann dem Signal Fp in Fig. 1 entsprechen; diese Zuordnung ist aber nicht zwingend. Ferner, wenngleich beide Signale V und R im allgemeinen digitale Signale oder Rechteckwellen mit veränderbaren und verschiedenen Frequenzen und Phasen sind, kann das Signal R ein Bezugs-An associated input of a NAND element 24 is connected to each of the Q outputs of the flip-flops 20 and 22, and its output is connected to the reset connections R of the two flip-flops 20 and 22. The D input of each of the flip-flops 20 and 22 carries a logic "1", and a first variable signal or input signal V or a second fixed signal or reference signal R is present at the two clock connections. The input signal V can F .. and the input signal R can correspond to the signal F p in FIG. 1; however, this assignment is not mandatory. Furthermore, although both signals V and R are generally digital signals or square waves with variable and different frequencies and phases, the signal R can be a reference
36H42836H428
signal mit fester Frequenz und fester Phase sein.signal with fixed frequency and fixed phase.
Die Flipflops 20 und 22 sind mit ihrem Q-Ausgang 26 bzw. 28 je an ein bei Bedarf vorgesehenes Filter 30 bzw. 32 angeschlossen, Die Ausgangssignale U und L von ihnen werden einer Summierschaltung 34 zugeführt, deren Ausgang in einer Integrierschaltung 36 in üblicher Weise gemittelt oder geglättet wird. Bei Anwendung der Detektorschaltung 12 in einer phasenstarren Schleife wird die Ausgangssignalintegrierung von dem bei phasenstarren Schleifen üblichen Filter, z.B. 14 in Fig. 1, vorgenommen .The Q outputs 26 and 28 of the flip-flops 20 and 22 are each connected to a filter 30 provided if required and 32, respectively. The output signals U and L of them are fed to a summing circuit 34, whose Output in an integrating circuit 36 is averaged or smoothed in the usual way. When using the detector circuit 12 in a phase-locked loop, the output signal integration becomes that of that in phase-locked Loops of conventional filters, e.g. 14 in Fig. 1, are carried out.
Grundsätzlich wird bei dem Detektor 12 der Q-Ausgang jedes Flipflops 20 bzw. 22 auf logisch "1" gesetzt,wenn an seinem Takteingang aufgrund des Eingangssignales V bzw. R ein positiver Übergang auftritt. Wenn jedoch beide Flipflops 20 und 22 gesetzt sind, gibt das NAND-Glied 24 an seinem Ausgang einen niedrigen oder "0"-Pegel an den RUcksetzanschluß R beider Flipflops 20 und 22 ab, was bewirkt, daß beide Q-Ausgänge auf den Schaltwert 0 rückgesetzt werden. Somit wird entweder das Flipflop 20 oder das Flipflop 22 gesetzt, und zwar abhängig davon, bei welchem der Eingangssignale V und R ein positiver Übergang zuerst auftritt. Beide Flipflops 20 und 22 werden rückgesetzt, wenn bei dem zweiten der beiden Eingangssignale V und R ein positiver Übergang bzw. eine positive Flanke auftritt. Die beiden Flipflops 20 und 22 erzeugen also Rechteckwellen mit Tast- Verhältnissen, die der Phasen- und Frequenzdifferenz zwischen den zwei Eingangssignalen V und R entsprechen. Eilt das Eingangssignal V dem Eingangssignal R vor, dominiert das Flipflop 20 und erzeugt eine Rechteckwelle, Flipflop 22 hingegen nicht. Eilt das Eingangssignal R vor, dominiert das Flipflop 22 und erzeugt eine Rechteckwelle, Flipflop 20 hingegen nicht.Basically, the detector 12 becomes the Q output each flip-flop 20 or 22 is set to logic "1" if at its clock input due to the input signal V or R a positive transition occurs. However, if both flip-flops 20 and 22 are set, the NAND gate is 24 at its output a low or "0" level to the reset terminal R of both flip-flops 20 and 22, which causes both Q outputs to be reset to switching value 0. So either the flip-flop 20 or the flip-flop 22 set, depending on which of the input signals V and R a positive transition occurs first. Both flip-flops 20 and 22 are reset when the second of the both input signals V and R a positive transition or a positive edge occurs. The two flip-flops 20 and 22 thus generate square waves with key Ratios that of the phase and frequency difference between the two input signals V and R correspond. If the input signal V leads the input signal R, dominates flip-flop 20 and generates a square wave, while flip-flop 22 does not. If the input signal R rushes before, the flip-flop 22 dominates and generates a square wave, while the flip-flop 20 does not.
Die Arbeitsweise des Detektors 12 und die Art seiner Beziehung zum erfindungsgemäß verbesserten Detektor werden im einzelnen anhand Fig. 3, die übliche, im Phasendetektor 12 erzeugte Wellenformen zeigt, und Fig. 4 erläutert, in welcher die Ausgangswellenform dargestellt ist.The operation of detector 12 and how it relates to the improved detector of the present invention are detailed with reference to Fig. 3, which shows common waveforms generated in the phase detector 12, and Fig. 4, in which the output waveform is shown is.
In Fig. 3(a) und 3(b) sind Eingangssignale V bzw. R dargestellt, die den Taktanschlüssen des Flipflops 20 bzw. 22 zugeführt werden. Diese zwei Eingangssignale haben verschiedene Frequenzen und können verschiedene Tastverhältnisse haben, wenngleich Tastverhältnisse nicht wichtig sind, weil jedes Flipflop 20 und 22 auf die Vorderflanke anspricht. In Fig. 3(c) und 3(d) sind die Wellenformen der Ausgangssignale auf den Leitungen 26 und 28 dargestellt.FIGS. 3 (a) and 3 (b) show input signals V and R, respectively, which are connected to the clock connections of the flip-flop 20 or 22 are supplied. These two input signals have different frequencies and can be different Have duty cycles, albeit duty cycles are not important because each flip-flop 20 and 22 is responsive to the leading edge. In Figs. 3 (c) and 3 (d) are the waveforms of the output signals on lines 26 and 28 are shown.
Es sei angenommen, daß beide Flipflops 20 und 22 zu Beginn durch den ersten positiven Übergang 38' des Eingangssignals V rUckgesetzt werden, wodurch die Q-Ausgänge beider Flipflops 20 und 22 den Schaltwert 0 führen (s. bei 40' und 42' in Fig. 3(c) und 3(d)). Der nächste positive Übergang 44' des Eingangssignals R (s. Fig. 3(b)) bewirkt, daß der Q-Ausgang des Flipflops auf den Schaltwert 1 gesetzt wird (s. bei 46' in Fig. 3(d)). Bei Auftreten des nächsten positiven Übergangs 48' des Eingangssignals V (s. Fig. 3(a)) beginnt der Q-Ausgang des Flipflops 20, sich auf den Schaltwert 1 zu setzen, und das NAND-Glied 24 spricht nahezu sofort an und setzt beide Flipflops 20 und 22 zurück, wobei der Q-Ausgang des Flipflops 22 auf den Schaltwert 0 rückgesetzt wird (s. bei 50' in Fig. 3(d)).It is assumed that both flip-flops 20 and 22 are initially triggered by the first positive transition 38 'of the input signal V are reset, whereby the Q outputs of both flip-flops 20 and 22 have the switching value 0 lead (see at 40 'and 42' in Fig. 3 (c) and 3 (d)). Of the next positive transition 44 'of the input signal R (s. Fig. 3 (b)) has the effect that the Q output of the flip-flop is set to the switching value 1 (see at 46 'in Fig. 3 (d)). When the next positive transition 48 'of the input signal V (see FIG. 3 (a)) occurs, the The Q output of the flip-flop 20 is set to the switching value 1, and the NAND gate 24 speaks almost immediately and resets both flip-flops 20 and 22, the Q output of flip-flop 22 being set to the switching value 0 is reset (see at 50 'in Fig. 3 (d)).
Dieser Zyklus von Ereignissen wiederholt sich beim Auftreten des positiven Übergangs 52' des Eingangssignals R und des positiven Übergangs 54' des Eingangssignals V ,This cycle of events is repeated when the positive transition 52 'of the input signal occurs R and the positive transition 54 'of the input signal V,
36H42836H428
und wird erneut wiederholt bei Auftreten der positiven Übergänge 56' und 58' der Eingangssignale R und V. Während dieser Zeitspanne erzeugt das Flipflop 22 wegen seiner "Dominanz" eine Rechteckwelle mit einem Tastverhältnis, das mit abnehmender Phasen/Frequenz-Differenz zwischen den zwei Eingangssignalen R und V kleiner wird; der Ausgang des anderen Flipflops 20 bleibt auf dem Schaltwert 0.and is repeated again when the positive transitions 56 'and 58' of the input signals R and V occur During this period of time, the flip-flop 22 generates a square wave with a duty cycle due to its "dominance" the smaller as the phase / frequency difference between the two input signals R and V decreases will; the output of the other flip-flop 20 remains at the switching value 0.
Nach Auftreten des positiven Übergangs 60' des Eingangssignals V ist jedoch die dem Taktanschluß des Flipflops 20 zugeführte Impulsfrequenz so, daß zwei Impulse mit positivem Übergang vorhanden sind, nämlich einer mit dem positiven Übergang bei 58' und der nächste Impuls mit dem positiven Übergang 60', bevor im Eingangssignal R der nächste Impuls mit einem positiven Übergang 62' auftritt. Die Wirkung des zweiten aufeinanderfolgenden Impulses bei 60' besteht darin, den Ausgang des Flipflops 20 nunmehr auf den Schaltwert 1 zu setzen, weil beide Flipflops 20 und 22 zuvor vor dem positiven Impulsübergang 60' rückgesetzt wurden. Danach wird durch den positiven Übergang 62' des Eingangssignals R der Q-Ausgang des Flipflops 20 rückgesetzt, und die Sequenz setzt sich fort mit freigegebenem Flipflop 20 und gesperrtem Flipflop 22 (s. Fig. 3(c) und 3(d)). Die Sequenz läuft schließlich erneut ab, wenn sich die Phasen- und Frequenzdifferenz zwischen den Eingangssignalen V und R ändert, wobei eines der Flipflops 20 und 22 ständig freigegeben ist und eine Rechteckwelle mit einem Tastverhältnis, das der Phasen/Frequenz-Differenz entspricht, erzeugt, und das andere Flipflop gesperrt ist. Welches der zwei Flipflops 20 und 22 in einem bestimmten Zeitpunkt freigegeben ist, hängt davon ab, welches der Eingangssignale V und R voreilt.After the occurrence of the positive transition 60 'of the input signal However, V is the pulse frequency applied to the clock terminal of flip-flop 20 such that two pulses with positive transition are present, namely one with the positive transition at 58 'and the next Pulse with the positive transition 60 'before the next pulse with a positive in the input signal R Transition 62 'occurs. The effect of the second consecutive pulse at 60 'is to to set the output of the flip-flop 20 now to the switching value 1, because both flip-flops 20 and 22 before the positive pulse transition 60 'were reset. Then the positive transition 62 'of the input signal R resets the Q output of the flip-flop 20, and the sequence continues with enabled flip-flop 20 and disabled flip-flop 22 (see Fig. 3 (c) and 3 (d)). The sequence eventually runs again when the phase and frequency difference between the input signals V and R changes, one of the flip-flops 20 and 22 is continuously enabled and a square wave with a duty cycle equal to that of the Phase / frequency difference is generated, and the other flip-flop is blocked. Which of the two flip-flops 20 and 22 is released at a given point in time depends on which of the input signals V and R is leading.
38U42838U428
Wie schon erwähnt, sind die Ausgangsleitungen 26 und 28 der Flipflops 20 und 22 über bei Bedarf vorgesehene Tiefpaßfilter 30 und 32 zu einer Differenzschaltung 34 geführt, deren Ausgang durch eine Integrierschaltung 36 gemittelt bzw. geglättet wird.As already mentioned, the output lines 26 and 28 of the flip-flops 20 and 22 are provided as required Low-pass filters 30 and 32 to a differential circuit 34 out, the output of which by an integrating circuit 36 is averaged or smoothed.
Das von der Integrierschaltung 36 geglättete Differenzsignal ist eine Sägezahnspannung (s. Fig. 3(e)), die durch Null geht, wenn, wie für den in Fig. 3(a) bis 3(d) dargestellten Bereich gezeigt, die "Dominanz" zwischen den Flipflops 20 und 22 wechselt, und die sich mit der Dauer einer vollständigen Phase/Frequenz-Periode (2^) (s. Fig. 4) wiederholt. Wenn sich zwei Eingangssignale V und R in einer positiven oder negativen Einzelperiode befinden, in der sie miteinander synchronisiert oder verrastet sind, befindet sich die Detektorkennung im sogenannten aktiven Bereich (s. Fig. 4). Liegen die zwei Eingangssignale V und R außerhalb des aktiven Bereiches, erzeugt der Phasendetektor 12 ein Sägezahnsignal mit einem maximalen Mittelwert (gestrichelte Linien in Fig. 4), dessen Größe dem halben Spitzenwert des Sägezahns entspricht und dessen Polarität davon abhängt, welches der beiden Signale voreilt.The difference signal smoothed by the integrating circuit 36 is a sawtooth voltage (see Fig. 3 (e)) which passes through zero when, as for that in Figs. 3 (a) through 3 (d), the "dominance" between flip-flops 20 and 22 alternates, and which with the duration of a complete phase / frequency period (2 ^) (see Fig. 4) repeated. When there are two input signals V and R are in a positive or negative single period in which they synchronize with each other or locked, the detector identifier is located in the so-called active area (see Fig. 4). Are the two input signals V and R outside the active area, the phase detector 12 generates a sawtooth signal with a maximum mean value (dashed Lines in Fig. 4), the size of which corresponds to half the peak value of the sawtooth and its polarity depends on which of the two signals is leading.
Fig. 5 zeigt den angestrebten typischen Verlauf des Ausgangs beim erfindungsgemäßen digitalen Phasen/Frequenz-Detektor im Gegensatz zu dem in Fig. 4 dargestellten Ausgang eines herkömmlichen Detektors. In Fig. 5 ist der Strompegel Null durch die Nullachse 100 definiert. Der Punkt 102 auf der Nullachse stellt den Punkt dar, bei dem das Eingangssignal V in der Phase mit dem Bezugssignal R übereinstimmt. Vom Punkt 102 nach rechts gehend eilt das Eingangssignals V dem Bezugssignal R vor, umgekehrt, nach links gehend, eilt das Eingangssignal V dem Bezugssignal R nach.Fig. 5 shows the desired typical course of the output in the digital phase / frequency detector according to the invention in contrast to the output of a conventional detector shown in FIG. In Fig. 5, the zero current level is defined by the zero axis 100. Point 102 on the zero axis represents the point in which the input signal V coincides in phase with the reference signal R. From point 102 to the right going the input signal V leads the reference signal R, conversely, going to the left, the input signal leads V according to the reference signal R.
Mit zunehmender Phasendifferenz zwischen dem Eingangssignal V und dem Bezugssignal R nimmt der Strom entsprechend der Steigung 104 zu und erreicht den normalen Ausgangspegel 106. An der Stelle 2 V des normalen Ausgangspegels 106 gibt es eine weiter unten näher beschriebene leichte Unstetigkeit; danach nimmt der Strom bis zur Stelle 4 & auf den Spitzenausgangswert 108 zu, der ungefähr das Doppelte des normalen Ausgangspegels 106 beträgt. Mit größer werdender Phasendifferenz über 4 it hinaus ergibt sich eine Unstetigkeit, welche bedeutet, daß der Strom vom Spitzenausgangspegel 108 auf den normalen Ausgangspegel 106 abfällt. Mit weiterer Zunahme der Phasendifferenz beginnt der Strom, erneut in Richtung auf den Spitzenausgangspegel 108 zuzunehmen.As the phase difference between the input signal V and the reference signal R increases, the current increases in accordance with the slope 104 and reaches the normal output level 106. At the point 2 V of the normal output level 106 there is a slight discontinuity, which is described in more detail below; thereafter the current increases up to point 4 & to the peak output value 108, which is approximately twice the normal output level 106. As the phase difference increases beyond 4 it , a discontinuity results, which means that the current falls from the peak output level 108 to the normal output level 106. As the phase difference increases further, the current begins to increase again towards the peak output level 108.
Dies wiederholt sich unbegrenzt alle 2 /? .This repeats itself indefinitely every 2 /? .
Die Unstetigkeiten an der Nullachse 100 gehen auf verschiedene Zeitverzögerungen in den Flipflops 20 und 22 zurück. Die Unstetigkeit am normalen Ausgangspegel 106 ist bedingt durch die Schwierigkeit, den Strompegel eines Flipflops 124 demjenigen des Flipflops 20 anzupassen. The discontinuities at the zero axis 100 are due to different time delays in the flip-flops 20 and 22 return. The discontinuity at the normal output level 106 is due to the difficulty of the current level of a flip-flop 124 to match that of the flip-flop 20.
Im umgekehrten Fall, wenn das Eingangssignal V dem Bezugssignal R nacheilt, arbeitet der digitale Phasen/ Frequenz-Detektor insoweit in herkömmlicher Weise, als der Strom in negativer Richtung zunimmt, bis der negative Spitzenausgangspegel 110 erreicht ist, an dem mit zunehmender Phasendifferenz eine Unstetigkeit entsteht, die bedeutet, daß der Strom wieder auf den Nullpegel 100 absinkt.In the opposite case, if the input signal V lags the reference signal R, the digital phase / Frequency detector in a conventional manner, as the current increases in the negative direction until the negative peak output level 110 is reached at which with As the phase difference increases, a discontinuity occurs, which means that the current returns to the zero level 100 drops.
Weil die elektronischen Bauelemente im Detektor nicht in idealer Weise arbeiten, ergeben sich bestimmte Un-Stetigkeiten und Störungen, die beim normalen Ausgangspegel 106 und beim Nullpegel 100 auftreten. Um ein Ar-Because the electronic components in the detector do not work in an ideal way, certain discontinuities arise and disturbances occurring at the normal output level 106 and at the zero level 100. To an ar-
36U42*36U42 *
beiten an dem einen oder anderen dieser beiden Punkte zu vermeiden, ist es wünschenswert, den Arbeitspunkt des Detektors von diesen beiden Punkten wegzurücken. Bei der bevorzugten Ausführungsform ist der ArbeitspunktH2 so gewählt, daß er in der Mitte zwischen dem positiven Spitzenausgangspegel 108 und dem negativen Spitzenausgangspegel 110 liegt.To avoid working on one or the other of these two points, it is desirable to use the operating point of the detector away from these two points. In the preferred embodiment, the operating point is H2 chosen to be midway between the positive peak output level 108 and the negative Peak output level 110 is.
Mit dem bei der bevorzugten Ausführungsform gewählten Arbeitspunkt erhält man sowohl bei voreilender als auch bei nacheilender Phasenlage jeweils den größtmöglichen Arbeitsbereich des Phasen/Frequenz-Detektors. Ein weiterer Vorteil besteht darin, daß durch Festlegung des Arbeitspunktes möglichst weit weg von den Unstetigkeiten, in diesem Falle in die Mitte zwischen ihnen, die prozentuale Verzerrung im Verhältnis zu einer ziemlich großen Phasenabweichung klein wird.With the one chosen in the preferred embodiment The maximum possible operating point is obtained for both a leading and a lagging phase position Working range of the phase / frequency detector. Another The advantage is that by defining the operating point as far away as possible from the discontinuities, in this case in the middle between them, the percentage distortion in proportion to a pretty large phase deviation becomes small.
Die in Fig. 7 dargestellten Flipflops 20 und 22 sind normalerweise Teil eines herkömmlichen Phasen/Frequenz-Detektors. Das Eingangssignal V wird ferner dem Takteingang des als D-Typ ausgebildeten Flipflops 124 zugeführt, dessen Rücksetzeingang mit dem Voreinstel1 eingang des Flipflops 20 verbunden ist. (Es wurde bisher nicht erwähnt, daß Flipflops des D-Typs üblicherweise mit Voreinstel!eingängen P ausgestattet sind.) Das Eingangssignal V wird ferner einem Flipflop 126 des D-Typs zugeführt, das an seinem Q'-Ausgang mit dem Voreinstelleingang des Flipflops 20 und dem Rücksetzeingang des Flipflops 124 verbunden ist.The flip-flops 20 and 22 shown in Fig. 7 are usually part of a conventional phase / frequency detector. The input signal V is also fed to the clock input of the D-type flip-flop 124, its reset input with the preset1 input of the flip-flop 20 is connected. (It has not been mentioned before that D-type flip-flops are commonly are equipped with preset inputs P.) The input signal V is also a flip-flop 126 of the D-type fed to the preset input at its Q 'output of flip-flop 20 and the reset input of flip-flop 124 is connected.
Das Flipflop 124 ist an seinem Q-Ausgang mit dem D-Eingang des Flipflops 126 und dem Takteingang eines monostabilen Multivibrators 128 verbunden. Der Q'-Ausgang des Flipflops 124 gelangt an ein ODER-Glied 130 mit negativem Eingang, dessen Ausgang an eine Impulsdeh-The Q output of the flip-flop 124 is connected to the D input of the flip-flop 126 and the clock input of a monostable Multivibrators 128 connected. The Q 'output of the flip-flop 124 arrives at an OR gate 130 negative input, the output of which is connected to a pulse
nungsschaltung 132 angeschlossen ist, welche aus einem Widerstand 134, der mit dem D-Eingang des Flipflops verbunden ist, und einem den Widerstand 134 mit Masse 138 verbindenden Kondensator 136 zusammengesetzt ist.voltage circuit 132 is connected, which consists of a Resistor 134, which is connected to the D input of the flip-flop, and a resistor 134 to ground 138 connecting capacitor 136 is composed.
Das Flipflop 20 ist an seinem Q-Ausgang mit einem UND-Glied 140 verbunden, dessen Ausgangssignal dem Eingang eines NOR-Glied 142 zugeführt wird. An den anderen Eingang des UND-Gliedes 140 ist der Q-Ausgang des Flipflops 22 angeschlossen. Das NOR-Glied 142 ist an seinem zweiten Eingang mit dem Q-Ausgang des Multivibrators 128 verbunden und gibt sein Ausgangssignal an die Rücksetzeingänge der Flipflops 20 und 22 ab. Der Q-Ausgang des Flipflops 20 ist ferner mit der Summierschaltung 34 und über diese mit dem Integrator 36 verbunden. Die Summierschaltung 34 summiert ferner Signale von den Q-Ausgängen der Flipflops 22 und 124.The Q output of the flip-flop 20 is connected to an AND gate 140, the output signal of which is the input a NOR gate 142 is supplied. The Q output of the flip-flop is connected to the other input of the AND gate 140 22 connected. The NOR gate 142 is at its second input to the Q output of the multivibrator 128 and sends its output signal to the reset inputs the flip-flops 20 and 22 off. The Q output of flip-flop 20 is also connected to summing circuit 34 and connected via this to the integrator 36. The summing circuit 34 also sums signals from the Q outputs of flip-flops 22 and 124.
Das Flipflop 126 ist an seinem Q-Ausgang mit einer Rücksetz-Schwel1en-Schaltung 144 verbunden, die aus einem Kondensator 146 besteht, der an den Rücksetzeingang des Flipflops 126 und über einen Widerstand 148 an den Q-Ausgang des Flipflops 22 angeschlossen ist.The flip-flop 126 is connected at its Q output to a reset threshold circuit 144, which consists of a capacitor 146, which is connected to the reset input of the flip-flop 126 and via a resistor 148 the Q output of the flip-flop 22 is connected.
Unter Bezugnahme auf Fig. 6 und 7 wird die Arbeitsweise des erfindungsgemäßen Detektors anhand einer Zeitbereich-Darstellung erläutert. Weil bei dem Detektor, wenn die Eingangsfrequenz V gegenüber der Bezugsfrequenz R um weniger als 2^ voreilt, die Arbeitsweise nahezu gleich ist mit der des herkömmlichen Detektors, konzentriert sich die nachfolgende Beschreibung auf den Bereich, in dem sich die Phasendifferenz dem Wert 2 It nähert.With reference to FIGS. 6 and 7, the mode of operation of the detector according to the invention is explained on the basis of a time domain representation. Since the detector operates almost the same as that of the conventional detector when the input frequency V leads the reference frequency R by less than 2 ^, the following description will focus on the area in which the phase difference approaches 2 It .
Mit der Annäherung der Differenz an den Betrag 2 » nähert sich das Tastverhältnis des durch den Impuls 114As the difference approaches the amount 2 » , the pulse duty factor of the pulse 114 approaches
36U42836U428
dargestellten Q-Ausgangs des Flipflops 120 dem Wert 100% (volle Breite), wogegen sich der Q'-Ausgang dem Wert 0% (Breite null) nähert. Dies bewirkt, daß der Ausgang des ODER-Gliedes 130 über die Impulsdehnungsschaltung 132 den D-Eingang des Flipflops 124 auf dem Pegel bzw. dem Schaltwert 1 hält, bis die nächste Vorderflanke des Eingangssignals V eine Zustandsänderung des Flipflops 124 hervorruft. Wenn das Flipflop 124 seinen Zustand ändert, nimmt der Q-Ausgang den Schaltwert 1 an. Zur gleichen Zeit nimmt der Q'-Ausgang des Flipflops 124 den Schaltwert 0 an, was bewirkt, daß das ODER-Glied 130 den Schaltwert 1 beibehält und den D-Eingang des Flipflops 124 auf dem Schaltwert 1 hält.The illustrated Q output of the flip-flop 120 has the value 100% (full width), whereas the Q 'output approaches the value 0% (width zero). This has the effect that the output of the OR gate 130 via the pulse stretching circuit 132 holds the D input of the flip-flop 124 at the level or the switching value 1 until the next leading edge of the input signal V causes the state of the flip-flop 124 to change. When the flip-flop 124 changes its state, the Q output assumes the switching value 1. At the same time, the Q 'output of the flip-flop 124 assumes the switching value 0, which causes the OR gate 130 to maintain the switching value 1 and the D input of the flip-flop 124 to the switching value 1.
Somit wird am Punkt Iff der Q-Ausgang des Flipflops der Summierschaltung 34 zugeführt und in ihr mit dem Q-Ausgang des Flipflops 20 summiert.Thus, at point Iff, the Q output of the flip-flop is fed to the summing circuit 34 and is summed in it with the Q output of the flip-flop 20.
Zur gleichen Zeit wird der Q-Ausgang des Flipflops 124 dem Takteingang des Multivibrators 128 zugeführt. Der Kippvorgang des Flipflops 124 ruft die Zustandsänderung des Multivibrators 128 hervor, um einen Ausgangsimpuls zu erzeugen, der mittels des NOR-Gliedes 142 die Flipflops 20 und 22 zurücksetzt. At the same time, the Q output of flip-flop 124 is fed to the clock input of multivibrator 128. Of the The tilting process of the flip-flop 124 causes the change in state of the multivibrator 128 by an output pulse to generate, which resets the flip-flops 20 and 22 by means of the NOR gate 142.
Wenn das Flipflop 20 zurückgesetzt wird, nimmt der Q-Ausgang den Schaltwert 0 an; es gibt somit kein verwertbares Signal an die Summierschaltung 34 ab. Wenn die Phasendifferenz über 2 ff ansteigt, vergrößert sich die Impulsbreite des Q-Ausgangs vom Flipflop 20 und wird dem normalen Ausgangssignal vom Q-Ausgang des Flipflops 124 hinzuaddiert.When the flip-flop 20 is reset, the Q output assumes the switching value 0; it therefore sends no usable signal to the summing circuit 34. As the phase difference increases above 2 ff , the pulse width of the Q output from flip-flop 20 increases and is added to the normal output from the Q output of flip-flop 124.
Bei Ansteigen der Phasendifferenz von 2 ff auf 4 fi* und darüber bleibt der Ausgang des Flipflops 124 auf dem Schaltwert 1, mit der Folge, daß das Flipflop 20 derWhen the phase difference increases from 2 ff to 4 fi * and above, the output of the flip-flop 124 remains at the switching value 1, with the result that the flip-flop 20 of the
A^ 36U428 A ^ 36U428
Wirkung des erfindungsgemäßen Detektors diejenige eines herkömmlichen Detektors deutlich überlagert.Effect of the detector according to the invention that of a conventional detector clearly superimposed.
Im Vorstehenden wurden die Verhältnisse beschrieben, wenn das Eingangssignal V gegenüber dem Bezugssignal R ständig zunimmt. Wenn dagegen die Phasendifferenz abnimmt, wodurch sich das Eingangssignal V dem Bezugssignal R stärker nähert, ist die Arbeitsweise etwas verschieden. Wenn sich die Phasendifferenz von einem Betrag größer als ItY zu einem Betrag kleiner als 2 ff hin verändert (s. Fig. 5), geht das Tastverhältnis der Impulse vom Q-Ausgang des Flipflops 20 auf null Prozent zurück und das Tastverhältnis der Impulse vom Q-Ausgang des Flipflops 22 nimmt zu. Wenn eine durch den Kondensator 146 festgelegte vorbestimmte Impulsbreite (Tastverhältnis) erreicht ist, wird das Rücksetzsignal zum Flipflop 126 so weitgehend beseitigt, daß das Eingangssignal V am Takteingang des Flipflops 126 bewirken kann, daß der Q-Ausgang des Flipflops 126 den Schaltwert 1 annimmt.In the above, the relationships have been described when the input signal V with respect to the reference signal R increases continuously. On the other hand, when the phase difference decreases, whereby the input signal V approaches the reference signal R more closely, the operation is somewhat different. If the phase difference changes from an amount greater than ItY to an amount less than 2 ff (see Fig. 5), the duty cycle of the pulses from the Q output of the flip-flop 20 goes back to zero percent and the duty cycle of the pulses from the Q. -Output of flip-flop 22 increases. When a predetermined pulse width (duty cycle) determined by the capacitor 146 is reached, the reset signal to the flip-flop 126 is so largely eliminated that the input signal V at the clock input of the flip-flop 126 can cause the Q output of the flip-flop 126 to assume the switching value 1.
Wenn der Q-Ausgang des Flipflops 126 den Schaltwert 1 führt, nimmt der Q'-Ausgang den Schaltwert 0 an, was bewirkt, daß das Flipflop 124 rückgesetzt und das Flipflop 20 voreingestellt wird. Durch das Rücksetzen des Flipflops 124 nimmt sein Q-Ausgang den Schaltwert 0 an, und der Q-Ausgang des Flipflops 20 nimmt den Schaltwert 1 an. In der Zwischenzeit, nachdem die RC-Zeitkonstante der Rücksetz-Schwellen-Schaltung 144 abgelaufen ist, ändert das Flipflop 126 erneut seinen Zustand, wodurch der Q-Ausgang den Schaltwert 0 annimmt. Danach arbeitet der Phasen/Frequenz-Detektor 12 in der gleichen Weise wie der herkömmliche Detektor.When the Q output of flip-flop 126 has the switching value 1 leads, the Q 'output assumes the switching value 0, which causes the flip-flop 124 to reset and the flip-flop 20 is preset. By resetting the flip-flop 124, its Q output assumes the switching value 0, and the Q output of flip-flop 20 assumes the switching value 1. Meanwhile, after the rc time constant of the reset threshold circuit 144 has expired, the flip-flop 126 changes its state again, whereby the Q output assumes the switching value 0. Thereafter, the phase / frequency detector 12 operates in the same way like the conventional detector.
Die vorstehende Beschreibung betrifft nur die bevorzugte Ausführungsform. Es besteht jedoch die Möglichkeit,The above description is only of the preferred embodiment. However, there is the possibility
- ve -- ve -
weitere Flipflops in Kaskadenschaltung hinzuzufügen, um durch Duplizieren der über dem Nullpegel 100 bestehenden Charakteristik in gleicher Weise in der negativen Richtung eine Bereichserweiterung zu erzielen. Eine weitere Vergrößerung des Bereiches läßt sich erreichen, wenn durch ein dem vorstehend beschriebenen Vorgehen ähnliches Vorgehen bei Bedarf zusätzliche Stufen hinzugefügt werden.add more flip-flops in cascade to by duplicating the characteristic existing above zero level 100 in the same way in the negative Direction to achieve a range expansion. One further enlargement of the area can be achieved by following the procedure described above similar procedure, additional stages can be added if necessary.
- Leerseite -- blank page -
Claims (1)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US72798085A | 1985-04-29 | 1985-04-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3614428A1 true DE3614428A1 (en) | 1986-10-30 |
Family
ID=24924913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19863614428 Withdrawn DE3614428A1 (en) | 1985-04-29 | 1986-04-29 | DIGITAL PHASE / FREQUENCY DETECTOR CIRCUIT |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS61288515A (en) |
| CN (1) | CN1007182B (en) |
| DE (1) | DE3614428A1 (en) |
| FR (1) | FR2587498A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3906094A1 (en) * | 1988-03-01 | 1989-09-14 | Fluke Mfg Co John | DIGITAL PHASE / FREQUENCY DETECTOR CIRCUIT |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4959617A (en) * | 1989-05-30 | 1990-09-25 | Motorola, Inc. | Dual state phase detector having frequency steering capability |
| CN104391175A (en) * | 2014-12-19 | 2015-03-04 | 成都天奥电子股份有限公司 | Frequency measurement system capable of realizing wide frequency range disclosure and phase information keeping as well as frequency measurement method thereof |
| CN105092968A (en) * | 2015-08-20 | 2015-11-25 | 无锡中微腾芯电子有限公司 | Test method for realizing chip frequency measurement |
| CN105116217A (en) * | 2015-09-02 | 2015-12-02 | 盐城工学院 | Single-chip microcomputer-based weak signal frequency and phase automatic detection system and detection method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3115057C2 (en) * | 1981-04-14 | 1984-03-29 | Siemens AG, 1000 Berlin und 8000 München | Phase locked loop with a digital phase discriminator |
| JPS6130814A (en) * | 1984-07-10 | 1986-02-13 | ジヨン・フリユ−ク・マニフアクチヤリング．カムパニ−，インコ−ポレ−テツド | Digital phase detector |
-
1986
- 1986-03-12 CN CN 86101722 patent/CN1007182B/en not_active Expired
- 1986-04-28 JP JP61099267A patent/JPS61288515A/en active Pending
- 1986-04-29 DE DE19863614428 patent/DE3614428A1/en not_active Withdrawn
- 1986-04-29 FR FR8606210A patent/FR2587498A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3906094A1 (en) * | 1988-03-01 | 1989-09-14 | Fluke Mfg Co John | DIGITAL PHASE / FREQUENCY DETECTOR CIRCUIT |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2587498A1 (en) | 1987-03-20 |
| JPS61288515A (en) | 1986-12-18 |
| CN1007182B (en) | 1990-03-14 |
| CN86101722A (en) | 1986-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE60036426T2 (en) | Direct digital frequency synthesis that enables troubleshooting | |
| DE3200491C2 (en) | ||
| DE3785966T2 (en) | Digital, phase-locked clock recovery loop. | |
| DE3232155C2 (en) | Circuit arrangement for regulating the phase difference between an input signal and an output signal | |
| DE69113091T2 (en) | Linearized tri-state phase detector. | |
| DE2541163C2 (en) | Arrangement for determining the phase difference | |
| DE69202531T2 (en) | Phase locked loop. | |
| DE69106159T2 (en) | Phase control circuit and resulting frequency multiplier. | |
| DE69027574T2 (en) | Method and device for clock recovery and data synchronization of random NRZ data | |
| EP0044493B1 (en) | Frequency/phase locked loop and its use as part of a television or colour-television circuit | |
| EP0588112B1 (en) | Device for clock recovery | |
| DE2744432A1 (en) | PHASE OR FREQUENCY CONTROL CIRCUIT IN THE FEEDBACK CIRCUIT OF THE OSCILLATOR OF A TELEVISION CHANNEL SELECTOR OR THE LIKE. | |
| DE2527971B2 (en) | CIRCUIT ARRANGEMENT FOR A PHASE RIGID LOOP | |
| DE69300291T2 (en) | Frequency control loop. | |
| DE3850075T2 (en) | Frequency or phase modulation. | |
| DE3210048A1 (en) | IMPULSE DELAY COMPENSATION FOR FREQUENCY SYNTHETIZERS | |
| DE3906094C2 (en) | Digital phase / frequency detector circuit | |
| DE3240731A1 (en) | PHASE CONTROL CIRCUIT AND MILLER DECODER USING THIS | |
| DE2119091A1 (en) | Voltage controlled clock generator | |
| DE2646147B2 (en) | Digital phase comparison arrangement | |
| DE3523787A1 (en) | DIGITAL PHASE / FREQUENCY DETECTOR | |
| DE3614428A1 (en) | DIGITAL PHASE / FREQUENCY DETECTOR CIRCUIT | |
| DE3031342A1 (en) | BROADBAND DIGITAL DISCRIMINATOR | |
| DE68927440T2 (en) | SCAN PHASE DETECTOR FOR USE IN A PHASE CONTROL LOOP | |
| DE69202304T2 (en) | Phase locked loop with an energy-maintaining controlled charge pump for fast channel switching. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8128 | New person/name/address of the agent |
Representative=s name: LIECK, H., DIPL.-ING., PAT.-ANW., 8000 MUENCHEN |
|
| 8130 | Withdrawal |