DE3516952A1

DE3516952A1 - Device for dividing a clock frequency in accordance with a predetermined dividing factor

Info

Publication number: DE3516952A1
Application number: DE19853516952
Authority: DE
Inventors: Ulf Dr.-Ing. 2000 Wedel Claussen; Georg Dipl.-Ing. 8520 Erlangen Heinle
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1985-05-10
Filing date: 1985-05-10
Publication date: 1986-11-13

Abstract

A dividing factor (10011, 110), which can be predetermined in each case in the form of a fixed-point binary number, controls a comparison device (VG) via its positions following the point (110), in such a manner that a frequency stepping-down in accordance with the two natural dividing factors (10011 and, respectively, 10100) adjoining the predeterminable dividing factor occurs cyclically with the shortest possible duration of a period. <IMAGE>

Description

Einrichtung zum Teilen einer TaktfrequenzDevice for dividing a clock frequency

gemäß einem vorgegebenen Teilungsfaktor Die Erfindung bezieht sich auf eine Einrichtung zum abwechselnden Teilen einer Taktfrequenz gemäß zweier an einen vorgegebenen Teilungsfaktor angrenzenden natürlichen Zahlen, wobei der Wechsel durch n binäre Nachkommastellen des Teilungsfaktors bestimmt ist, unter Verwendung eines in seinem Zählzyklus jeweils durch die beiden natürlichen Zahlen einstellbaren ersten Zählers.according to a predetermined division factor The invention relates to a device for alternately dividing a clock frequency according to two a given division factor adjacent natural numbers, the change is determined by n binary digits after the decimal point of the division factor using one adjustable in its counting cycle by means of the two natural numbers first counter.

Aus "Elektronische Bausteinsysteme SIMATIC" Band 1, 1974, Bild 4.38 ist die Verwendung eines Zählers zum Teilen einer Taktfrequenz gemäß einem Teilungsfaktor, der einer natürlichen Zahl entspricht, bekannt. Sofern als Teilungsfaktor eine beliebige positive Zahl vorgesehen ist, kann ein solches Teilungsverhältnis durch abwechselndes Teilen gemäß den beiden jeweils angrenzenden natürlichen Zahlen erreicht werden.From "Electronic Building Block Systems SIMATIC" Volume 1, 1974, Figure 4.38 is the use of a counter to divide a clock frequency according to a division factor, which corresponds to a natural number is known. Provided that the division factor is any If a positive number is provided, such a division ratio can be achieved by alternating Divide according to the two adjacent natural numbers can be achieved.

Aufgabe der Erfindung ist es, eine Einrichtung der eingangs genannten Art so auszubilden, daß der Wechsel der natürlichen Teilungsfaktoren selbsttätig durch n binäre Nachkommastellen des jeweiligen Teilungsfaktors bestimmt wird.The object of the invention is to provide a device of the type mentioned at the beginning Art to be trained in such a way that the natural division factors change automatically is determined by n binary decimal places of the respective division factor.

Diese Aufgabe wird gemäß einem dynamischen Verfahren dadurch gelöst, daß durch den Ausgangs takt des ersten Zählers ein zweiter Zähler zyklisch fortschaltbar ist, daß der zweite Zähler als Dualzähler mit einer Anzahl von n Dualstellen ausgebildet ist, daß eine Vergleichseinrichtung zum Vergleichen des Zählerstandes des zweiten Zählers mit den jeweiligen Nachkommastellen vorgesehen ist und daß stets dann, wenn eine k-te Stelle der gespiegelten Nachkommazahl ein Signal logisch 1 führt und in einer k-ten Stelle des Zählerstandes des zweiten Zählers ein Signalwechsel von logisch "0" auf logisch "1" erfolgt, ein Steuersignal von der Vergleichseinrichtung auslösbar ist, das den ersten Zähler jeweils für dessen nächsten Zyklus auf die größere der beiden natürlichen Zahlen einstellt.According to a dynamic method, this object is achieved by that a second counter can be incremented cyclically by the output clock of the first counter is that the second counter is a dual counter with a number of n Dual digits is designed that a comparison device for comparing the Counter reading of the second counter provided with the respective decimal places is and that whenever a kth place of the reflected decimal number is a The signal is logical 1 and in a k-th digit of the count of the second counter a signal change from logic "0" to logic "1" takes place, a control signal from the comparison device can be triggered that the first counter in each case for its sets the next cycle to the larger of the two natural numbers.

Gemäß einem statischen Verfahren wird diese Aufgabe dadurch gelöst, daß durch den Ausgangstakt des ersten Zählers ein zweiter Zähler zyklisch fortschaltbar ist, daß der zweite Zähler als Dualzähler mit einer Anzahl von n Dualstellen ausgebildet ist, daß eine Vergleichseinrichtung zum Vergleich des Zählerstandes des zweiten Zählers mit den jeweiligen Nachkommastellen vorgesehen ist und daß stets dann, wenn eine k-te Stelle der Nachkommazahl ein Signal logisch 1 führt und eine k-te Stelle des gespiegelten Zählerstandes des zweiten Zählers, wobei alle nicht führenden Signale logisch "1" in Signale logisch "0" gewandelt sind, ebenfalls ein Signal logisch "1" führt, ein Steuersignal von der Vergleichseinrichtung auslösbar ist, das den ersten Zähler jeweils für dessen nächsten Zyklus auf die größere der beiden natürlichen Zahlen einstellt.According to a static method, this object is achieved by that a second counter can be incremented cyclically by the output clock of the first counter is that the second counter is designed as a dual counter with a number of n binary digits is that a comparison device for comparing the count of the second Counter is provided with the respective decimal places and that whenever a kth place of the decimal number carries a signal of logic 1 and a kth place the mirrored count of the second counter, with all non-leading signals logic "1" are converted into signals logic "0", also a signal logic "1" leads, a control signal from the comparison device can be triggered, which the first counter for its next cycle to the larger of the two natural ones Numbers sets.

Für beide erfindungsgemäße Einrichtungen ist dabei sichergestellt, daß die Periodendauer der Unsymmetrie, wie diese durch die Umtastung unumgänglich ist, den kleinstmöglichen Wert erreicht.For both devices according to the invention it is ensured that that the period of the asymmetry, like this one by the keying, is inevitable is reached the smallest possible value.

Beim statischen Verfahren sind vorteilhafte Ausbildungen der Erfindung dadurch gekennzeichnet, daß für die Spiegelung des Zählerstandes und die Unterdrückung aller nicht führenden Signale logisch 1 ein vom Zählerstand des zweiten Zählers adressierbarer Speicher vorgesehen ist oder daß statt dessen eine logische Verknüpfungsschaltung vorgesehen ist. Speicher- bzw. Verknüpfungsschaltung werden je nach Anzahl der Nachkommastellen gewählt, so daß eine Kostenoptimierung der gesamten Einrichtung erfolgt.In the static method, advantageous embodiments of the invention are characterized in that for the mirroring of the count and the suppression all non-leading signals logical 1 on from the count of the second counter addressable memory is provided or that instead one logical combination circuit is provided. Memory or logic circuit are chosen depending on the number of decimal places, so that a cost optimization the entire facility.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher erläutert.Embodiments of the invention are shown in the drawing and are explained in more detail below.

Dabei zeigen: Fig. 1 eine dynamisch arbeitende Einrichtung und Fig 2 und 3 Einrichtungen nach einem statischen Verfahren.The figures show: FIG. 1 a dynamically operating device and FIG 2 and 3 devices according to a static method.

In der Darstellung gemäß Fig. 1 ist ein Taktgeber TG gezeigt, der eine Folge von Rechteckimpulsen liefert. Das Ausgangssignal des Taktgebers TG wird über einen ersten Zähler Z1 an eine Verarbeitungseinrichtung VE geleitet.In the illustration according to FIG. 1, a clock generator TG is shown which delivers a sequence of square-wave pulses. The output signal of the clock generator TG is passed via a first counter Z1 to a processing device VE.

Mit Hilfe des Zählers Z1 erfolgt dabei eine Frequenzteilung, indem der Zähler Z1 über einen Voreinstelleingang ZI jeweils auf einen Teilungsfaktor eingestellt wird, der einer natürlichen Zahl entspricht, und indem durch die Signale des Taktgebers TG der Zähler Z1 zyklisch rückwärts gezählt wird. Stets dann, wenn der Zählerstand "0" erreicht ist, wird am Ausgang ZO des Zählers Z1 ein Signal logisch 1 ausgegeben.With the help of the counter Z1 a frequency division takes place by the counter Z1 via a presetting input ZI each to a division factor which corresponds to a natural number and by passing through the signals of the clock generator TG the counter Z1 is counted down cyclically. Always when the counter reading "0" is reached, a signal is logical at the output ZO of the counter Z1 1 issued.

Das Einstellen des Zählers Z1 auf die am Voreinstelleingang ZI anliegende natürliche Zahl wird im folgenden noch im einzelnen beschrieben.Setting the counter Z1 to the value present at the preset input ZI natural number is described in detail below.

Wie eingangs geschildert, erfolgt stets ein Wechsel zwischen aufeinanderfolgenden natürlichen Zahlen, wobei der Rhythmus dieses Wechsels durch einen jeweils vorgegebenen Teilungsfaktor bestimmt wird, der eine beliebige positive Zahl annehmen kann. Dieser Teilungsfaktor wird in Form einer Festkommadualzahl einem Geber G eingeprägt. Im Ausführungsbeispiel ist als Festkommadualzahl die Dualzahl 10011, 110 gewählt, die der Dezimalzahl 19, 75 entspricht.As described above, there is always a change between successive ones natural numbers, the rhythm of this change being given by a respective one Division factor is determined, which can take any positive number. This division factor is impressed on an encoder G in the form of a fixed-point number. In the exemplary embodiment if the binary number 10011, 110 is selected as the fixed-point dual number, that of the decimal number 19, 75 corresponds.

Die Festkommadualzahl 10011, 110 wird einem Umsetzer U1 zugeführt und dort in ihren Vorkomma-und Nachkommaanteil aufgespalten. Der Vorkommaanteil, in diesem Fall die Dualzahl 10011, die der Dezimalzahl 19 entspricht, gelangt an den Eingang eines Addierers A, die Nachkommazahl, d. h.The fixed-point dual number 10011, 110 is fed to a converter U1 and split there into their part before and after the decimal point. The part before the decimal point, in this case the binary number 10011, which corresponds to the decimal number 19, arrives the input of an adder A, the number after the decimal point, d. H.

die Dualzahl 110, die der Dezimalzahl 0,75 entspricht, gelangt an einen Umsetzer U2 einer gestrichelt dargestellten Vergleichseinrichtung VG.the binary number 110, which corresponds to the decimal number 0.75, arrives a converter U2 of a comparison device VG shown in dashed lines.

Mit Hilfe des Umsetzers U2 wird die Nachkommazahl gespiegelt und gelangt als Dualzahl 011 an den ersten Eingang eines Vergleichers V. Der zweite Eingang des Vergleichers V ist an einen Zähler Z2 angeschlossen, der als Vorwärtszähler ausgebildet ist und vom Ausgangssignal des ersten Zählers Z1 zyklisch fortgeschaltet wird. Der zweite Zähler Z2 weist ausgangsseitig eine Anzahl von Binärstellen auf, die der Anzahl von Nachkommastellen des vorgegebenen Teilungsfaktors entspricht. Im Ausführungsbeispiel zählt der Zähler Z2 daher zyklisch von der Dualzahl 000 zur Dualzahl 111.With the help of the converter U2, the decimal number is mirrored and reached as a binary number 011 to the first input of a comparator V. The second input of the comparator V is connected to a counter Z2, which acts as an up counter is formed and is incremented cyclically by the output signal of the first counter Z1 will. The second counter Z2 has a number of binary digits on the output side, which corresponds to the number of decimal places of the specified division factor. In the exemplary embodiment, the counter Z2 therefore counts cyclically from the binary number 000 Binary number 111.

Der Vergleicher V vergleicht jeweils den Zählerstand des zweiten Zählers Z2 mit den jeweiligen vom Umsetzer U2 gespiegelten Nachkommastellen des vorgegebenen Teilungsfaktors. Stets dann, wenn eine k-te Stelle der gespiegelten Nachkommazahl ein Signal logisch "1" führt und in einer k-ten Stelle des Zählerstandes des zweiten Zählers Z2 ein Signalwechsel von logisch "0" auf logisch "1" erfolgt, wird vom Vergleicher V und damit der Vergleichseinrichtung VG ein Steuersignal ausgelöst, das der Dualzahl 1 entspricht. Dieses Steuersignal wird dem Addierer A zugeleitet. Damit ergibt sich am Ausgang des Addierers A bei Zuführung des Steuersignals die Dualzahl 10100, die der Dezimalzahl 20 entspricht, während anderenfalls die Dualzahl 10011 vorliegt, die der Dezimalzahl 19 entspricht.The comparator V compares the count of the second counter Z2 with the respective decimal places mirrored by the converter U2 of the specified Division factor. Always if there is a kth place of the mirrored decimal number a signal carries a logic "1" and in a k-th digit of the count of the second Counter Z2 a signal change from logic "0" to logic "1" takes place, the comparator V and thus the comparison device VG triggered a control signal that of the binary number 1 is equivalent to. This control signal is fed to the adder A. This results in the output of the adder A when the control signal is supplied Dual number 10100, which corresponds to the decimal number 20, otherwise the binary number 10011 is present, which corresponds to the decimal number 19.

Die Einrichtung bewirkt damit stets für drei jeweils aufeinanderfolgende Zyklen des ersten Zählers Z1 den natürlichen Teilungsfaktor 10100, der der Dezimalzahl 20 entspricht, daraufhin wird auf den angrenzenden natürlichen Teilungsfaktor 10011 geschaltet, der der Dezimalzahl 19 entspricht, worauf sich dieser Vorgang jeweils wiederholt. Im Durchschnitt wird das Ausgangssignal des Taktgebers TG damit um einen Faktor 10011, 110, der der Dezimalzahl 19, 75 entspricht, geteilt.The facility thus always works for three consecutive ones Cycles of the first counter Z1 the natural division factor 10100, that of the decimal number 20, then the adjacent natural division factor is 10011 switched, which corresponds to the decimal number 19, whereupon this process in each case repeated. On average, the output signal of the clock TG is thus one Factor 10011, 110, which corresponds to the decimal number 19, 75, divided.

Bei der Einrichtung gemäß Fig. 1 ist es erforderlich, daß die Vergleichseinrichtung VG Signalzustandswechsel des Zählerstandes des zweiten Zählers Z2 auswertet, wodurch das der Einrichtung zugrundeliegende Verfahren dynamisch arbeitet. Aus Gründen der Störsicherheit ist es häufig zweckmäßig, an Stelle eines dynamischen Verfahrens ein statisches Verfahren zu wählen. Eine Vergleichseinrichtung, die gemäß einem solchen statischen Verfahren wirkt und die an die Stelle der Vergleichseinrichtung VG gemäß Fig. 1 treten kann, ist in der Darstellung gemäß Fig. 2 gezeigt.In the device according to FIG. 1, it is necessary that the comparison device VG evaluates signal state change of the counter reading of the second counter Z2, whereby the underlying process of the facility works dynamically. Because of Interference immunity is often useful instead of a dynamic process to choose a static method. A comparison device, which according to a such static method acts and takes the place of the comparison device VG according to FIG. 1 can occur is shown in the illustration according to FIG.

In der Darstellung gemäß Fig. 2 werden über Klemmen K1, K2 und K3 die der ersten, zweiten und dritten Stelle der vom zweiten Zähler Z2 (Fig. 1) gezählten Dualzahl entsprechenden Signale einem Speicher SP zugeführt. Die Dualzahlen 000 bis 111 dienen dem Speicher SP dabei als Adressen, wobei jeder Adresse ein Datum zugeordnet ist, das bei Adressierung über Ausgänge Al, A2 und A3 des Speichers SP jeweils ausgebbar ist.In the illustration according to FIG. 2, terminals K1, K2 and K3 that of the first, second and third digit of the second counter Z2 (Fig. 1) counted Signals corresponding to the binary number are fed to a memory SP. The binary numbers 000 to 111 serve the memory SP as addresses, each address being a date is assigned, which when addressing via outputs A1, A2 and A3 of the memory SP can be output in each case.

Der Zusammenhang zwischen Adresse und Datum, wie er im Symbol des Speichers SP tabellarisch dargestellt ist, ergibt sich dabei folgendermaßen. Die Adresse wird gespiegelt und nur das jeweils erste Signal logisch "1" beibehalten, während die folgenden Signale logisch 1 in Signale logisch "O" gewandelt werden (Die Betrachtung geht dabei von der höchsten zur niedrigsten Binärstelle).The relationship between address and date, as shown in the symbol of the Memory SP is shown in tabular form, results in the following. the The address is mirrored and only the first logical "1" signal is retained. while the following signals of logic 1 are converted into signals of logic "O" (The consideration goes from the highest to the lowest binary digit).

Die Ausgänge Al, A2 und A3 des Speichers SP sind an erste Eingänge von UND-Gliedern U1, U2 und U3 geschaltet.The outputs A1, A2 and A3 of the memory SP are at first inputs switched by AND gates U1, U2 and U3.

Den jeweils zweiten Eingängen der UND-Glieder U1, U2 und U3 werden über Klemmen K4, K5 und K6 die Nachkommastellen des gewählten Teilungsfaktors zugeleitet. Im Ausführungsbeispiel ist dies die Dualzahl 110, die der Dezimalzahl 0,75 entspricht. Die Ausgänge der UND-Glieder U1, U2 und U3 werden an die Eingänge eines ODER-Gliedes OG1 geschaltet, an dessen Ausgang und somit an einer Klemme K7 jeweils das Steuersignal für den Addierer A (Fig. 1) vorliegt. Beim Durchlaufen der Dualzahlen 000 bis 111 seitens des Zähler's Z2 ergibt sich am Ausgang des ODER-gliedes OG1 die Dualzahlenfolge 0;1;1; 1;0;1;1;1. Damit zeigt sich, daß die Schaltungsanordnung gemäß Fig. 2 die gleichen Eigenschaften aufweist, wie die eingangs geschilderte Vergleichseinrichtung VG nach Fig. 1.The respective second inputs of the AND gates U1, U2 and U3 are The decimal places of the selected division factor are supplied via terminals K4, K5 and K6. In the exemplary embodiment, this is the binary number 110, which corresponds to the decimal number 0.75. The outputs of the AND elements U1, U2 and U3 are connected to the inputs of an OR element OG1 switched, at its output and thus at a terminal K7 in each case the control signal for the adder A (Fig. 1) is present. When running through the binary numbers 000 to 111 on the part of the counter Z2, the binary number sequence results at the output of the OR element OG1 0; 1; 1; 1; 0; 1; 1; 1. This shows that the circuit arrangement according to FIG. 2 the has the same properties as the comparison device described above VG according to Fig. 1.

In der Darstellung gemäß Fig. 3 ist eine Vergleichseinrichtung gezeigt, die nach dem gleichen statischen Verfahren arbeitet, wie diejenige gemäß Fig. 2. Die Einrichtung entsprechend der Fig. 3 weist dabei an Stelle des Speichers SP eine Schaltung aus einem ODER-Glied OG2 sowie zweier UND-Glieder U4 und U5 mit jeweils einem negierenden Eingang auf. Die Anordnung dieser drei Verknüpfungsglieder bewirkt für dreistellige Dualzahlen vom Zähler Z2 (Fig. 1) die gleiche Umsetzung, wie diese im Symbol des Speichers SP (Fig. 2) dargestellt ist.In the illustration according to FIG. 3, a comparison device is shown, which works according to the same static method as that according to FIG. 2. The device according to FIG. 3 has a instead of the memory SP Circuit of an OR element OG2 and two AND elements U4 and U5, each with a negating input. The arrangement of these three links causes for three-digit binary numbers from the counter Z2 (Fig. 1) the same implementation as this is shown in the symbol of the memory SP (Fig. 2).

Eine Erweiterung sowohl des Speichers gemäß Fig. 2 wie auch der Vergleichsschaltung VS gemäß Fig. 3 ist für jede beliebige Anzahl von Nachkommastellen möglich.An expansion of both the memory according to FIG. 2 and the comparison circuit VS according to FIG. 3 is possible for any number of decimal places.

4 Patentansprüche 3 Figuren4 claims 3 figures

Claims

Patentansprüche 1. Einrichtung zum abwechselnden Teilen einer Taktfrequenz gemäß zweier an einen vorgegebenen Teilungsfaktor angrenzenden natürlichen Zahlen, wobei der Wechsel durch n binäre Nachkommastellen des Teilungsfaktors bestimmt ist, unter Verwendung eines in seinem Zählzyklus jeweils durch die beiden natürlichen Zahlen einstellbaren ersten Zählers, d a d u r c h g e k e n n z e i c h n e t daß durch den Ausgangstakt des ersten Zählers (Z1) ein zweiter Zähler (Z2) zyklisch fortschaltbar ist, daß der zweite Zähler (Z2) als Dualzähler mit einer Anzahl von n Dualstellen ausgebildet ist, daß eine Vergleichseinrichtung (VG) zum Vergleichen des Zählerstandes des zweiten Zählers (Z2) mit den jeweiligen Nachkommastellen vorgesehen ist und daß stets dann, wenn eine k-te Stelle der gespiegelten Nachkommazahl ein Signal logisch "1" führt und in einer k-ten Stelle des Zählerstandes des zweiten Zählers (Z2) ein Signalwechsel von logisch "0" auf logisch "1" erfolgt, ein Steuersignal von der Vergleichseinrichtung (VG) auslösbar ist, das den ersten Zähler (Z1) jeweils für dessen nächsten Zyklus auf die größere der beiden natürlichen Zahlen einstellt.Claims 1. Device for alternately dividing a clock frequency according to two natural numbers adjacent to a given division factor, where the change is determined by n binary digits after the decimal point of the division factor, using one in its counting cycle each through the two natural Numbers of adjustable first counter, that is to say by the output clock of the first counter (Z1) a second counter (Z2) cyclically it can be incremented that the second counter (Z2) as a dual counter with a number of n dual digits is formed that a comparison device (VG) for comparison of the count of the second counter (Z2) with the respective decimal places is and that whenever a kth place of the reflected decimal number is a Signal leads to logic "1" and in a k-th digit of the count of the second Counter (Z2) a signal change from logic "0" to logic "1" takes place, a control signal can be triggered by the comparison device (VG), the each of the first counter (Z1) for its next cycle is set to the larger of the two natural numbers.

2. Einrichtung zum abwechselnden Teilen einer Taktfrequenz gemäß zweier an einen vorgegebenen Teilungsfaktor angrenzenden natürlichen Zahlen, wobei der Wechsel durch n binäre Nachkommastellen des Teilungsfaktors bestimmt ist, unter Verwendung eines in seinem Zählzyklus jeweils durch die beiden natürlichen Zahlen einstellbaren ersten Zählers, d a d u r c h g e k e n n z e i c h n e t daß durch den Ausgangs takt des ersten Zählers (Z1) ein zweiter Zähler (Z2) zyklisch fortschaltbar ist, daß der zweite Zähler (Z2) als Dualzähler mit einer Anzahl von n Dualstellen ausgebildet ist, daß eine Vergleichseinrichtung (VG) zum Vergleich des Zählerstandes des zweiten Zählers (Z2) mit den jeweiligen Nachkommastellen vorgesehen ist und daß stets dann, wenn eine k-te Stelle der Nachkommazahl ein Signal logisch "1" führt und eine k-te Stelle des gespiegelten Zähler standes des zweiten Zählers (Z2), wobei alle nicht führenden Signale logisch 1 in Signale logisch "0" gewandelt sind, ebenfalls ein Signal logisch "1" führt, ein Steuersignal von der Vergleichseinrichtung (VG) auslösbar ist, das den ersten Zähler (Z1) jeweils für dessen nächsten Zyklus auf die größere der beiden natürlichen Zahlen einstellt.2. Device for alternately dividing a clock frequency according to two natural numbers adjoining a predetermined division factor, where the Change is determined by n binary decimal places of the division factor below Use one in its counting cycle through each of the two natural numbers adjustable first counter, d u r c h e k e n n z e i c h n e t that through the output clock of the first counter (Z1) a second counter (Z2) can be incremented cyclically is that the second counter (Z2) as a dual counter with a number of n Dual digits is designed that a comparison device (VG) for comparing the Counter reading of the second counter (Z2) provided with the respective decimal places is and that whenever a kth digit of the decimal number is a signal logical "1" leads and a kth digit of the mirrored counter reading of the second counter (Z2), all non-leading signals of logical 1 converted into signals of logical "0" are, also a signal of logic "1" leads, a control signal from the comparison device (VG) can be triggered that the first counter (Z1) each for its next cycle adjusts to the larger of the two natural numbers.

3. Einrichtung nach Anspruch 2, d a d u r c h g e -k e n n z e i c h n e t , daß für die Spiegelung des Zählerstandes und die Unterdrückung aller nicht führenden Signale logisch 1 ein vom Zählerstand des zweiten Zählers (Z2) adressierbare Speicher (SP) vorgesehen ist.3. Device according to claim 2, d a d u r c h g e -k e n n z e i c Not that for the mirroring of the counter reading and the suppression of all not leading signals logic 1 addressable from the count of the second counter (Z2) Memory (SP) is provided.

4. Einrichtung nach Anspruch 2, d a d u r c h g e -k e n n z e i c h n e t , daß für die Spiegelung und die Unterdrückung aller nicht führenden Signale logisch tl" eine logische Verknüpfungsschaltung (VS) vorgesehen ist.4. Device according to claim 2, d a d u r c h g e -k e n n z e i c n e t that for mirroring and suppression of all non-leading signals logic tl "a logic combination circuit (VS) is provided.