DE3429571C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur prioritätsbezogenen Einordnung und Registrierung von Speicherabschnitten bzw. Speicherbänken nach dem Oberbegriff des Patentanspruchs 1.

In modernen Datenverarbeitungsanlagen der oberen Leistungsklasse spielt die Vergabe von Prioritäten für die Abarbeitung der üblicherweise in ungeordneter Reihenfolge auftretenden Ereignisse eine wichtige Rolle. In Anpassung an die verschiedenen Anwendungsfälle ist eine Reihe von Algorithmen entwickelt worden, mit denen die jeweils gewünschte Prioritätsfolge erreicht werden kann. Einer dieser bekannten Algorithmen ist der sogenannte FIFO-Algorithmus (First In, First Out), bei dem die wartenden Ereignisse in der Reihenfolge ihres Auftretens berücksichtigt werden, so daß das zeitlich zuerst eintreffende Signal höchste Priorität erhält. Beim sogenannten LIFO-Algorithmus (Last In, First Out) erhält dagegen das zeitlich jüngste Ereignis die höchste Priorität. Diese bekannten Prioritätsregeln haben die Eigenschaft, daß neu auftretende Ereignisse die bisherige Prioritätsreihenfolge nur nach unten oder oben erweitern, innerhalb der einmal bestehenden Reihenfolge jedoch keine Veränderungen hervorrufen. Die genannten Algorithmen - FIFO und LIFO - sind daher verhältnismäßig einfach zu realisieren.

Komplizierter ist dagegen der sogenannte LRU-Algorithmus (Least Recently Used), er hat jedoch den Vorteil, daß er eine bessere Auslastung der Speicheranordnung gewährleistet. Bei Anwendung dieses LRU-Algorithmus erhält zum Beispiel derjenige Speicherbereich die niedrigste Priorität, zu dem am längsten nicht mehr zugegriffen worden ist. Umgekehrt besitzt das zeitlich jüngste Ereignis höchste Priorität. Dazwischen kommt es zu einer laufenden Änderung der Prioritätsfolge, und zwar bei jedem neu auftretenden Ereignis, es sei denn, der Zugriff erfolgt zu einem Speicherabschnitt, der bereits die höchste Priorität besitzt. Hatte dagegen das zeitlich jüngste Ereignis vor seinem Auftreten eine niedrige Rangstufe innerhalb der Prioritätsfolge, dann bedeutet dies für alle bisher prioritätsmäßig davor liegenden Ereignisse eine Rückstufung um jeweils eine Stelle. Diese dynamische Umordnung der Prioritäten erfordert zwangsläufig einen erheblichen Hardware-Aufwand.

Aus der Vielzahl bekannter Lösungen sei stellvertretend das aus "IBM Technical Disclosure Bulletin", Band 19, Nr. 1, Juni 1976, Seiten 321 bis 325 bekannte Verfahren näher erläutert. In einem Stapel, der mit Positionsnummern versehen ist, wird entsprechend der Anzahl der Speicherbänke für jede Bank ein eindeutiger Code geführt. Bei jedem erfolgreichen Zugriff zum Speicher wird für jede Positionsnummer der Bankcode geändert, wobei diejenige Bank, zu der gerade zugegriffen worden ist, um eine Positionsnummer im Stapel sinkt. So erscheint immer an höchster Stapelposition (niedrigste Priorität) diejenige Bank, zu der am längsten nicht zugegriffen worden ist. Diese Bank wird dann nach einem erfolglosen Zugriff zum Speicher auch zum Überschreiben mit neuen Informationen aus einem nachgeschalteten Hintergrundspeicher oder dergleichen angeboten. Neben dem beträchtlichen Hardware-Aufwand ergeben sich sowohl bei dieser bekannten Lösung als auch bei anderen bekannten LRU-Verfahren erhebliche und deshalb im allgemeinen unerwünschte Laufzeit- Probleme.

Aus der deutschen Patentschrift DE-PS 25 60 206 ist zur Durchführung des beschriebenen Verfahrens eine Schaltunganordnung bekannt, die die das Alter angebenden Bits der zur Vergleichsschaltung gleichzeitig ausgebbaren Blockadressen in mehreren parallelen Registern aufnimmt. Die Register weisen jeweils einen Rückkopplungskreis mit in Reihe geschalteten Komparator und Addierer auf. Den Registern ist ein gemeinschaftlicher Vergleichswähler zugeordnet, der die Information erhält, welche der gleichzeitig ausgegebenen Blockadressen aktuell angesprochen ist. In Abhängigkeit hiervon, sendet der Vergleichswähler ein Signal an alle Komparatoren, die das vom Vergleichswähler gelieferte Signal mit den das Alter angebenden Bits der einzelnen Blockadressen vergleichen. Als Ergebnis davon werden die den Komparatoren nachgeschalteten Addierer veranlaßt, die das Alter der Blockadressen angebenden Bits entsprechend abzuändern, wodurch das jeweilige Alter neu eingestellt wird. Die Hintereinanderschaltung von Komparator und Addierer führt z. B. zu den oben angesprochenen Laufzeit-Problemen.

Weiterhin ist durch IBM Technical Disclosure Bulletin, Vol. 25, No. 3A, August 1982, Seiten 1066-1069 eine Schaltungsanordnung bekannt, bei der zur Überwachung der jeweiligen Priorität und deren Anpassung jeder Speicherseite in einem Cachespeicher ein Zähler mit nachgeschaltetem Vergleicher zugeordnet ist. Der jeweilige Zählerstand gibt dabei die jeweilige Priorität der zugehörigen Speicherseite an. Bei einem Zugriff zum Hauptspeicher wird jeweils nach Überprüfung des Cachespeichers im Hitfall bei allen Zählern der Zählerstand mit der Priorität der ermittelten Speicherseite verglichen und abhängig vom Vergleichsergebnis der Zählerstand des jeweiligen Zählers durch Nullsetzen, Beibehalten des Zählerstandes oder Erhöhen um Eins entsprechend der sich jeweils ergebenden neuen Priorität beeinflußt. Da im jeweiligen Zähleränderungskreis keine Speicherungsmöglichkeit außer durch den Zähler selbst vorgesehen ist, erfolgt der Steuerungsablauf getaktet schrittweise nacheinander, und der Zähler muß eine Master-Slave-Struktur aufweisen, um eine Entkopplung zwischen Zählerausgang und Zählereingang zu bewirken. Die serielle getaktete Arbeitsweise dieser Anordnung in Verbindung mit der Master-Slave-Struktur der Zähler führt gleichfalls zu den oben angesprochenen Laufzeitproblemen mit dem zusätzlichen Nachteil, daß derartige Zähler zur Speicherung und Sicherung der Priorität jeweils nur einer Speicherseite, die einem Speicherabschnitt gleichzusetzen ist, nicht in einen Speicher integrierbar sind.

Letzteres ist insbesondere dann notwendig, wenn es sich um die Speicherabschnitte eines in mehrere Bänke unterteilten Speichers handelt, bei dem jede Bank eine Vielzahl von individuell ansteuerbaren Speicherabschnitten umfaßt und die Prioritätszuordnung zu den in den einzelnen Bänken einander entsprechenden Speicherabschnitten bankorientiert erfolgt, wie es bei dem Cachespeicher entsprechend der zuvor genannten DE-PS 25 60 206 üblich ist. In einem solchen Fall würde eine unveränderte Anwendung der bekannten Zählersteuerung bei n Bänken mit je m Speicherabschnitten insgesamt n×m Zählersteuerungen erfordern. Ein solcher Aufwand wäre untragbar. Zwar wäre es denkbar, analog der DE-PS 25 60 206 auch bankbezogene Zählersteuerschaltungen vorzusehen. Diese müßten aber mit den in Verbindung mit den einzelnen Speicherabschnitten abgespeicherten Prioritätsdaten ladbar sein, damit die jedem ansteuerbaren Speicherabschnitt innerhalb einer Bank zugeordnete Priorität verarbeitet und jeweils neu festgelegt werden kann. Doch würde eine solche Lösung die aufgezeigten Laufzeitprobleme nicht beheben.

Kurze Laufzeiten für die Umordnung der Prioritäten sind besonders dann erforderlich, wenn die Prioritätsdaten in einem mit starren Lese-/Schreibzyklus arbeitenden Speicher parallel zu den Daten abgespeichert sind und die Umordnung der einzelnen Prioritäten in der Zeit zwischen dem jeweiligen Lese- und Schreibtakt eines Zyklus vorgenommen werden muß. Je kleiner daher die für die Umordnung der einzelnen Prioritäten benötigte Zeitdauer ist, um so kleiner kann daher die Dauer für einen Lese-/Schreibzyklus gewählt und somit die Leistungsfähigkeit gesteigert werden.

Der vorliegenden Erfindung liegt deshalb die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art in der Weise zu verbessern, daß sie gegenüber bekannten Lösungen kürzere Laufzeiten und deshalb eine raschere Umordnung der einzelnen Prioritäten innerhalb der Prioritätsfolge ermöglicht.

Die Lösung dieser Aufgabe ergibt sich erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1. Danach werden alle nach dem Vergleich von Treffer-Priorität und Alt-Priorität durch die Vergleichsschaltungen möglichen Neu-Prioritäten bereits während des Vergleichsvorganges ermittelt bzw. abgeleitet und bereitgestellt, so daß in Abhängigkeit vom Ergebnis des Vergleichs die entsprechende Neu-Priorität nur mehr durchgeschaltet werden muß.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Dabei zeigt

Fig. 1 eine Schaltungsanordnung gemäß der Erfindung,

Fig. 2 ein Beispiel für eine Vergleicher- und Auswahlschaltung in einer Schaltungsanordnung nach Fig. 1,

Fig. 3 ein weiteres Beispiel für eine Vergleicher- und Auswahlschaltung in einer Schaltungsanordnung nach Fig. 1,

Fig. 4 eine weitere Vergleicher- und Auswahlschaltung einschließlich einer Miss-Logikschaltung.

Wie bereits erwähnt, wählt der LRU-Ersetzungsalgorithmus bei erfolglosem Zugriff zum Speicher (z. B. bei Lesen MISS) die bisher am längsten nicht benutzte Speicherbank aus, um dort neue Daten im Austausch gegen bisher gespeicherte Daten einzuschreiben. Bei einem gewählten Beispiel mit acht Speicherbänken soll im folgenden der Ersetzungs-/Vertauschungsalgorithmus näher erläutert werden. Selbstverständlich ist dieses Prinzip auf jede beliebige Anzahl von Bänken oder Registern anwendbar. Um jeder der acht Bänke A, B, . . ., G, H eine eindeutige Priorität zuzuordnen, sind maximal drei Prioritätsbits mit den acht möglichen Bitkombinationen zwischen 000 und 111 erforderlich, wobei z. B. 000 die niedrigste und 111 die höchste Priorität bedeuten.

Von einer beliebigen Zuordnung der Prioritäten zum Zeitpunkt t_m ausgehend, soll nun gemäß dem in der nachfolgenden Tabelle gezeigten Beispiel bei einem erfolgreichen Zugriff zum Speicher (z. B. bei Lesen HIT) zu einem gegenüber t_m jüngeren Zeitpunkt t_n die Bank G die höchste Priorität, d. h. die Priorität 111 erhalten.

Tabelle

Alle übrigen Bänke, die bisher hinsichtlich ihrer Prioritäten vor der Bank G lagen, erhalten deshalb eine neue Priorität. Dies gilt im vorliegenden Beispiel für die Bänke E, F, B und D, die jeweils um eine Stufe nach unten rücken. Lediglich die Bänke A, H und C behalten ihre jeweiligen Prioritäten unverändert bei. Dieses dynamische Umordnen innerhalb der Prioritätsfolge hat im sogenannten Hit-Fall lediglich den Zweck, den jeweiligen Prioritätszustand nach Art einer Buchführung fortlaufend zu aktualisieren. Seine eigentliche Bedeutung erlangt dieses aktuelle Vertauschungsergebnis erst beim Lesen MISS, wobei gemäß dem LRU-Algorithmus neue Daten stets in diejenige Bank geschrieben werden, zu der am längsten nicht zugegriffen worden ist und die demzufolge die niedrigste Priorität besitzt.

Eine dem LRU-Ersetzungsalgorithmus gerecht werdende Schaltungsanordnung ist in Fig. 1 dargestellt. Diese für jede Speicherbank gleichartig aufgebaute Schaltung enthält jeweils eine Steuer-/Vertauschungslogik, die ein- und ausgangsseitig mit je einem bankbezogenen Prioritätsspeicher PS-A, . . ., PS-H verbunden ist. Den Eingang der Schaltung bilden jeweils drei Prioritätsregister LRU-AX, LRU-AY, LRU-AZ, . . ., LRU-HX, LRU-HY, LRU-HZ, die beispielsweise durch ein sogenanntes Master-Slave-Flip-flop realisiert sind. Anstelle eines Master-Slave-Flip-flops können aus Gründen der Laufzeitdynamik auch zwei D-Flipflops verwendet werden, damit die Schaltung nicht zu schwingen beginnt. Die jeweils einer Speicherbank zugeordneten drei Prioritätsregister LRU-AX, LRU-AY, LRU-AZ, . . ., LRU-HX, LRU-HY, LRU-HZ sind ausgangsseitig einerseits mit drei ersten Eingängen einer jeweils bankbezogenen Steuer-/Vertauschungslogik SVL-A, . . ., SVL-H und andererseits mit je einer durch ein jeweils bankbezogenes Treffersignal (Hit-A, . . ., Hit-H) steuerbaren Torschaltung TG-AX, TG-AY, TG-AZ, . . ., TG-HX, TG-HY, TG-HZ verbunden. Die jeweils drei Torschaltungen pro Speicherbank sind ausgangsseitig mit je einem Eingang von drei ODER-Gliedern OGX, OGY, OGZ verbunden, deren Ausgänge mit je einem von drei zweiten Eingängen aller Steuer- /Vertauschungslogik-Schaltungen SVL-A, . . ., SVL-H verbunden. Den drei ODER-Gliedern OGX, OGY, OGZ wird dabei über die Torschaltungen nur diejenige Bank-Priorität angeboten, bei der ein erfolgreicher Zugriff (HIT_i) stattgefunden hat. Alle Ausgänge der übrigen Torschaltungen werden auf log."0" gehalten mit der Folge, daß über die ODER-Glieder simultan allen Steuer-/Vertauschungslogik- Schaltungen an deren jeweils zweiten Eingängen die Treffer-Priorität P_HIT der jeweiligen Hit- Speicherbank zugeführt wird.

In den einzelnen Steuer-/Vertauschungslogik-Schaltungen erfolgt nun ein Vergleich der an den jeweils ersten Eingängen zugeführten, jeweils bankspezifischen Alt- Priorität P_i mit der an den zweiten Eingängen zugeführten, im jeweiligen Hit-Fall für alle Banken gleichen Trefferpriorität P_HIT in der Weise, daß bei einer im Vergleich zur Alt-Priorität gleichen oder höheren oder niedrigeren Treffer-Priorität am Ausgang der jeweiligen Steuer-/Vertauschungslogik-Schaltung entweder die höchstwertige oder eine gegenüber der Alt-Priorität um eine Prioritätsstufe niedrigere oder die gegenüber der Alt- Priorität unveränderte Neu-Priorität auftritt. Diese jeweils bankbezogene Neu-Priorität PN-A, . . ., PN-H wird dann in den jeweils entsprechenden Prioritätsspeicher PS-A, . . ., PS-H zurückgeschrieben. Über je eine einfache UND-Verknüpfung werden diese neuen Prioritäten außerdem daraufhin abgefragt, ob es sich im jeweiligen Fall um die höchste Priorität handelt, die dann am jeweiligen Signal-Ausgang SEL-A, . . ., SEL-H angezeigt wird.

Einzelheiten der Steuer-/Vertauschungslogik ergeben sich aus dem Blockschaltbild der Fig. 2. Dieses Schaltbild zeigt eine Vergleicherschaltung COMP_i und eine z. B. aus n Multiplexern bestehende Auswahlschaltung MUX_i, deren erste Steuereingänge mit dem Ausgang der Vergleicherschaltung COMP_i verbunden sind. Die Vergleicherschaltung kann z. B. als Subtrahierer mit schnellem Übertrag ausgebildet sein, der beim Vergleich feststellt, ob die jeweils bankbezogene Alt-Priorität P_i größer/gleich der Treffer- Priorität P_HIT ist oder umgekehrt. Bei Gleichheit der beiden Prioritäten werden die n Multiplexer MUX_i mittels des am zweiten Steuereingang anliegenden Treffersignals HIT_i so angesteuert, daß das am n-Bit-Eingang a jeweils als log."1" anliegende feste Potential als höchste Priorität "111" durchgeschaltet wird. Bei P_i<P_HIT werden die Multiplexer auf den Eingang b eingestellt, dem die in einer Subtrahiereinrichtung SUB_i um "1" erniedrigte Alt-Priorität, d. h. P_i-1 zugeführt wird, während im Fall P_i<P_HIT die Alt-Priorität P_i unmittelbar über den n-Bit-Eingang c durchgeschaltet wird. Der Vorteil dieser Schaltung besteht vor allem darin, daß das jeweils gewünschte Ergebnis mit geringem Schaltungsaufwand und kurzer Laufzeit erreicht werden kann.

Eine Variante der Schaltung nach Fig. 2 ist in Fig. 3 dargestellt. Die Änderung betrifft die Auswahlschaltung insofern, als die hier verwendeten Multiplexer MUX_i′ nur die Eingänge b oder c durchschalten. Der Ausgang der Multiplexer muß deshalb noch über je ein ODER-Glied OG_i mit dem Eingang a verknüpft werden, wobei anstelle des festen Potentials "111" direkt das Treffersignal HIT_i zugeführt werden kann.

Eine weitere, geringfügige Laufzeitverbesserung kann schließlich mit der Schaltung nach Fig. 4 dadurch erreicht werden, daß die Multiplexer der Schaltung nach Fig. 3 durch je zwei UND-Glieder UG1, UG2 ersetzt werden. Dabei verknüpfen je drei erste UND-Glieder UG1 jeweils eines der drei Bits der Alt-Priorität P_i mit dem jeweils entsprechenden Bit des negierten Ausgangssignals der Vergleicherschaltung COMP_i. In analoger Weise verknüpfen drei zweite UND-Glieder UG2 jeweils einen der n Ausgänge einer ausgangsseitig mit der Alt-Priorität P_i gespeisten Subtrahierschaltung SUB_i mit dem jeweils entsprechenden Bit des Ausgangssignals P_c der Vergleicherschaltung COMP_i. Die Ausgänge der ersten und zweiten UND-Glieder werden schließlich zusammen mit dem jeweils bankbezogenen Treffersignal HIT_i über das ausgangsseitige ODER-Glied OG_i zur Bildung der jeweiligen Neu-Priorität miteinander verknüpft.

Die in der Schaltung nach Fig. 4 zusätzlich enthaltene Miss-Logikschaltung ML wird bei einem erfolglosen Zugriff zum Speicher tätig. Sofern alle Speicherbänke in den LRU-Ersetzungsalgorithmus einbezogen sind, d. h. keine Einschränkungen für eine der n Bänke hinsichtlich vollständiger Banksperre, teilweiser Sperre oder dergleichen bestehen, bedeutet dies, daß im Miss-Fall keiner der Treffersignale HIT_i wirksam ist. Damit liegen in der Schaltung nach Fig. 1 sämtliche Torschaltungen TG ausgangsseitig auf log."0", so daß an den Ausgängen der ODER-Glieder OGX, OGY, OGZ die Treffer-Priorität P_HIT=000 anliegt. Gerade diese an einer der n Bänke auftretende niedrigste Priorität ist es aber, die im Miss-Fall aufgrund des LRU-Algorithmus zur höchsten Priorität werden soll, während alle übrigen Prioritäten, mit dieser Treffer-Priorität verglichen, die jeweilige Auswahlschaltung so einstellen, daß am Ausgang des jeweiligen ODER-Gliedes OG_i eine jeweils um 1 erniedrigte Priorität erscheint. Die in der Schaltung nach Fig. 4 angegebene Miss-Logik ML löst nun den Miss-Fall zum Beispiel in der Weise, daß die n Bits der Alt-Priorität P_i an negierte Eingänge eines UND-Gliedes geführt und dort mit dem MISS-Signal verknüpft werden mit der Folge, daß bei einer Alt-Priorität P_i=000 sowohl das UND-Glied als auch der Ausgang der ODER-Glieder OG_i auf log."1" und damit die am Ausgang des ODER-Gliedes OG_i auftretende Neu-Priorität auf "111" gestellt wird.

Der bei erfolglosem Zugriff zum Speicher eintretende Miss-Fall kann bei einer Schaltungsanordnung nach Fig. 1 auch dadurch gelöst werden, daß den Eingängen für das Treffersignal HIT_i über einen Multiplexer nicht nur das jeweilige Treffersignal, sondern auch ein jeweils für die Bank mit der niedrigsten Priorität simuliertes Hit-Signal angeboten wird. Dieses in Form des simulierten Hit-Signals auftretende Miss-Signal durchläuft die gesamte Hit-Logik und zeigt am jeweiligen Signal- Ausgang SEL_i an, in welche Bank geschrieben werden soll.

Schließlich besteht für den Miss-Fall auch die Möglichkeit, die in einer Miss-Logikschaltung MLS erzeugte Fehltreffer-Priorität P_M über zusätzliche Eingänge an den ODER-Gliedern OGX, OGY, OGZ direkt allen Steuer- /Vertauschungslogik-Schaltungen über die jeweiligen P_HIT-Eingänge zuzuführen. Diese für den Miss-Fall maßgebliche Priorität P_M tritt dabei an die Stelle der jeweiligen Treffer-Priorität P_HIT, das heißt sie wird simultan mit jeder der n ALT-Prioritäten verglichen, wobei dann diejenige Bank, bei der die Alt-Priorität mit der Fehltreffer-Priorität identisch ist, auf die höchste Prioritätsstufe gesetzt wird. Sofern eine oder gegebenenfalls mehrere Bänke gegen unerwünschten Datenaustausch geschützt werden sollen, besteht durch zusätzliche Sperrschaltungen in der Miss-Logikschaltung MLS ferner die Möglichkeit, diese Speicherbänke vom LRU-Ersetzungs­ algorithmus abzutrennen.

Claims (9)

1. Schaltungsanordnung zur prioritätsbezogenen Einordnung und Registrierung von Speicherabschnitten bzw. Speicherbänken, unter Verwendung von den einzelnen Speicherabschnitten bzw. Speicherbänken zugeordneten jeweils n Bitstellen für maximal 2ⁿ Speicherabschnitte bzw. Speicherbänke aufweisenden Prioritätsdaten, die in einem Prioritätsspeicher enthalten und in nachgeschalteten bankbezogenen Prioritätsregistern bereitgestellt werden, mit einer Hit-Logikschaltung zur Auswertung von jeweils abschnitts- bzw. bankbezogenen Treffer(Hit-)-Signalen, sowie unter Anwendung eines LRU-Ersetzungsalgorithmus, derart, daß bei erfolgreichem Zugriff zu einem Speicherabschnitt bzw. zu einer Speicherbank, angezeigt durch ein Treffer-Signal, mittels jeweils einer abschnitts- bzw. bankbezogenen Steuer-/Vertauschungslogik deren Priorität an die erste Stelle rückt und bisher in der Priorität vor diesem Speicherabschnitt bzw. vor dieser Speicherbank liegende andere Speicherabschnitte oder Speicherbänke um jeweils eine Stelle nach unten rücken und daß bei vollem Speicher und erfolglosem Zugriff eine Einspeicherung weiterer Daten jeweils in denjenigen Speicherabschnitt erfolgt, zu dessen Daten am längsten kein Zugriff stattgefunden hat, wobei dann die Priorität dieses Speicherabschnittes von der letzten Stelle an die erste Stelle rückt und wobei die abschnitts- bzw. bankbezogenen Steuer-/Vertauschungslogik-Schaltungen (z. B. SVL-A bis SVL-H) jeweils eine Vergleicherschaltung (COMP_i) mit je n Eingängen für eine Alt-Priorität (P_i) und eine Treffer-Priorität (P_HITi) aufweisen, dadurch gekennzeichnet, daß innerhalb jeder Steuer-/Vertauschungslogik-Schaltung (z. B. SVL-A bis SVL-H) der Ausgang der Vergleicherschaltung (COMP_i) mit wenigstens einem Steuereingang einer Auswahlschaltung (MUX_i bzw. UG1/UG2) verbunden ist, an deren n-Bit-Eingängen (a, b, c) jeweils die Werte für die höchste Priorität (P_HITi), die Alt-Priorität (P_i) minus 1 und die von der Vergleicherschaltung (COMP_i) zugeführte Alt-Priorität (P_i) jeweils gleichzeitig zum Vergleichsvorgang bereitgestellt werden, so daß abhängig vom Ergebnis des Vergleichsvorganges die sich jeweils ergebende Neu-Priorität zum Ausgang durchgeschaltet und unmittelbar für die Rückspeicherung in den jeweils zugehörigen Prioritätsspeicher (PS-A bis PS-H) bereitgestellt wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Vergleicherschaltung (COMP_i) aus einem Subtrahierer mit schnellem Übertrag besteht.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Auswahlschaltung aus n Multiplexern (MUX_i) besteht, deren erste Steuereingänge mit dem Ausgang der Vergleicherschaltung (COMP_i) verbunden sind und deren zweite Steuereingänge mit dem jeweils bankbezogenen Treffer-Signal (HIT_i) ansteuerbar sind, daß die jeweils ersten n-Bit-Eingänge (a) jeweils mit logisch "1" belegt sind und daß die zweiten n-Bit-Eingänge (b) mit dem Ausgang einer eingangsseitig mit der Alt-Priorität (P_i) gespeisten Schaltung zur Bildung des Wertes Alt-Priorität (P_i) minus 1 (z. B. Subtrahierschaltung (SUB_i)) und die dritten n-Bit-Eingänge direkt mit der Alt-Priorität (P_i) verbunden sind.

4. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Auswahlschaltung aus n Multiplexern (MUX_i′) besteht, deren jeweiliger Steuereingang mit dem Ausgang der Vergleicherschaltung (COMP_i) verbunden ist und deren n-Bit-Eingänge einerseits mit dem Ausgang einer mit der Alt-Priorität (P_i) gespeisten Schaltung zur Bildung des Wertes Alt-Priorität (P_i) minus 1 (z. B. Subtrahierschaltung (SUB_i)) und andererseits direkt mit der Alt-Priorität (P_i) verbunden sind und daß der Ausgang jedes Multiplexers jeweils mit dem ersten Eingang eines ihm zugeordneten ODER-Gliedes (OG_i) verbunden ist, dessen zweiter Eingang mit dem jeweils bankbezogenen Treffersignal (HIT_i) ansteuerbar ist.

5. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Auswahlschaltung aus jeweils n ersten und n zweiten UND-Gliedern (UG1, UG2) besteht, daß die n ersten UND-Glieder (UG1) jeweils eines der n Bits der Alt-Priorität (P_i) mit dem jeweils entsprechenden Bit des negierten Ausgangssignals () der Vergleicherschaltung (COMP_i) verknüpfen, daß die n zweiten UND-Glieder (UG2) jeweils einen der n Ausgänge einer eingangsseitig mit der Alt-Priorität (P_i) gespeisten Schaltung zur Bildung des Wertes Alt-Priorität (P_i) minus 1 (z. B. Subtrahierschaltung (SUB_i)) mit dem jeweils entsprechenden Bit des Ausgangssignals (P_c) der Vergleicherschaltung verknüpfen und daß der Ausgang jeweils eines ersten UND-Gliedes (UG1) und der Ausgang eines jeweils auf das gleiche Prioritätsbit bezogenen zweiten UND-Gliedes (UG2) zusammen mit dem jeweils bankbezogenen Treffer-Signal (HIT_i) über je ein ODER-Glied (OG_i) miteinander verknüpft sind.

6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die n Ausgänge der jeweils bankbezogenen Prioritätsregister (LRU-AX, LRU-AY, LRU-AZ, . . ., LRU-HX, LRU-HY, LRU-HZ) und ein Fehlertreffer- Signal (MISS), das bei einem erfolglosen Zugriff zum Speicher aktiv wird; mittels einer Miss-Logikschaltung (ML) miteinander verknüpft sind, deren Ausgang als im Miss-Fall wirksamen Auswahlsignal (SEL_i) für die jeweilige Speicherbank mit einem weiteren Eingang des ausgangsseitigen Multiplexers (MUX_i) oder Gatters (OG_i) der Auswahlschaltung verbunden ist.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß den Steuer- /Vertauschungslogik-Schaltungen (SVL-A, . . ., SVL-H) eine Schaltungskombination vorgeschaltet ist, die die n Ausgänge der jeweils bankbezogenen Prioritätsregister (LRU-AX, LRU-AY, LRU-AZ, . . ., LRU-HX, LRU-HY, LRU-HZ) einerseits mit je einem von n ersten Eingängen (P_i) der jeweils bankbezogenen Steuer- /Vertauschungslogik (SVL-A, . . ., SVL-H) und andererseits mit je einer durch ein jeweils bankbezogenes Treffer-Signal (HIT-A, . . ., HIT-H) steuerbaren Torschaltung (TG-AX, TG-AY, TG-AZ, . . ., TG-HX, TG-HY, TG-HZ) verbindet und die jeweils die n Torschaltungen der maximal 2ⁿ Speicherbänke ausgangsseitig mit je einem Eingang von n ODER-Gliedern (OGX, OGY, OGZ) verbindet, deren Ausgänge mit je einem von n zweiten Eingängen (P_HITi) aller Steuer-/Vertauschungslogik-Schaltungen (SVL-A, . . ., SVL-H) verbunden sind.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die n ODER-Glieder (OGX, OGY, OGZ), die ausgangsseitig mit den Steuer-/Vertauschungslogik- Schaltungen verbunden sind, über je einen weiteren Eingang mit je einem der n Ausgänge einer Miss-Logikschaltung (MLS) verbunden sind, an denen bei erfolglosem Zugriff zum Speicher ein der niedrigsten Priorität entsprechendes Fehlertreffer- Signal auftritt.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Miss-Logikschaltung (MLS) eine, eventuelle Zugriffsbeschränkungen für ein oder mehrere Speicherbänke berücksichtigende Sperrschaltung enthält.