DE3410834A1 - Image reduction device - Google Patents
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Abstract
Description
Die Erfindung bezieht sich auf eine Bildaufbereitungseinrichtung, mit der darzustellende oder zu druckende Bilddaten komprimiert werden können.The invention relates to an image processing device, with which image data to be displayed or printed can be compressed.
Bisher wurde eine Datenkomprimierung dadurch herbeigeführt, daß Bilddaten nach einem Programm oder durch eine Schaltungsgestaltung komprimiert wurden. Bei jedem dieser Verfahren werden jedoch ursprüngliche Bilddaten verändert und komprimiert, wonach die komprimierten Daten in einen Abbildungsspeicher eingespeichert werden, dessen Inhalt dargestellt odor ausgedruckt wird. Infolgedessen ist es bei dem Komprimieren eines darzustellenden oder zu druckenden Bilds erforderlich, den Inhalt des Abbildungsspeichers durch die komprimierten Daten zu ersetzen, wobei für das Ersetzen zusätzliche Zeit erforderlich ist. Ferner mußten auszudruckende ursprüngliche Daten während einer Sichtanzeige gepuffert bzw. zwischengespeichert werden.So far, data compression has been brought about by that image data has been compressed according to a program or circuit design. In each of these procedures however, original image data are changed and compressed, after which the compressed data is stored in an image memory, the content of which is displayed odor is printed out. As a result, it is in the process of compressing an image to be displayed or printed is required, the content of the image memory through the Replace compressed data, which will take additional time to replace. They also had to be printed out original data are buffered or temporarily stored during a visual display.
A/25A / 25
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-5- DH 37 83-5- DH 37 83
Der Erfindung liegt die Aufgabe zugrunde, eine Bildaufbereitungseinrichtung zu schaffen, bei der die Zeit für eine Bilddatenkomprimierung verkürzt ist.The invention is based on the object of an image processing device in which the time for image data compression is shortened.
Weiterhin soll mit der Erfindung eine Bildaufbereitungseinrichtung geschaffen werden, bei der keine Pufferung von darz\istellenden oder zu druckenden ursprünglichen Bilddaten erforderlich ist.The invention is also intended to provide an image processing device can be created without any buffering of original image data to be displayed or printed is required.
Weiterhin soll, mit der Erfindung eine Bildaufbereitungseinrichtung geschaffen werden, die Bilddaten unter einfachem Aufbau komprimieren kann.Furthermore, the invention is intended to provide an image processing device which can compress image data with a simple structure.
Ferner sollen bei der erfindungsgemäßen Bildaufbereitungseinrichtung die in einem Speicher gespeicherten Bilddaten, in mehrere Register eingespeichert werden und aus den Registern die Daten entsprechend einem Komprimierungsverhältnis ausgelesen werden.Furthermore, in the case of the image processing device according to the invention the image data stored in a memory are stored in a plurality of registers and out of the registers the data are read out according to a compression ratio.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.The invention is explained in more detail below on the basis of exemplary embodiments with reference to the drawing.
Fig. 1 ist ein Blockschaltbild der erfindungsgemäßen Bildaufbereitungseinrichtung gemäß einem Ausführungsbeispiel. Fig. 1 is a block diagram of the image rendering device according to the invention according to an embodiment.
Fig. 2 ist ein Zeitdiagramm für die Bildaufbereitungseinrichtung gemäß Fig. 1.FIG. 2 is a timing diagram for the image rendering device according to FIG. 1.
Die Gestaltung der Bildaufbereitungseinrichtung wird anhand der Fig. 1 erläutert. Mit 1 ist ein Abbildungs-Pufferspeicher für einen Bilddatenwert bezeichnet. Der aus dem Pufferspeicher 1 ausgelesene Bilddatenwert wird in einen Datenwert 2 mit geradzahligen Bits und einen Datenwert 3 mit ungradzahligen Bits aufgeteilt. Mit 4 ist ein Parallel/ Seriell-Schieberegister zum Umsetzen des aus dem Puffer-The design of the image processing device is explained with reference to FIG. 1. At 1 is an image buffer for an image data value. The image data read out from the buffer memory 1 is converted into a Data value 2 with even-numbered bits and a data value 3 with odd-numbered bits are divided. With 4 is a parallel / Serial shift register for converting the data from the buffer
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speicher 1 parallel ausgelesenen Datenwerts mit den ungradzahligen Bits in ein bitserielles Signal bezeichnet, mit 5 ist ein Parallel/Seriell-Schieberegister für den Datenwert mit den geradzahligen Bits bezeichnet und mit 6 ist ein Wähler zum Wählen eines Schiebetaktsignals CLK1 oder CLKO durch ein Komprimiersteuersignal P bezeichnet.Memory 1 data value read out in parallel with the odd Denotes bits in a bit-serial signal, with 5 is a parallel / serial shift register for the data value denoted by the even-numbered bits and denoted by 6 is a selector for selecting a shift clock signal CLK1 or CLKO denoted by a compression control signal P.
Der Wähler 6 weist UND-Glieder AND1 und AND2, einen Inverter, der durch das Komprimiersteuersignal P das Schiebe-The selector 6 has AND gates AND1 and AND2, an inverter, which by the compression control signal P the shift
taktsignal CLK1 sperrt, und "ein ODER-Glied auf, das die
ODER-Verknüpfung zwischen den Ausgangssignalen der UND-Glieder AND1 und AND2 bildet. Mit 7 ist ein Wähler zum
Wählen eines bitseriellen Datenwerts 8 mit ungradzahligen Bits oder eines bitseriellen Datenwerts 9 mit geradzahligen
Bits bezeichnet, welche jeweils aus den Parallel/Seriell-. Schieberegistern 4 bzw. 5 für die ungradzahligen bzw.gerad-·
zahligen Bits ausgegeben werden. Der Wähler 7 weist UND-Glieder AND1 und AND2, einen Inverter und ein ODER-Glied
auf, das die ODER-Verknüpfung der Ausgangssignale der UND-Glieder AND1 und AND2 des Wählers 7 herbeiführt. Wenn das
Komprimiersteuersignal P "1" ist, sperrt der Inverter des Wählers 7 den bitseriellen Datenwert 8 mit den ungradzahligen
Bits. Mit 10 ist ein ODER-Glied bezeichnet, dessen Ausgangssignal dem Wähler 7 zugeführt wird, so daß dieser
den Datenwert 8 mit den ungradzahligen Bits oder den Datenwert 9 mit den geradzahligen Bits wählt. Mit 11 ist ein
NAND-Glied bezeichnet, während mit 12 ein Inverter bezeichnet ist. Wenn das Komprimiersteuersignal P "1" ist, gibt
das ODER-Glied 10 ein Wählsignal B "1" ab, während bei dem Komprimiersteuersignal P "0" das Ausgangssignal des Inverters
12 das NAND-Glied 11 so steuert, daß als Wählsignal B ein aus dem Schiebetaktsignal CLK1 invertiertes Signal
abgegeben wird (siehe Fig. 2). Nachstehend wird die Funktionsweise erläutert.
35clock signal CLK1 locks, and "an OR gate that forms the OR link between the output signals of the AND gates AND1 and AND2 Bits denote which are output from the parallel / serial shift registers 4 or 5 for the odd or even · bits. The selector 7 has AND elements AND1 and AND2, an inverter and an OR element, which brings about the OR operation of the output signals of the AND gates AND1 and AND2 of the selector 7. If the compression control signal P is "1", the inverter of the selector 7 blocks the bit-serial data value 8 with the odd-numbered bits denotes whose output signal is fed to the selector 7 so that the latter selects the data value 8 with the odd-numbered bits or the data value 9 with the even-numbered bits. while at 12 an inverter is designated. When the compression control signal P is "1", the OR gate 10 outputs a selection signal B "1", while when the compression control signal P is "0", the output signal of the inverter 12 controls the NAND gate 11 so that the selection signal B is a the shift clock signal CLK1 is outputted inverted signal (see FIG. 2). How it works is explained below.
35
-7- DH 3 7 83-7- DH 3 7 83
Wenn das Komprimiersteuersignal P "0" ist, nämlich die Darstellung im Maßstab 1:1 erfolgt, wird durch den Wähler 6 das Schiebetaktsignal CLK1 gewählt, wobei, das Schieberegister 4 für die ungradzahligen Bits und das Schieberegister 5 für die geradzahligen Bits jeweils durch das Schiebetaktsignal CLK1 direkt oder durch dieses als Signal Λ fortgeschaltet werden. Wenn das Schiebetaktsignal CLK1 den Pegel "1" hat, wählt der Wähler 7 über sein UND-Glied AND1 den Datenwert mit den ungradzahligen Bits, während bei dem Pegel "0" des Schiebetaktsignals CLK1 der Wähler über sein UND-Glied AND2 den Datenwert mit den geradzahligen Bits wählt. Durch das ODER-Glied des Wählers 7 werden die Datenwerte mit den ungradzahligen Bits und mit den geradzahligen Bits zu einem Bildsignal zusammengefaßt. D.h., wenn kein Komprimiersteuersignal P angelegt wird, wird an die Schie-: beregister 4 und 5 für die ungradzahligen bzw. geradzahligen Bits das Schiebetaktsignal CLK1 so angelegt, daß abwechselnd die ungradzahligen und die geradzahligen Bits des Bildsignals abgegeben werden, um ein gewöhnliches Bildausgangssignal zu erzeugen.When the compression control signal P is "0", namely, the representation takes place on a scale of 1: 1, the shift clock signal CLK1 is selected by the selector 6, the shift register 4 for the odd bits and the shift register 5 for the even-numbered bits in each case by the shift clock signal CLK1 can be advanced directly or through this as a signal Λ. When the shift clock signal CLK1 has the level "1", the selector 7 selects the data value with the odd-numbered bits via its AND gate AND1, while with the Level "0" of the shift clock signal CLK1 of the selector via its AND gate AND2 the data value with the even-numbered bits chooses. Through the OR gate of the selector 7, the data values with the odd-numbered bits and with the even-numbered Bits combined to form an image signal. That is, if no compression control signal P is applied, the following is applied to the slide: registers 4 and 5 for the odd-numbered and even-numbered bits, the shift clock signal CLK1 is applied alternately the odd and even bits of the image signal are outputted to be an ordinary image output signal to create.
Nachstehend wird der Komprimiervorgang erläutert. Bei dem Komprimieren hat das Komprimiersteuersignal P den Pegel "1", so daß der Wähler 6 als Ausgangssignal A das Taktsignal CLKO abgibt. Da infolge des ODER-Glieds 10 das Signal B den Pegel "1" hat, wird durch den Inverter des Wählers 7 der bitserielle "Datenwert 8 mit den ungradzahligen Bits gesperrt. Infolgedessen wählt der Wähler 7 nur den bitseriellen Datenwert 9 mit den geradzahligen Bits, der als Ausgangs-Bildsignal abgegeben wird (siehe Bereich für das komprimierte Bildsignal an der rechten Seite der Fig. 2). Der aus dem Abbildungs-Pufferspeicher 1 ausgelesene Bilddatenwert wird in den Datenwert 3 mit den ungradzahligen Bits und den Datenwert 2 mit den geradzahligen Bits aufgeteilt, welche jeweils dem Schieberegister 4 für die ungrad-The compression process is explained below. During the compression, the compression control signal P has the level "1", so that the selector 6 emits the clock signal CLKO as output signal A. Since as a result of the OR gate 10, the signal B has the level "1", the inverter of the selector 7 becomes the bit-serial "data value 8" with the odd-numbered bits locked. As a result, the selector 7 selects only the bit serial data 9 with the even-numbered bits, which as Output image signal is output (see the area for the compressed image signal on the right-hand side of FIG. 2). The image data read out from the image buffer memory 1 becomes the data 3 with the odd-numbered ones Bits and the data value 2 with the even-numbered bits, which are assigned to the shift register 4 for the odd-
-8- DF, 3 7 8.3-8- DF, 3 7 8.3
zahligen Bits bzw. dem Schieberegister 5 für die cji:r;id/.;ihligen Bits zugeführt werden. Der dem Schieberegister 4 zugeführte Datenwert mit den ungradzahligen Bits wird nicht zugelassen bzw. ausgeschieden. Der dem Schieberegister 5 zugeführte Datenwert mit den geradzahligen Bits wird durch das Schiebetaktsignal als Signal A fortgeschaltet. Das Signal A aus dem Wähler 6 ist das Schiebetaktsignal CLKO, das gegenüber dem Normalbetrieb die halbe Periodendauer hat. Auf diese Weise wird bei dem Komprimieren der Bilddatenwert unter Bit-Sprung auf die Hälfte komprimiert. Falls die Periode des Signals A nicht auf die Hälfte der Periode des Taktsignals CLK1 verringert wird (nämlich die Periode des Taktsignals CLKO gleich ist), wird die relative Periode des Bildsignals verdoppelt, so daß ein horizontal verlängertes Bild dargestellt wird.numerous bits or the shift register 5 for the cji: r; id / .; ihligen Bits are fed. The data with the odd-numbered bits supplied to the shift register 4 does not become admitted or withdrawn. The data value supplied to the shift register 5 with the even-numbered bits is through the shift clock signal advanced as signal A. The signal A from the selector 6 is the shift clock signal CLKO, the has half the period compared to normal operation. In this way, when compressing, the image data compressed to half under bit jump. If the period of the signal A is not half the period of the Clock signal CLK1 is decreased (namely, the period of the clock signal CLKO is the same), becomes the relative period of the image signal is doubled so that a horizontally elongated image is displayed.
Bei dem beschriebenen Ausführungsbeispiel werden durch das Komprimiersteuersignal die Normalformat-Änzeigeart und die Komprimierformat-Anzeigeart gewählt; bei der Komprimierung auf die Hälfte wird die Hälfte der Datenbits bei dem Normalformat herangezogen, so daß das Bild auf die Hälfte komprimiert wird. Durch mehr als zwei Schieberegister kann ein Komprimierverhältnis erreicht werden, das von dem Verhältnis 1/2 verschieden ist.In the described embodiment, the Compression control signal the normal format display mode and the Compression format display type selected; when compressed to half, it becomes half of the data bits in the normal format is used so that the image is compressed in half. With more than two shift registers, a Compression ratio can be achieved, which is different from the ratio 1/2.
Gemäß der vorstehenden Beschreibung wird bei der erfindungsgernäßen Bildaufbereitungseinrichtung der Bilddatenwert aus dem Speicher in mehrere Parallel/Seriell-Umsetzer eingespeichert, aus welchen der Datenwert selektiv entsprechend dem Komprimierverhältnis ausgelesen ivird. Infolgedessen sind für das Komprimieren des Bilddatenwerts nicht viele Schaltungen und viele Verarbeitungsschritte erforderlich, wobei der ursprüngliche Datenwert nicht gepuffert bzw. zwischengespeichert werden muß. Daher ist die Verarbeitungszeit für die Bilddatenkomprimierung gleich "0", so daß einAccording to the above description, in the case of the invention Image processing device stores the image data value from the memory in several parallel / serial converters, from which the data is selectively read out in accordance with the compression ratio. Consequently not many circuits and many processing steps are required to compress the image data value, whereby the original data value does not have to be buffered or temporarily stored. Hence the processing time for image data compression is "0" so that a
-9- DR 3783 hervorragendes Bildkomprimiersystem geschaffen wird.-9- DR 3783 excellent image compression system is created.
Eine Bildaufbereitungseinrichtung weist einen ersten Speicher zum Speichern eines Bilddatenwerts, mehrere zweite Speicher zum Aufteilen des in dem ersten Speicher gespeicherten Bilddatenwerts in mindestens zwei Teilbilddatenwerte und zum Speichern der Teilbilddatenwerte, einen Wähler zum Anwählen eines der zweiten Speicher und eine Ausgabeeinrichtung zum Ausgeben des in dem mittels des Wählers gewählten zweiten Speicher gespeicherten Teilbilddatenwerts auf.An image processing device has a first memory for storing an image data value, and a plurality of second ones Memory for dividing the image data value stored in the first memory into at least two sub-image data values and for storing the sub-image data values, a selector for selecting one of the second memories and an output device for outputting the in the by means of the selector selected second memory of stored partial image data.
Claims (7)
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